CN105261601A - 一种双层封装结构及其制造方法 - Google Patents
一种双层封装结构及其制造方法 Download PDFInfo
- Publication number
- CN105261601A CN105261601A CN201510569102.XA CN201510569102A CN105261601A CN 105261601 A CN105261601 A CN 105261601A CN 201510569102 A CN201510569102 A CN 201510569102A CN 105261601 A CN105261601 A CN 105261601A
- Authority
- CN
- China
- Prior art keywords
- packaging body
- copper post
- substrate
- double
- epoxy resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
Abstract
本发明涉及堆叠封装结构,尤其是涉及一种双层封装结构及其制造方法;所述的双层封装结构由整合为一体的第一封装体和第二封装体组成,其中,所述的第一封装体上设有铜柱,铜柱埋在与其等高的封装层中,第二封装体固定在铜柱上,其制造步骤为:在第一封装体封装完成后,进行环氧树脂填充,对环氧树脂上表面进行研磨,使铜柱露出,将第二封装体固定在铜柱上;本发明的双层封装结构及其制造方法适用于Module,其工艺简单,制造成本低,使铜柱最小可以做到250?um?X?250um,高度为170um,可将整个封装结构体厚度控制在1mm以内。
Description
技术领域
本发明涉及堆叠封装结构,尤其是涉及一种双层封装结构及其制造方法。
背景技术
在今日,电子产品已跟人类的生活密不可分,而市场一直希望电子产品能尽可能的缩小并轻量化,为了让电子产品的尺寸能符合市场需求,势必要将电子组件的大小持续缩小。
目前最先进的半导体工艺都已经达到以纳米来计算大小的水平,要在此种尺寸下进行电子组件的封装并不是一件简单的事,而电子组件封装的质量对电子产品的质量又有很大的影响,因此在封装的工序或工法上有任何的突破、改良,对整个产业界都是巨大的贡献。
为适应现代电子系统短、小、轻、薄和高速、高性能、高可靠性、低成本的发展方向,发展出基于多芯片模组(MCM)的封装技术,对芯片进行封装。如
在专利名称为《可堆栈式封装结构的制造方法》(CN201010119472.0)和专利名称为《不具核心介电层的芯片封装体制程》(CN200510103416.7)的发明专利里,均记载了如图1、2所示的双层可封装结构,对芯片进行堆叠封装,但现在行业中在封装体进行连接的时候,受限于上层芯片需使用wirebonding制程,且被动元件无法堆叠。
因此,有必要提供一种双层封装结构及其制造方法,以解决上述问题。
发明内容
针对以上技术问题,本发明设计开发了一种双层封装结构及其制造方法,可将整个封装结构体厚度控制在1mm以内,且适用于Module,工艺简单,制造成本低。
为达到上述目的,本发明提供如下技术方案:
一种双层封装结构,双层封装结构由整合为一体的第一封装体和第二封装体组成,其中,所述的第一封装体上设有铜柱,铜柱埋在与其等高的封装层中,第二封装体固定在铜柱上,封装层为环氧树脂层。
第一封装体主要包括基板、铜柱、元器件和键合线,元器件固定在基板上,通过键合线或倒装金属球(例如铜球、锡球、铅球,但不限于此),将信号连接到基板,元器件和铜柱埋在铜柱等高的环氧树脂层中。
上述双层封装结构具体制作方法为:在第一封装体封装完成后,进行环氧树脂填充,对环氧树脂上表面进行研磨,使铜柱露出,将第二封装体固定在铜柱上。
作为第二封装体的一种方案,双层封装结构由整合为一体的第一封装体和第二封装体组成,其中,第一封装体主要包括基板、铜柱、元器件和键合线,元器件固定在基板上,通过键合线或倒装金属球(例如铜球、锡球、铅球,但不限于此),将信号连接到基板,元器件和铜柱埋在铜柱等高的环氧树脂层中;第二封装体主要包括基板、元器件和开窗;第二封装体的底层为基板,基板上设有与有第一封装体上的铜柱一一对应的开窗,开窗内设有便于与第一封装体上的铜柱焊接的金属,实现第二封装体与第一封装体之间的连接。
此时,双层封装结构具体制作方法,其具体制造步骤为:
1)在第一封装体的基板上安装铜柱;
2)在第一封装体的基板上增设元器件,完成第一封装体的封装;
3)对第一封装体进行环氧树脂填充,使环氧树脂填充的填充高度比第一封装体的铜柱高50-200μm;
4)对填充的环氧树脂的上层进行研磨,直至露出铜柱;
5)在裸漏的铜柱的上表面上镀上锡膏,锡膏的厚度是10-50μm;
6)将第二封装体进行封装,第二封装体的底层是基板,基板上有开窗,开窗内有金属,开窗与第一封装体上的铜柱一一对应,将开窗和第一封装体上的铜柱进行焊接,实现第二封装体与第一封装体之间的连接。
作为优选,在第6)步中,第二封装体的基板是有机基板或金属基板,第一封装体的基板是金属基板或者有机基板。
作为第二封装体的另一种方案,双层封装结构由整合为一体的第一封装体和第二封装体组成,其中,第一封装体主要包括基板、铜柱、元器件和键合线,元器件固定在基板上,通过键合线或倒装金属球(例如铜球、锡球、铅球,但不限于此),将信号连接到基板,元器件和铜柱埋在铜柱等高的环氧树脂层中;第二封装体为元件封装件,元件封装件的芯片或元件与第一封装件上的铜柱一一对应,与铜柱焊接连接。
此时,双层封装结构具体制作方法,其具体制造步骤为:
1)在第一封装体的基板上安装铜柱;
2)在第一封装体的基板上增设元器件,完成第一封装体的封装;
3)对第一封装体进行环氧树脂填充,使环氧树脂填充的填充高度比第一封装体的铜柱高50-200μm;
4)对填充的环氧树脂的上层进行研磨,直至露出铜柱;
5)在裸漏的铜柱的上表面上镀上锡膏,锡膏的厚度是10-50μm;
6)将第二封装体通过表面贴片技术固定在第一封装体上,第二封装体为元件封装件,元件封装件的芯片或元件与第一封装体上的铜柱一一对应,通过焊接使芯片或元器件直接和第一封装体通过铜柱互联。
作为优选,在第6)步中,第二封装体为单独芯片或元件封装件,芯片或元件与铜柱一一对应,焊接连接。
本发明的有益效果为:
发明设计开发了一种双层封装结构及其制造方法,可将整个封装结构体厚度控制在1mm以内,且适用于Module,工艺简单,制造成本低。
附图说明
图1为传统封装结构的组装图;
图2为传统封装结构组装图;
图3为本发明封装结构的组装图;
图4:a-f为本发明实施例2的流程图;
图5:a-f为本发明实施例3的流程图;
其中,1-第一封装体,2-第二封装体,3-第一封装体基板、4-填充层、5-铜柱、6-元器件、7-键合线、8-第二封装体基板、9-开窗、10-锡膏。
具体实施方式
下面将结合本发明实施例和附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
实施例1
如图3所示,一种双层封装结构,双层封装结构由整合为一体的第一封装体1和第二封装体2组成,其中,所述的第一封装体1上设有铜柱5,铜柱5埋在与其等高的封装层4中,第二封装体2固定在铜柱5上,封装层4为环氧树脂层。第一封装体1主要包括第一封装体基板3、铜柱5、元器件6和键合线7,元器件6固定在基板上,通过键合线7或倒装金属球(例如铜球、锡球、铅球,但不限于此),将信号连接到基板,元器件6和铜柱5埋在铜柱等高的环氧树脂层中。
上述双层封装结构具体制作方法为:在第一封装体1封装完成后,进行环氧树脂填充,对环氧树脂上表面进行研磨,使铜柱5露出,将第二封装体2固定在铜柱5上。
实施例2
如图4a-4f所示,一种双层封装结构,双层封装结构由整合为一体的第一封装体1和第二封装体2组成,其中,第一封装体1主要包括第一封装体基板3、元器件6和键合线7,元器件6固定在基板上,通过键合线7或倒装金属球(例如铜球、锡球、铅球,但不限于此),将信号连接到第一封装体基板3,元器件6和铜柱5埋在铜柱等高的环氧树脂封装层中;第二封装体2主要包括第二封装体基板8、元器件6和开窗9;第二封装体2的底层为第二封装体基板8,第二封装体基板8上设有与有第一封装体1上的铜柱5一一对应的开窗9,开窗9内设有便于与第一封装体1上的铜柱焊接的金属,实现第二封装体2与第一封装体1之间的连接。
第二封装体2的底层是基板,内无铜柱,基板上有开窗,开窗内有金属,开窗与下层封装件上的铜柱一一对应,从而当两者焊接时,实现第二封装体与第二封装体之间的连接。
此时,双层封装结构具体制作方法,其具体制造步骤为:
1)在第一封装体1的基板上安装铜柱5;
2)在第一封装体1的基板上增设元器件6,完成第一封装体的封装;
3)对第一封装体1进行环氧树脂填充,使环氧树脂填充的填充高度比第一封装体的铜柱高50-200μm;
4)对填充的环氧树脂的上层进行研磨,直至露出铜柱5;
5)在裸漏的铜柱的上表面上镀上锡膏10,锡膏10的厚度是10-50μm,镀上锡膏有两个作用:一是避免铜氧化;二是为下步骤的焊接做准备。
6)将第二封装体2进行封装,第二封装体2的底层是第二封装体基板8,第二封装体基板8上有开窗9,开窗9内有金属,开窗9与第一封装体上的铜柱一一对应,将开窗9和第一封装体1上的铜柱进行焊接,实现第二封装体2与第一封装体1之间的连接,第二封装体的基板是有机基板或金属基板,第一封装体的基板是金属基板或者有机基板。
采用此封装方法,使下层封装件的铜柱可以做到170微米的高度,即下层封装件的高度可以在100-200微米之间,从而将整个封装结构体厚度控制在1mm内。
实施例3
如图5a-5f所示,双层封装结构由整合为一体的第一封装体1和第二封装体2组成,其中,第一封装体1主要包括第一封装体基板3、铜柱5、元器件6和键合线7,元器件6固定在基板上,通过键合线7或倒装金属球(例如铜球、锡球、铅球,但不限于此),将信号连接到基板,元器件6和铜柱5埋在铜柱等高的环氧树脂层中;第二封装体2为元件封装件,元件封装件的芯片或元件与第一封装件上的铜柱5一一对应,与铜柱5焊接连接。
此时,双层封装结构具体制作方法,其具体制造步骤为:
1)在第一封装体1的基板上安装铜柱5;
2)在第一封装体1的基板上增设元器件6,完成第一封装体的封装;
3)对第一封装体1进行环氧树脂填充,使环氧树脂填充的填充高度比第一封装体的铜柱高50-200μm;
4)对填充的环氧树脂的上层进行研磨,直至露出铜柱5;
5)在裸漏的铜柱5的上表面上镀上锡膏10,锡膏10的厚度是10-50μm,镀上锡膏有两个作用:一是避免铜氧化;二是为下步骤的焊接做准备;
6)将第二封装体2通过表面贴片技术固定在第一封装体1上,第二封装体2为元件封装件,元件封装件的芯片或元件与第一封装体1上的铜柱5一一对应,通过焊接使芯片或元器件直接和第一封装体1通过铜柱5互联。
采用此实施例的封装方法,使铜柱5最小可以做到250umX250um,高度为170um,可将整个封装结构体厚度控制在0.8mm内。
本发明设计开发了一种双层封装结构及其制造方法,适用于Module,工艺简单,制造成本低,使铜柱最小可以做到250umX250um,高度为170um,可将整个封装结构体厚度控制在1mm以内。
最终,以上实施例和附图仅用以说明本发明的技术方案而非限制,尽管通过上述实施例已经对本发明进行了详细的描述,但本领域技术人员应当理解,可以在形式上和细节上对其作出各种各样的改变,而不偏离本发明权利要求书所限定的范围。
Claims (9)
1.一种双层封装结构,其特征在于:双层封装结构由整合为一体的第一封装体和第二封装体组成,其中,所述的第一封装体上设有铜柱,铜柱埋在与其等高的封装层中,第二封装体固定在铜柱上。
2.根据权利要求1所述的一种双层封装结构,其特征在于:所述的第一封装体上的封装层为环氧树脂层。
3.根据权利要求1所述的一种双层封装结构,其特征在于:所述的第一封装体主要包括基板、铜柱、元器件和键合线,元器件固定在基板上,通过键合线或倒装金属球将信号连接到基板,元器件和铜柱埋在铜柱等高的环氧树脂层中。
4.根据权利要求1-3任意一项所述的一种双层封装结构,其特征在于:所述的第二封装体主要包括基板、元器件和开窗;第二封装体的底层为基板,基板上设有与有第一封装体上的铜柱一一对应的开窗,开窗内设有便于与第一封装体上的铜柱焊接的金属,实现第二封装体与第一封装体之间的连接。
5.根据权利要求1-3任意一项所述的一种双层封装结构,其特征在于:所述的第二封装体为元件封装件,元件封装件的芯片或元件与第一封装件上的铜柱一一对应,与铜柱焊接连接。
6.根据权利要求1-3任意一项所述的双层封装结构的制造方法,其特征在于,其具体制造步骤为:在第一封装体封装完成后,进行环氧树脂填充,对环氧树脂上表面进行研磨,使铜柱露出,将第二封装体固定在铜柱上。
7.根据权利要求4所述的双层封装结构的制造方法,其特征在于,其具体制造步骤为:
1)在第一封装体的基板上安装铜柱;
2)在第一封装体的基板上增设元器件,完成第一封装体的封装;
3)对第一封装体进行环氧树脂填充,使环氧树脂填充的填充高度比第一封装体的铜柱高50-200μm;
4)对填充的环氧树脂的上层进行研磨,直至露出铜柱;
5)在裸漏的铜柱的上表面上镀上锡膏,锡膏的厚度是10-50μm;
6)将第二封装体进行封装,第二封装体的底层是基板,基板上有开窗,开窗内有金属,开窗与第一封装体上的铜柱一一对应,将开窗和第一封装体上的铜柱进行焊接,实现第二封装体与第一封装体之间的连接;
根据权利要求7所述的双层封装结构的制造方法,其特征在于,在第6)步中,第二封装体的基板是有机基板或金属基板,第一封装体的基板是金属基板或者有机基板。
8.根据权利要求5所述的双层封装结构的制造方法,其特征在于,其具体制造步骤为:
1)在第一封装体的基板上安装铜柱;
2)在第一封装体的基板上增设元器件,完成第一封装体的封装;
3)对第一封装体进行环氧树脂填充,使环氧树脂填充的填充高度比第一封装体的铜柱高50-200μm;
4)对填充的环氧树脂的上层进行研磨,直至露出铜柱;
5)在裸漏的铜柱的上表面上镀上锡膏,锡膏的厚度是10-50μm;
6)将第二封装体通过表面贴片技术固定在第一封装体上,第二封装体为元件封装件,元件封装件的芯片或元件与第一封装体上的铜柱一一对应,通过焊接使芯片或元器件直接和第一封装体通过铜柱互联。
9.根据权利要求9所述的双层封装结构的制造方法,其特征在于,其具体制造步骤为:在第6)步中,第二封装体为单独芯片或元件封装件,芯片或元件与铜柱一一对应,焊接连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510569102.XA CN105261601B (zh) | 2015-09-09 | 2015-09-09 | 一种双层封装结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510569102.XA CN105261601B (zh) | 2015-09-09 | 2015-09-09 | 一种双层封装结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105261601A true CN105261601A (zh) | 2016-01-20 |
CN105261601B CN105261601B (zh) | 2016-08-24 |
Family
ID=55101219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510569102.XA Active CN105261601B (zh) | 2015-09-09 | 2015-09-09 | 一种双层封装结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105261601B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106783634A (zh) * | 2016-12-26 | 2017-05-31 | 通富微电子股份有限公司 | 一种扇出封装器件及其封装方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103456645A (zh) * | 2013-08-06 | 2013-12-18 | 江苏长电科技股份有限公司 | 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法 |
CN104051443A (zh) * | 2014-06-30 | 2014-09-17 | 江苏长电科技股份有限公司 | 新型高密度可堆叠封装结构及制作方法 |
CN104241220A (zh) * | 2014-09-16 | 2014-12-24 | 武汉大学 | 一种超小尺寸无塑封装 |
CN104538375A (zh) * | 2014-12-30 | 2015-04-22 | 华天科技(西安)有限公司 | 一种扇出PoP封装结构及其制造方法 |
-
2015
- 2015-09-09 CN CN201510569102.XA patent/CN105261601B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103456645A (zh) * | 2013-08-06 | 2013-12-18 | 江苏长电科技股份有限公司 | 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法 |
CN104051443A (zh) * | 2014-06-30 | 2014-09-17 | 江苏长电科技股份有限公司 | 新型高密度可堆叠封装结构及制作方法 |
CN104241220A (zh) * | 2014-09-16 | 2014-12-24 | 武汉大学 | 一种超小尺寸无塑封装 |
CN104538375A (zh) * | 2014-12-30 | 2015-04-22 | 华天科技(西安)有限公司 | 一种扇出PoP封装结构及其制造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106783634A (zh) * | 2016-12-26 | 2017-05-31 | 通富微电子股份有限公司 | 一种扇出封装器件及其封装方法 |
CN106783634B (zh) * | 2016-12-26 | 2019-09-20 | 通富微电子股份有限公司 | 一种扇出封装器件及其封装方法 |
Also Published As
Publication number | Publication date |
---|---|
CN105261601B (zh) | 2016-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104064486B (zh) | 半导体装置以及层叠型半导体装置的制造方法 | |
CN104229720B (zh) | 芯片布置及用于制造芯片布置的方法 | |
CN103915355A (zh) | 封装结构的形成方法 | |
CN102136434A (zh) | 在引线键合的芯片上叠置倒装芯片的方法 | |
CN103295926B (zh) | 一种基于tsv芯片的互连封装方法 | |
CN103745958A (zh) | 封装结构 | |
CN103187404A (zh) | 半导体芯片堆叠封装结构及其工艺 | |
CN107331627A (zh) | 一种芯片封装方法及芯片封装结构 | |
CN105261601A (zh) | 一种双层封装结构及其制造方法 | |
CN204946888U (zh) | 倒装焊接芯片 | |
CN102176448B (zh) | 扇出系统级封装结构 | |
CN105428251A (zh) | 半导体堆叠封装方法 | |
CN204348708U (zh) | 一种扇出型圆片级芯片倒装封装结构 | |
CN111128918B (zh) | 一种芯片封装方法及芯片 | |
CN111081687B (zh) | 一种堆叠式芯片封装结构及其封装方法 | |
TWI689015B (zh) | 電子封裝件及其製法 | |
CN102176445B (zh) | 扇出高密度封装结构 | |
CN202434508U (zh) | 半导体芯片堆叠封装结构 | |
CN110518003A (zh) | 芯片封装结构和芯片封装方法 | |
CN110634856A (zh) | 一种倒装加打线混合型封装结构及其封装方法 | |
CN204732390U (zh) | 载板级半导体芯片嵌入式封装结构 | |
CN203367268U (zh) | 半导体芯片封装模组及其封装结构 | |
CN102779802A (zh) | 半导体封装结构及其制造方法 | |
CN102176420A (zh) | 三维高密度系统级封装方法 | |
KR20090058874A (ko) | 적층 반도체 패키지 및 이의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CP03 | Change of name, title or address |
Address after: No. 188, Suhong West Road, Suzhou Industrial Park, Suzhou, Jiangsu Province Patentee after: Riyuexin semiconductor (Suzhou) Co.,Ltd. Address before: 215021 No. 188, Suhong West Road, Suzhou Industrial Park, Jiangsu Province Patentee before: SUZHOU ASEN SEMICONDUCTORS Co.,Ltd. |
|
CP03 | Change of name, title or address |