CN105190758A - 用于改善堆叠的存储器设备中的带宽的方法 - Google Patents

用于改善堆叠的存储器设备中的带宽的方法 Download PDF

Info

Publication number
CN105190758A
CN105190758A CN201480026627.2A CN201480026627A CN105190758A CN 105190758 A CN105190758 A CN 105190758A CN 201480026627 A CN201480026627 A CN 201480026627A CN 105190758 A CN105190758 A CN 105190758A
Authority
CN
China
Prior art keywords
memory
tube core
data
data channel
multiplexer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480026627.2A
Other languages
English (en)
Other versions
CN105190758B (zh
Inventor
P·D·佛格特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN105190758A publication Critical patent/CN105190758A/zh
Application granted granted Critical
Publication of CN105190758B publication Critical patent/CN105190758B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1003—Interface circuits for daisy chain or ring bus memory arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Computer Hardware Design (AREA)

Abstract

增加包括堆叠的存储器设备管芯的系统存储器的数据率和带宽的装置和方法。系统存储器包括具有处于堆叠配置的多个存储器设备管芯的存储器设备、耦合至堆叠的存储器设备管芯的存储器控制器、和经分区的数据总线。存储器设备管芯每一个包括一个、两个或更多个存储器区块组。通过将每一个存储器设备管芯配置成通过数据通道的不同单个分区递送其全部带宽，系统存储器可以比包括堆叠的存储器设备管芯的典型系统存储器配置达到经增加的数据率和带宽而无需显著地增加成本。

Description

用于改善堆叠的存储器设备中的带宽的方法
背景技术
近年来，存储器设备制造商已经在制造其中两个或更多个存储器设备管芯逐个上下堆叠的存储器设备，从而在降低相应存储器设备的引线长度的同时增加统一性。例如，在传统制造工艺中，这样的存储器设备可以每一个都包括第一存储器设备管芯和第二存储器设备管芯，其中第一存储器设备管芯被配置为堆叠于第二存储器设备管芯之上。第一和第二存储器设备管芯每一个都可实现为包括一个或多个存储器区块及相关联的收发机和控制/寻址逻辑的动态随机访问存储器(DRAM)。存储器设备还可每一个都包括具有特定数量的控制/寻址位的控制/寻址总线、具有特定数量的数据位的数据总线、和相对应于第一和第二存储器设备管芯每一个内的控制/寻址和数据总线的多个通道。在这样的存储器设备中，第一和第二存储器设备管芯的每一个都可对应于单独的存储器列，并且堆叠的第一和第二存储器设备管芯可以表示具有与第一和第二存储器设备管芯之一相同数量通道的双列存储器堆栈。
上述存储器设备可以每一个在包括具有存储器接口的存储器控制器的系统存储器内实现，该存储器接口具有用于分别与存储器设备的控制/寻址和数据总线接口的控制/寻址和数据总线连接。而且，数据总线可被分区以分别与第一和第二存储器设备管芯内的多个通道对接，并且控制/寻址总线可类似地被分区以分别与第一和第二存储器设备管芯内的控制/寻址逻辑对接。
附图说明
纳入于本说明书并构成本说明书一部分的附图解说了本文所述的一个或多个实施例，并与具体实施方式一起解释这些实施例。在附图中：
图1a是包括具有双列存储器堆栈的存储器设备和耦合至双列存储器堆栈的存储器控制器的系统存储器的框图；
图1b是包括在图1a的存储器设备中的双列存储器堆栈的框图；
图2a是用于增加图1a的系统存储器的数据率和带宽的示例性系统存储器的框图，根据本说明书，图2a的示例系统存储器包括具有多个堆叠的存储器设备管芯的存储器设备，以及耦合至堆叠的存储器设备管芯的存储器控制器；
图2b是包括在图2a的存储器设备中的堆叠的存储器设备管芯的框图；
图3是解说图2a的存储器设备内的堆叠的存储器设备管芯的示例性操作的时序图；
图4是包括图2a的存储器设备和存储器控制器的示例性计算机系统的框图；
图5a、5b和5c是图2b的堆叠的存储器设备管芯的示例性替换性实施例的框图；以及
图6是操作图2a的系统存储器的示例性方法的流程图。
具体实施方式
公开了增加包括堆叠的存储器设备管芯的系统存储器的数据率和带宽的装置和方法。系统存储器包括具有处于堆叠配置的多个存储器设备管芯的存储器设备、耦合至堆叠的存储器设备管芯的存储器控制器、和经分区的数据总线。存储器设备管芯每一个都包括一个、两个或多个存储器区块组。通过将每一个存储器设备管芯配置成通过数据通道的不同单个分区递送其全部带宽，系统存储器可以比包括堆叠的存储器设备管芯的典型系统存储器配置达到增加的数据率和带宽而无需显著地增加成本。
贯穿本说明书的详细描述，以下术语将根据下面阐述的定义来使用。术语“堆栈/堆叠”(stack)用来指存储器设备中在一次组装中来到一起的全部存储器设备管芯。术语“切片”(slice)用来指存储器设备管芯堆栈中的一个存储器管芯。术语“通道”(channel)用来指存储器接口内独立控制存储器设备的分区的一组物理上分立的连接。术语“列”(rank)用来指在存储器设备管芯堆栈内以多点方式连接到单个通道的多个切片。术语“带宽”(bandwidth)用来指最大数据传输率乘以存储器设备的总数据总线宽度。
注意，存储器设备管芯堆栈中的每一个存储器设备管芯都可以被分区成支持特定重叠活动的奇数存储器区块和偶数存储器区块。还应注意，存储器接口可以支持四个(4)、八个(8)、或任何其他适合数量的物理通道。每一个通道都可以包含独立控制存储器设备的分区所必需的所有控制、数据和时钟信号。每一个通道都可以打开不同存储器页、可以独立地定时、并可以处于不同的功率状态。物理通道也包括输入/输出(I/O)功率和接地信号。
图1a描绘了包括具有双列存储器堆栈103的存储器设备102和耦合至双列存储器堆栈103的存储器控制器104的系统存储器100。例如，系统存储器100可以被配置为符合用于宽I/O移动动态随机访问存储器(DRAM)的联合电子设备工程委员会(JEDEC)标准，即2011年12月或最新修订的JESD229宽I/O单数据率(SDR)。如图1a中所示，双列存储器堆栈103包括第一存储器设备管芯106.0和第二存储器设备管芯106.1，其中第一存储器设备管芯106.0堆叠在第二存储器设备管芯106.1之上。例如，存储器设备管芯106.0、106.1的每一个都可以实现为动态随机访问存储器(DRAM)、静态随机访问存储器(SRAM)、或任何其他适合的存储器。系统存储器100还包括具有特定数量的控制/寻址(CA)位(例如，11个CA0位+11个CA1位＝22个CA位，或任何其他适合数量的CA位)的控制/寻址(CA)总线108，和具有特定数量的数据(D)位(例如64个D0位+64个D1位＝128个D位，或任何其他合适数量的D位)的数据(D)总线110。在存储器设备102中，存储器设备管芯106.0、106.1可以分别对应于单独的存储器列0、1，且处于堆叠配置的存储器设备管芯106.0、106.1可以表示双列存储器堆栈103，该双列存储器堆栈103可以具有与存储器设备管芯106.0、106.1之一相同数量的通道(例如，2个通道或者任何其他适合数量的通道)。
如图1a中还示出的，存储器控制器104具有与控制/寻址(CA)和数据(D)总线连接的存储器接口，用于分别与系统存储器100的控制/寻址(CA)和数据(D)总线108、110对接。数据(D)总线110可以被分区成两个64位数据通道D0、D1以与双列存储器堆栈103的两个通道0、1对接，且控制/寻址(CA)总线108可以被分区成两个11位控制/寻址通道CA0、CA1以与双列存储器堆栈103内的存储器设备管芯106.0、106.1的控制/寻址逻辑对接。注意，存储器设备管芯106.0、106.1可以每一个都具有任何其他适合数量的数据和/或控制/寻址通道(具有任何其他适合数量的数据和/或控制/寻址位)。
图1b描绘了包括在图1a的存储器设备102中的双列存储器堆栈103的具体视图。如图1b中所示，双列存储器堆栈103包括处于堆叠配置的第一和第二存储器设备管芯106.0、106.1。存储器设备管芯106.0可以包括两个存储器区块组112.0、114.0，其中存储器区块组112.0、114.0的每一个都可以包括四个存储器区块。在双列存储器堆栈103内，存储器区块组112.0耦合至11位控制/寻址通道CA0，且存储器区块组114.0耦合至11位控制/寻址通道CA1。存储器设备管芯106.0还包括两个收发机116.0、118.0，分别用于将存储器区块组112.0、114.0耦合至64位数据通道D0、D1。
存储器设备管芯106.1可以类似地包括两个存储器区块组112.1、114.1，其中存储器区块组112.1、114.1的每一个都可以包括四个存储器区块。在双列存储器堆栈103内，存储器区块组112.1耦合至11位控制/寻址通道CA1，且存储器区块组114.1耦合至11位控制/寻址通道CA0。存储器设备管芯106.1还包括两个收发机116.1、118.1，分别用于将存储器区块组112.1、114.1耦合至64位数据通道D1、D0。
因此，通过使用两对收发机116.0、118.0和116.1、118.1，在点到两点(P22P)配置中，系统存储器110的双列存储器堆栈103内的相应存储器设备管芯106.0、106.1可以通过64位数据通道D0、D1接收由存储器控制器104提供的数据，以及将数据驱动到64位数据通道D0、D1上。在一个实施例中，由于其固有的列到列周转开销，存储器设备管芯106.0、106.1的此类P22P配置可以伴随经降低的存储器通道利用率而通过两个64位数据通道D0、D1递送多达68千兆(GB)每秒(sec)的峰值带宽。
图2a根据本说明书描绘了用于增加图1a的系统存储器100的数据率和带宽的示例性系统存储器200。如图2a中所示，系统存储器200包括具有处于堆叠配置的多个存储器设备管芯206.0、206.1的存储器设备202，和耦合至堆叠的存储器设备管芯206.0、206.1的存储器控制器204。例如，存储器设备管芯206.0、206.1的每一个都可以实现为动态随机访问存储器(DRAM)、静态随机访问存储器(SRAM)、或任何其他适合的存储器。系统存储器200还包括具有特定数量的控制/寻址(CA)位(例如，11个CA0位+11个CA1位＝22个CA位，或任何其他适合数量的CA位)的控制/寻址(CA)总线208，和具有特定数量的数据(D)位(例如64个D0位+64个D1位＝128个D位，或任何其他适合数量的D位)的数据(D)总线210。
如图2a中还示出的，存储器控制器204具有与控制/寻址(CA)和数据(D)总线连接的存储器接口，用于分别与系统存储器200的控制/寻址(CA)和数据(D)总线208、210对接。数据(D)总线210可以被分区成两个64位数据通道D0、D1以与堆叠的存储器设备管芯206.0、206.1的两个通道0、1对接，且控制/寻址(CA)总线108可以被分区成两个11位控制/寻址通道CA0、CA1以与堆叠的存储器设备管芯206.0、206.1内的控制/寻址逻辑对接。注意，11位控制/寻址通道CA0、CA1和64位数据通道D0、D1的管芯到管芯连接可以通过如本领域普通技术人员所知的任何适合的凸块制造工艺来进行。还应注意，存储器设备管芯206.0、206.1可以每一个都具有任何其他适合数量的数据和/或控制/寻址通道(具有任何其他社会数量的数据和/或控制/寻址位)。
图2b描绘了包括在图2a的存储器设备202中的堆叠的存储器设备管芯206.0、206.1的具体视图。如图2b中所示，存储器设备管芯206.0可以包括一个、两个、或多个存储器区块组，诸如一组奇数存储器区块212.0和一组偶数存储器区块214.0。存储器设备管芯206.0还包括分别耦合至64位数据通道D0、D1的两个收发机216.0、218.0。此外，存储器设备管芯206.0包括用于选择性地将11位数据/寻址通道CA0、CA1分别耦合至奇数和偶数存储器区块组212.0、214.0的两个复用器220.0、222.0，以及用于选择性地将奇数和偶数存储器区块组212.0、214.0分别耦合至收发机216.0、218.0的两个复用器224.0、226.0。
在所示的存储器设备管芯206.0的实施例中，奇数存储器区块组212.0由复用器220.0选择性地耦合至11位控制/寻址通道CA1，且偶数存储器区块组214.0由复用器222.0选择性地耦合至11位控制/寻址通道CA0。奇数和偶数存储器区块组212.0、214.0也每一个都由复用器224.0选择性地耦合至收发机216.0，该收发机216.0进而耦合至64位数据通道D0。在所示的实施例中，复用器226.0被有效地停用，并因此不从奇数和偶数存储器区块组212.0、214.0传递任何数据到收发机218.0，该收发机218.0如上所述耦合至64位数据通道D1。存储器设备管芯206.0因此被配置成通过单个64位数据通道D0递送其全部带宽。
还如图2b中所示，存储器设备管芯206.1可以包括一个、两个、或多个存储器区块组，诸如一组奇数存储器区块212.1和一组偶数存储器区块214.1。存储器设备管芯206.1还包括分别耦合至64位数据通道D1、D0的两个收发机216.1、218.1。此外，存储器设备管芯206.1包括用于选择性地将11位数据/寻址通道CA1、CA0分别耦合至奇数和偶数存储器区块组212.1、214.1的两个复用器220.1、222.1，以及用于选择性地将奇数和偶数存储器区块组212.1、214.1分别耦合至收发机216.1、218.1的两个复用器224.1、226.1。
在所示的存储器设备管芯206.1的实施例中，奇数存储器区块组212.1由复用器220.1选择性地耦合至11位控制/寻址通道CA1，且偶数存储器区块组214.1由复用器222.1选择性地耦合至11位控制/寻址通道CA1。奇数和偶数存储器区块组212.1、214.1也每一个都由复用器224.1选择性地耦合至收发机216.1，该收发机216.0进而耦合至64位数据通道D1。在所示的实施例中，复用器226.1被有效地停用，并因此不从奇数和偶数存储器区块组212.1、214.1传递任何数据到收发机218.1，该收发机218.1如上所述耦合至64位数据通道D0。存储器设备管芯206.1因此被配置成通过单个64位数据通道D1递送其全部带宽。
因此，通过使用复用器224.0和收发机216.0，存储器设备管芯206.0可以通过64位数据通道D0接收由存储器控制器204提供的数据，以及将数据驱动到单个64位数据通道D0上。类似地，通过使用复用器224.1和收发机216.1，存储器设备管芯206.1可以通过64位数据通道D1接收由存储器控制器204提供的数据，以及将数据驱动到单个64位数据通道D1上。因此在点对点(P2P)配置中，存储器设备管芯206.0、206.1可以通过对应的64位数据通道D0、D1接收数据，并将数据驱动到对应的64位数据通道D0、D1上。
在一个实施例中，存储器设备管芯206.0、206.1的P2P配置可以通过对应的64位数据通道D0、D1递送高达136GB/sec的峰值带宽，该峰值带宽大约是可以由系统存储器100内的存储器设备管芯106.0、106.1的P22P配置递送的峰值带宽的两倍(即，数据率和带宽的两倍)。系统存储器200可以通过消除系统存储器100的列到列周转开销而以增强的存储器通道利用率达到这样的增加的数据率和带宽。
注意，为了支持可以通过64位数据通道D0递送的双倍数据率(DDR)，收发机216.0可以被配置得使其驱动能力至少是收发机218.0的驱动能力的约两倍。类似地，为了支持可以通过64位数据通道D1递送的DDR，收发机216.1可以被配置得使其驱动能力至少是收发机218.1的驱动能力的约两倍。术语“驱动能力”本文中用来指收发机216.0、218.0、216.1、218.1以递送存储器设备管芯206.0、206.1的P2P配置的期望带宽所要求的驱动力量将数据驱动到对应的64位数据通道D0、D1的能力。
图3描绘了用于通过单个64位数据通道D0递送存储器设备管芯206.0的全部带宽的示例性时序图。注意，可以构造类似的时序图来解说存储器设备管芯206.1通过单个64位数据通道D1的全带宽递送。如图3中所示，寻址命令(ACT)可以在系统时钟(CLOCK)的周期2和4期间通过11位控制/寻址通道CA0提供，以用于寻址在奇数和偶数存储器区块212.0、214.0内的存储器位置，且控制命令(Rda0、Rda1)可以在CLOCK的周期7和9期间通过11位通道CA0提供，以用于从奇数和偶数存储器区块212.0、214.0内的存储器位置读取数据。还如图3中所示，奇数存储器区块212.0可以在CLOCK的周期8-11期间从经寻址的存储器位置提供其数据字节0-3，并在CLOCK的周期12-15期间从经寻址的存储器位置提供其数据字节4-7。类似地，偶数存储器区块214.0可以在CLOCK的周期10-13期间从经寻址的存储器位置提供其数据字节0-3，并在CLOCK的周期14-17期间从经寻址的存储器位置提供其数据字节4-7。如上所述，奇数和偶数存储器区块组212.0、214.0每一个都由复用器224.0选择性地耦合至收发机216.0，该收发机216.0进而耦合至64位数据通道D0。
在一个实施例中，存储器控制器204可用于控制复用器224.0，使得来自奇数存储器区块212.0的数据(D0)字节0-3和来自偶数存储器区块214.0的数据(D0)字节0-3以交替方式提供给收发机216.0，如在CLOCK的周期9-12期间通过64位数据通道D0提供的数据所示出的。存储器控制器204还可用于控制复用器224.0，使得来自奇数存储器区块212.0的数据(D0)字节4-7和来自偶数存储器区块214.0的数据(D0)字节4-7以交替方式提供给收发机216.0，如在CLOCK的周期13-16期间通过64位数据通道D0提供的数据所示出的。注意，在图3的时序图中，压缩了来自奇数存储器区块212.0的数据字节0-7、来自偶数存储器区块214.0的数据字节0-7、以及分别来自奇数和偶数存储器区块212.0、214.0的交替数据字节0-3、4-7之间的时序关系以便易于解说。还应注意，为了清晰起见，从图2b中省略了对存储器控制器204对复用器224.0(和复用器224.1)的控制的明确图示。
图4描绘了包括图2a的存储器设备202和存储器控制器204的示例性计算机系统400。如图4中所示，计算机系统400还包括至少一个处理器402，该处理器402包括存储器控制器204。在一个实施例中，处理器402和存储器控制器204可以实现为单独的设备。处理器/存储器控制器402、204框耦合至系统存储器202和至少一个外设(诸如显示器404)。计算机系统400还包括电源406，该电源406可用于向处理器/存储器控制器402、204框和显示器404、以及通过处理器/存储器控制器402、204框向存储器设备202供应适合的电压。例如，计算机系统400可以是任何适合类型的资源，诸如台式计算机、膝上型计算机、平板计算机、移动设备、智能电话、蜂窝电话、相机、或使用存储器来存储数据的任何其他适合的计算机或计算机化设备。
处理器402可用于执行存储在至少一个非瞬态存储介质上(诸如存储器设备202或任何其他适合的存储介质)的指令，用于执行计算机系统400内的各种进程，包括用于控制存储器设备202和/或任何其他适合的存储设备的操作的一个或多个进程。存储器设备202可以包括一个或多个存储器组件，诸如易失性或非易失性存储器，其可以实现为SRAM、DRAM、或任何其他适合的易失性或非易失性存储器。存储器202也可以被配置成存储可由处理器402执行的操作系统和可以由操作系统运行的一个或多个应用。响应于由应用之一所生成的请求，处理器402结合存储器控制器204可以执行操作系统以执行存储器设备202和/或任何其他适合的存储设备上的数据写/读操作。
尽管描述了所公开的装置和方法的以上示例性实施例，其他替换性实施例或变体也可进行。例如，图5a、5b和5c描绘了图2b的存储器设备管芯206.0、206.1各自的替换性实施例500a、500b、500c。如图5a中所示，替换性实施例500a包括具有一个、两个、或多个存储器区块组(诸如一组奇数存储器区块512a和一组偶数存储器区块514a)的单个存储器设备管芯506a。存储器设备管芯506a还包括分别耦合至64位数据通道D1、D0的两个收发机516a、518a。此外，存储器设备管芯506a包括用于选择性地将11位数据/寻址通道CA0、CA1分别耦合至奇数和偶数存储器区块组512a、514a的两个复用器520a、522a，以及用于选择性地将奇数和偶数存储器区块组512a、514a分别耦合至收发机516a、518a的两个复用器524a、526a。
在所示的存储器设备管芯506a的实施例中，奇数存储器区块组512a由复用器520a选择性地耦合至11位控制/寻址通道CA0，且偶数存储器区块组514a由复用器522a选择性地耦合至11位控制/寻址通道CA0。奇数和偶数存储器区块组512a、514a也每一个都由复用器526a选择性地耦合至收发机518a，该收发机518a进而耦合至64位数据通道D0。在图5a中所解说的实施例中，复用器524a被有效地停用，并因此不从奇数和偶数存储器区块组512a、514a传递任何数据到收发机516a，该收发机516a如上所述耦合至64位数据通道D1。图5a的存储器设备管芯506a因此被配置成通过单个64位数据通道D0递送其全部带宽。
如图5b中所示，替换性实施例500b包括具有一个、两个、或更多个存储器区块组(诸如一组奇数存储器区块512b和一组偶数存储器区块514b)的单个存储器设备管芯506b。存储器设备管芯506b还包括分别耦合至64位数据通道D1、D0的两个收发机516b、518b。此外，存储器设备管芯506a包括用于选择性地将11位数据/寻址通道CA0、CA1分别耦合至奇数和偶数存储器区块组512b、514b的两个复用器520b、522b，以及用于选择性地将奇数和偶数存储器区块组512b、514b分别耦合至收发机516b、518b的两个复用器524b、526b。
在所示的存储器设备管芯506b的实施例中，奇数存储器区块组512b由复用器520b选择性地耦合至11位控制/寻址通道CA1，且偶数存储器区块组514b由复用器522b选择性地耦合至11位控制/寻址通道CA0。奇数存储器区块组512b也由复用器524b选择性地耦合至收发机516b，该收发机516b进而耦合至64位数据通道D1。偶数存储器区块组514b也由复用器526b选择性地耦合至收发机518b，该收发机518b进而耦合至64位数据通道D0。图5b的存储器设备管芯506b因此被配置成通过64位数据通道D1递送其来自奇数存储器区块组512b的一半带宽，并通过64位数据通道D0递送其来自偶数存储器区块组514b的一半带宽。
如图5c中所示，替换性实施例500c是包括两对堆叠的存储器设备管芯506c.0、506c.1和506c.2、506c.3的双列存储器堆栈(列0、列1)，其中每一对堆叠的存储器设备管芯506.c、506c.1和506c.2、506c.3都被配置得类似图2b的堆叠的存储器设备管芯206.0、206.1。如图5c中所示，存储器设备管芯506c.0内的奇数和偶数存储器区块组512c.0、514c.0分别由复用器520c.0、522c.0选择性地耦合至11位控制/寻址通道CA0，且存储器设备管芯506c.1内的奇数和偶数存储器区块组512c.1、514c.1分别由复用器520c.1、522c.1选择性地耦合至11位控制/寻址通道CA1。类似地，存储器设备管芯506c.2内的奇数和偶数存储器区块组512c.2、514c.2分别由复用器520c.2、522c.2选择性地耦合至11位控制/寻址通道CA0，且存储器设备管芯506c.3内的奇数和偶数存储器区块组512c.3、514c.3分别由复用器520c.3、522c.3选择性地耦合至11位控制/寻址通道CA1。存储器设备管芯506c.0内的奇数和偶数存储器区块组512c.0、514c.0也由复用器524c.0和收发机516c.0选择性地耦合至64位数据通道D0，且存储器设备管芯506c.1内的奇数和偶数存储器区块组512c.1、514c.1也由复用器524c.1和收发机516c.1选择性地耦合至64位数据通道D1。类似地，存储器设备管芯506c.2内的奇数和偶数存储器区块组512c.2、514c.2也由复用器524c.2和收发机516c.2选择性地耦合至64位数据通道D0，且存储器设备管芯506c.3内的奇数和偶数存储器区块组512c.3、514c.3也由复用器524c.3和收发机516c.3选择性地耦合至64位数据通道D1。图5c的存储器设备管芯506c因此被配置成通过64位数据通道D0递送其分别来自存储器设备管芯506c.0、506c.2内的奇数和偶数存储器区块组512c.0、514c.0和512c.2、514c.2的一半带宽，并通过64位数据通道D1递送其分别来自存储器设备管芯506c.1、506c.3内的奇数和偶数存储器区块组512c.1、514c.1和512c.3、514c.3的一半带宽.
下面参考图2a、2b和6描述了操作包括堆叠的第一和第二存储器设备管芯206.0、206.1的系统存储器200的方法。如框602(见图6)中所描绘的，第一复用器(诸如复用器224.0(见图2b))在第一存储器设备管芯(诸如存储器设备管芯206.0(见图2a和2b))中提供，且第二复用器(诸如复用器224.1(见图2b))在第二存储器设备管芯(诸如存储器设备管芯206.1(见图2a和2b))中提供。如框604中所描绘的，来自第一存储器设备管芯206.0的奇数和偶数存储器区块212.0、214.0的数据由第一复用器224.0选择性地提供给64位数据通道D0，由此通过单个64位数据通道D0递送第一存储器设备管芯206.0的全部带宽。如框606中所描绘的，来自第二存储器设备管芯206.1的奇数和偶数存储器区块212.1、214.1的数据由第二复用器224.1选择性地提供给64位数据通道D1，由此通过单个64位数据通道D1递送第二存储器设备管芯206.1的全部带宽。
根据本文所述的所公开的装置和方法的示例性实施例，提供了至少包括第一存储器设备管芯和第二存储器设备管芯的堆叠的存储器设备的第一实施例，其中第一存储器设备管芯堆叠在第二存储器设备管芯之上。第一和第二存储器设备管芯的每一个都至少包括第一存储器区块和第二存储器区块，及至少第一数据通道和第二数据通道。第一和第二数据通道的每一个能选择性地耦合至包括在第一存储器设备管芯中的第一存储器区块和第二存储器区块，并能选择性地耦合至包括在第二存储器设备管芯中的第一存储器区块和第二存储器区块。包括在第一存储器设备管芯中的第一和第二存储器区块每一个都可操作用于向第一和第二数据通道中的第一个提供数据，且包括在第二存储器设备管芯中的第一和第二存储器区块每一个都可操作用于向第一和第二数据通道中的第二个提供数据。
在一个方面，第一和第二存储器设备管芯的每一个还包括第一复用器。包括在第一存储器设备管芯中的第一复用器可操作用于选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据，且包括在第二存储器设备管芯中的第一复用器可操作用于选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据。包括在第一存储器设备管芯中的第一复用器还可操作用于以交替方式选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据。类似地，包括在第二存储器设备管芯中的第一复用器还可操作用于以交替方式选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据。
在另一个方面，第一和第二存储器设备管芯的每一个还包括第一收发机。包括在第一存储器设备管芯中的第一收发机耦合于第一存储器设备管芯的第一复用器与第一和第二数据通道中的第一个之间，且包括在第二存储器设备管芯中的第一收发机耦合于第二存储器设备管芯的第一复用器与第一和第二数据通道中的第二个之间。
在又一个方面，第一和第二存储器设备管芯的每一个还包括第二复用器。包括在第一存储器设备管芯中的第二复用器可操作用于选择性地将来自第一存储器设备管芯的第一和第二存储器区块的数据提供给第一和第二数据通道中的第二个，且包括在第二存储器设备管芯中的第二复用器可操作用于选择性地将来自第二存储器设备管芯的第一和第二存储器区块的数据提供给第一和第二数据通道中的第一个。第一和第二存储器设备管芯的每一个还包括第二收发机。包括在第一存储器设备管芯中的第二收发机耦合于第一存储器设备管芯的第二复用器与第一和第二数据通道中的第二个之间，且包括在第二存储器设备管芯中的第二收发机耦合于第二存储器设备管芯的第二复用器与第一和第二数据通道中的第一个之间。对于第一和第二存储器设备管芯的每一个，第一和第二收发机每一个都具有相关联的驱动能力，且与第一收发机相关联的驱动能力至少是与第二收发机相关联的驱动能力的两倍。
在又一个方面，堆叠的存储器设备还至少包括第一控制和寻址通道和第二控制和寻址通道。第一和第二控制和寻址通道的每一个能选择性地耦合至包括在第一存储器设备管芯中的第一存储器区块和第二存储器区块，并能选择性地耦合至包括在第二存储器设备管芯中的第一存储器区块和第二存储器区块。第一和第二存储器设备管芯的每一个还包括第三复用器。包括在第一存储器设备管芯中的第三复用器可操作用于从第一和第二控制和寻址通道中的第一个向第一存储器设备管芯的第一存储器区块选择性地提供控制和寻址命令，且包括在第二存储器设备管芯中的第三复用器可操作用于从第一和第二控制和寻址通道中的第二个向第二存储器设备管芯的第一存储器区块选择性地提供控制和寻址命令。第一和第二存储器设备管芯的每一个还包括第四复用器。包括在第一存储器设备管芯中的第四复用器可操作用于从第一和第二控制和寻址通道中的第一个向第一存储器设备管芯的第二存储器区块选择性地提供控制和寻址命令，且包括在第二存储器设备管芯中的第四复用器可操作用于从第一和第二控制和寻址通道中的第二个向第二存储器设备管芯的第二存储器区块选择性地提供控制和寻址命令。
在又一个方面，提供了包括系统总线、通信地耦合至系统总线的显示器、通信地耦合至系统总线的存储器控制器、根据此第一实施例配置的堆叠的存储器设备(其中存储器控制器可操作用于控制堆叠的存储器设备)的计算机系统。在此第一实施例中，第一和第二存储器设备管芯可以各自被配置成动态随机访问存储器(DRAM)和静态随机访问存储器(RAM)中的一个。
在第二实施例中，提供了至少包括第一存储器区块和第二存储器区块、及至少第一数据通道和第二数据通道的可堆叠存储器设备管芯。第一和第二数据通道的每一个都可选择性地耦合第一存储器区块和第二存储器区块，且第一和第二存储器区块每一个都可以操作用于向第一和第二数据通道中的同一个提供数据。
在一个方面，存储器设备管芯还包括可操作用于从第一和第二存储器区块向第一和第二数据通道中的同一个选择性地提供数据的第一复用器。第一复用器还可操作用于以交替方式选择性地从第一和第二存储器区块向第一和第二数据通道中的相同一个提供数据。在另一个方面，存储器设备管芯还包括耦合于第一复用器与第一和第二数据通道中的同一个之间的第一收发机。
在再一个方面，存储器设备管芯还包括可操作用于选择性地从第一和第二存储器区块向第一和第二数据通道中的另外一个提供数据的第二复用器，及耦合于第二复用器与第一和第二数据通道中的另外一个之间的第二收发机。第一和第二收发机每一个都具有相关联的驱动能力，且与第一收发机相关联的驱动能力可以至少是与第二收发机相关联的驱动能力的两倍。
在又一个方面，存储器设备管芯还至少包括第一控制和寻址通道和第二控制和寻址通道。第一和第二控制和寻址通道的每一个都可选择性地耦合至第一存储器区块和第二存储器区块。存储器设备管芯还包括可操作用于选择性地从第一和第二控制和寻址通道中的一个向第一存储器区块提供控制和寻址命令的第三复用器，及可操作用于选择性地从第一和第二控制和寻址通道中的一个向第二存储器区块提供控制和寻址命令的第四复用器。
在此第二实施例中，存储器设备管芯可以被配置成动态随机访问存储器(DRAM)和静态随机访问存储器(SRAM)中的一个。
在第三实施例中，在至少包括堆叠于第二存储器设备管芯之上的第一存储器设备管芯和至少第一数据通道和第二数据通道的堆叠的存储器设备中(其中第一和第二存储器设备管芯每一个都至少包括第一存储器区块和第二存储器区块)，提供了分别向第一和第二数据通道提供数据的方法，该方法包括在第一和第二存储器设备管芯的每一个中提供第一复用器，由第一存储器设备管芯中的第一复用器选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据，并由第二存储器设备管芯中的第一复用器选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据。
在一个方面，选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据包括以交替方式选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据，且选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据包括以交替方式选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据。
在又一方面，方法还包括在第一和第二存储器设备管芯的每一个中提供第二复用器，由第一存储器设备管芯中的第二复用器选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据，并由第二存储器设备管芯中的第二复用器选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据。
在另一方面，堆叠的存储器设备还至少包括第一控制和寻址通道和第二控制和寻址通道，且方法还包括在第一和第二存储器设备管芯的每一个中提供第三复用器，由第一存储器设备管芯中的第三复用器选择性地从第一和第二控制和寻址通道中的第一个向第一存储器设备管芯的第一存储器区块提供控制和寻址命令，并由第二存储器设备管芯中的第三复用器选择性地从第一和第二控制和寻址通道中的第二个向第二存储器设备管芯的第一存储器区块提供控制和寻址命令。
在又一个方面，方法还包括在第一和第二存储器设备管芯的每一个中提供第四复用器，由第一存储器设备管芯中的第四复用器选择性地从第一和第二控制和寻址通道中的第一个向第一存储器设备管芯的第二存储器区块提供控制和寻址命令，并由第二存储器设备管芯中的第四复用器选择性地从第一和第二控制和寻址通道中的第二个向第二存储器设备管芯的第二存储器区块提供控制和寻址命令。
在第四实施例中，提供了至少包括第一存储器区块和第二存储器区块、至少第一数据通道和第二数据通道、及用于选择性地从第一和第二存储器区块中的一个或二者向第一和第二数据通道中的同一个提供数据的第一装置的可堆叠存储器设备管芯。用于选择性地提供数据的第一装置可操作用于以交替方式选择性地从第一和第二存储器区块向第一和第二数据通道中的同一个提供数据。
在一个方面，存储器设备管芯还包括耦合于用于选择性地提供数据的第一装置与第一和第二数据通道中的同一个之间的用于收发数据的第一装置、用于选择性地从第一和第二存储器区块中的一个或二者向第一和第二数据通道中的另外一个提供数据的第二装置、和耦合于用于选择性地提供数据的第二装置与第一和第二数据通道中的另外一个之间的用于收发数据的第二装置。用于收发数据的第一和第二装置每一个都具有相关联的驱动能力，且与用于收发数据的第一装置相关联的驱动能力可以至少是与用于收发数据的第二装置相关联的驱动能力的两倍。
在又一个方面，存储器设备管芯还至少包括第一控制和寻址通道和第二控制和寻址通道、用于选择性地从第一和第二控制和寻址通道中的一个向第一存储器区块提供控制和寻址命令的第一装置、及用于选择性地从第一和第二控制和寻址通道中的一个向第二存储器区块提供控制和寻址命令的第二装置。
在此第四实施例中，存储器设备管芯可以被配置成动态随机访问存储器(DRAM)和静态随机访问存储器(SRAM)中的一个。
在第五实施例中，提供了包括用于向堆叠的存储器设备的第一数据通道和第二数据通道提供数据的可执行指令的算机可读介质，其中堆叠的存储器设备至少包括堆叠于第二存储器设备管芯之上的第一存储器设备管芯。第一和第二存储器设备管芯的每一个都至少包括第一存储器区块和第二存储器区块，及至少第一复用器和第二复用器。计算机可读存储介质包括由第一存储器设备管芯中的第一复用器选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据、并由第二存储器设备管芯中的第一复用器选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据的可执行指令。
在一个方面，计算机可读存储介质还包括以交替方式选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据、并以交替方式选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据的可执行指令。
在另一方面，计算机可读存储介质还包括由第一存储器设备管芯中的第二复用器选择性地从第一存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第二个提供数据、并由第二存储器设备管芯中的第二复用器选择性地从第二存储器设备管芯的第一和第二存储器区块向第一和第二数据通道中的第一个提供数据的可执行指令。
出于解说的目的提供了对示例性实施例的前述描述，并不旨在是穷尽的或将本说明书限制到所公开的精确形式。鉴于本文的教示或可从所申请保护的发明的实践获得的修改和变型是可能的。例如，尽管本文参考图6描述了一系列操作，但在其他实现中这些操作的次序可以被修改。而且，非依赖性操作可以并行地执行。
将显而易见的是，本文所述的一个或多个实施例可以至少部分地用软件和/或硬件的许多不同形式来实现。用来实现本文所述实施例的软件代码和/或专门硬件不限于所说明书保护的发明。因此，本文中没有参考特定软件代码和/或专门硬件描述了一些实施例的操作和行为，应理解，本领域普通技术人员应能够给予本文的描述设计实现这些实施例的软件和/或硬件。而且，所说明书保护的发明的某些特征可以使用可由处理器或处理逻辑执行的计算机可执行指令来实现。
注意，图4解说了计算机系统400的示例性实施例，并且计算机系统400的其他实施例可包括比图4中解说的装置组件更多或更少的装置组件。而且，装置组件可不同于图4中所解说的来安排。此外，由包含在计算机系统400的其他实施例中的各种装置组件执行的功能可不同于本文所述的来分布于相应组件中。
本文所采用的任何元件、操作或指令都不应被解释为对本说明书是关键的或基本的，除非明确地这样描述了。而且，如本文所采用的，冠词“一”旨在包括一个或多个项目。当意指仅一个项目时，采用术语“一个”或类似的语言。而且，语句“基于”旨在意味着“至少部分地基于”，除非另外地明确陈述。
本说明书旨在不被限制于本文所公开的具体实施例，但本说明书将包括落入以下所附权利要求书的方面内的任何或全部具体实施例或等效方案。

Claims (25)

1.一种堆叠的存储器设备，包括：
至少第一存储器设备管芯和第二存储器设备管芯，所述第一存储器设备管芯被堆叠于所述第二存储器设备管芯之上，所述第一和第二存储器设备管芯的每一个至少包括第一存储器区块和第二存储器区块；以及
至少第一数据通道和第二数据通道，所述第一和第二数据通道的每一个可选择性地耦合至包括在所述第一存储器设备管芯中的所述第一存储器区块和所述第二存储器区块，并可选择性地耦合至包括在所述第二存储器设备管芯中的所述第一存储器区块和所述第二存储器区块，
其中包括在所述第一存储器设备管芯中的所述第一和第二存储器区块每一个可操作用于向所述第一和第二数据通道中的第一个提供数据，且包括在所述第二存储器设备管芯中的所述第一和第二存储器区块每一个可操作用于向所述第一和第二数据通道中的第二个提供数据。
2.如权利要求1所述的设备，其特征在于，所述第一和第二存储器设备管芯还包括第一复用器，包括在所述第一存储器设备管芯中的所述第一复用器可操作用于选择性地从所述第一存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第一个提供数据，包括在所述第二存储器设备管芯中的所述第一复用器可操作用于选择性地从所述第二存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第二个提供数据。
3.如权利要求2所述的设备，其特征在于，包括在所述第一存储器设备管芯中的所述第一复用器还可操作用于以交替方式选择性地从所述第一存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第一个提供数据。
4.如权利要求2或3所述的设备，其特征在于，包括在所述第二存储器设备管芯中的所述第一复用器还可操作用于以交替方式选择性地从所述第二存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第二个提供数据。
5.如权利要求2所述的设备，其特征在于，所述第一和第二存储器设备管芯的每一个还包括第一收发机，包括在所述第一存储器设备管芯中的所述第一收发机被耦合于所述第一存储器设备管芯的所述第一复用器与所述第一和第二数据通道中的第一个之间，包括在所述第二存储器设备管芯中的所述第一收发机被耦合于所述第二存储器设备管芯的所述第一复用器与所述第一和第二数据通道中的第二个之间。
6.如权利要求5所述的设备，其特征在于，所述第一和第二存储器设备管芯的每一个还包括第二复用器，包括在所述第一存储器设备管芯中的所述第二复用器可操作用于选择性地从所述第一存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第二个提供数据，包括在所述第二存储器设备管芯中的所述第二复用器可操作用于选择性地从所述第二存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第一个提供数据。
7.如权利要求6所述的设备，其特征在于，所述第一和第二存储器设备管芯的每一个还包括第二收发机，包括在所述第一存储器设备管芯中的所述第二收发机被耦合于所述第一存储器设备管芯的所述第二复用器与所述第一和第二数据通道中的第二个之间，包括在所述第二存储器设备管芯中的所述第二收发机被耦合于所述第二存储器设备管芯的所述第二复用器与所述第一和第二数据通道中的第一个之间。
8.如权利要求7所述的设备，其特征在于，对于所述第一和第二存储器设备管芯的每一个：
所述第一和第二收发机各自有相关联的驱动能力；以及
与所述第一收发机相关联的驱动能力至少是与所述第二收发机相关联的驱动能力的大约两倍。
9.一种计算机系统，所述包括：
系统总线；
通信地耦合至所述系统总线的显示器；
通信地耦合至所述系统总线的存储器控制器；以及
如权利要求1所述的堆叠的存储器设备，
其中所述存储器控制器可操作用于控制所述堆叠的存储器设备。
10.一种可堆叠的存储器设备管芯，包括：
至少第一存储器区块和第二存储器区块；以及
至少第一数据通道和第二数据通道，所述第一和第二数据通道的每一个可选择性地耦合至所述第一存储器区块和所述第二存储器区块，
其中所述第一和第二存储器区块每一个可操作用于向所述第一和第二数据通道中的同一个提供数据。
11.如权利要求10所述的存储器设备管芯，其特征在于，还包括：
可操作用于选择性地从所述第一和第二存储器区块向所述第一和第二数据通道中的同一个提供数据的第一复用器。
12.如权利要求11所述的存储器设备管芯，其特征在于，所述第一复用器还可操作用于以交替方式选择性地从所述第一和第二存储器区块向所述第一和第二数据通道中的所述同一个提供所述数据。
13.如权利要求11或12所述的存储器设备管芯，其特征在于，还包括：
耦合于所述第一复用器与所述第一和第二数据通道中的所述同一个之间的第一收发机。
14.如权利要求13所述的存储器设备管芯，其特征在于，还包括：
可操作用于选择性地从所述第一和第二存储器区块向所述第一和第二数据通道中的另一个提供数据的第二复用器；以及
耦合于所述第二复用器与所述第一和第二数据通道中的所述另一个之间的第二收发机。
15.如权利要求14所述的存储器设备管芯，其特征在于，所述第一和第二收发机各自具有相关联的驱动能力，且其中与所述第一收发机相关联的驱动能力至少是与所述第二收发机相关联的驱动能力的两倍。
16.在包括至少堆叠于第二存储器设备管芯之上的第一存储器设备管芯、和至少第一数据通道和第二数据通道的堆叠的存储器设备中，其中所述第一和第二存储器设备管芯各自至少包括第一存储器区块和第二存储器区块，一种分别向所述第一和第二数据通道提供数据的方法，包括：
在所述第一和第二存储器设备管芯的每一个中提供第一复用器；
由所述第一存储器设备管芯中的所述第一复用器选择性地从所述第一存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第一个提供数据；以及
由所述第二存储器设备管芯中的所述第一复用器选择性地从所述第二存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第二个提供数据。
17.如权利要求16所述的方法，其特征在于，选择性地从所述第一存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第一个提供所述数据包括以交替方式选择性地从所述第一存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第一个提供数据。
18.如权利要求16或17所述的方法，其特征在于，选择性地从所述第二存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第二个提供所述数据包括以交替方式选择性地从所述第二存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第二个提供数据。
19.一种可堆叠的存储器设备管芯，包括：
至少第一存储器区块和第二存储器区块；
至少第一数据通道和第二数据通道；以及
用于选择性地从所述第一和第二存储器区块中的一个或两者向所述第一和第二数据通道中的同一个提供数据的第一装置。
20.如权利要求19所述的存储器设备管芯，其特征在于，所述用于选择性地提供数据的第一装置可操作用于以交替方式选择性地从所述第一和第二存储器区块向所述第一和第二数据通道中的所述同一个提供数据。
21.如权利要求19或20所述的存储器设备管芯，其特征在于，还包括：
耦合于用于选择性地提供数据的所述第一装置与所述第一和第二数据通道中的所述同一个之间的用于收发数据的第一装置。
22.如权利要求21所述的存储器设备管芯，其特征在于，还包括：
用于选择性地从所述第一和第二存储器区块的一个或二者向所述第一和第二数据通道中的另一个提供数据的第二装置；以及
耦合于用于选择性地提供数据的所述第二装置与所述第一和第二数据通道中的所述另一个之间的用于收发数据的第二装置。
23.如权利要求22所述的存储器设备管芯，其特征在于，用于收发数据的所述第一和第二装置各自具有相关联的驱动能力，且其中与用于收发数据的所述第一装置相关联的驱动能力至少是与用于收发数据的所述第二装置相关联的驱动能力的两倍。
24.一种计算机可读存储介质，所述介质包括用于向堆叠的存储器设备的第一数据通道和第二数据通道提供数据的可执行指令，所述堆叠的存储器设备至少包括堆叠于第二存储器设备管芯之上的第一存储器设备管芯，所述第一和第二存储器设备管芯各自至少包括第一存储器区块和第二存储器区块，以及至少第一复用器和第二复用器，所述计算机可读存储介质包括用于执行以下操作的可执行指令：
由所述第一存储器设备管芯中的所述第一复用器选择性地从所述第一存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第一个提供数据；以及
由所述第二存储器设备管芯中的所述第一复用器选择性地从所述第二存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第二个提供数据。
25.如权利要求24所述的计算机可读存储介质，其特征在于，还包括用于执行以下操作的指令：
以交替方式选择性地从所述第一存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第一个提供数据；以及
以交替方式选择性地从所述第二存储器设备管芯的所述第一和第二存储器区块向所述第一和第二数据通道中的第二个提供数据。
CN201480026627.2A 2013-06-10 2014-05-29 用于改善堆叠的存储器设备中的带宽的方法 Active CN105190758B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/913,628 US8964443B2 (en) 2013-06-10 2013-06-10 Method for improving bandwidth in stacked memory devices
US13/913,628 2013-06-10
PCT/US2014/039944 WO2014200701A1 (en) 2013-06-10 2014-05-29 Method for improving bandwidth in stacked memory devices

Publications (2)

Publication Number Publication Date
CN105190758A true CN105190758A (zh) 2015-12-23
CN105190758B CN105190758B (zh) 2018-07-03

Family

ID=52005352

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480026627.2A Active CN105190758B (zh) 2013-06-10 2014-05-29 用于改善堆叠的存储器设备中的带宽的方法

Country Status (8)

Country Link
US (1) US8964443B2 (zh)
EP (1) EP3008730B1 (zh)
JP (1) JP6028295B2 (zh)
KR (1) KR101746325B1 (zh)
CN (1) CN105190758B (zh)
BR (1) BR112015028033A2 (zh)
RU (1) RU2636670C2 (zh)
WO (1) WO2014200701A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110164487A (zh) * 2019-04-08 2019-08-23 苏州汇峰微电子有限公司 一种动态随机存储器的架构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10360972B2 (en) 2015-03-10 2019-07-23 Rambus Inc. Memories and memory components with interconnected and redundant data interfaces
US9870325B2 (en) 2015-05-19 2018-01-16 Intel Corporation Common die implementation for memory devices with independent interface paths
KR102468698B1 (ko) * 2015-12-23 2022-11-22 에스케이하이닉스 주식회사 메모리 장치
US10996890B2 (en) 2018-12-19 2021-05-04 Micron Technology, Inc. Memory module interfaces
US11308017B2 (en) * 2019-05-31 2022-04-19 Micron Technology, Inc. Reconfigurable channel interfaces for memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070076479A1 (en) * 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Multiple independent serial link memory
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置
US20100238693A1 (en) * 2009-03-23 2010-09-23 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US20130021866A1 (en) * 2011-07-20 2013-01-24 Samsung Electronics Co., Ltd. Semiconductor Devices Compatible with Mono-Rank and Multi-Ranks

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1316047A1 (ru) * 1986-01-06 1987-06-07 Северо-Западный Заочный Политехнический Институт Логическое запоминающее устройство
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7200021B2 (en) 2004-12-10 2007-04-03 Infineon Technologies Ag Stacked DRAM memory chip for a dual inline memory module (DIMM)
KR100805696B1 (ko) 2005-09-29 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
JP4828251B2 (ja) * 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
WO2010117535A2 (en) * 2009-03-30 2010-10-14 Rambus Inc. Memory system, controller and device that supports a merged memory command protocol
JP2011081885A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその制御方法並びにデータ処理システム
JP5654855B2 (ja) * 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8437164B1 (en) 2011-07-27 2013-05-07 Apple Inc. Stacked memory device for a configurable bandwidth memory interface
US9117496B2 (en) * 2012-01-30 2015-08-25 Rambus Inc. Memory device comprising programmable command-and-address and/or data interfaces

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070076479A1 (en) * 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Multiple independent serial link memory
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置
US20100238693A1 (en) * 2009-03-23 2010-09-23 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US20130021866A1 (en) * 2011-07-20 2013-01-24 Samsung Electronics Co., Ltd. Semiconductor Devices Compatible with Mono-Rank and Multi-Ranks

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110164487A (zh) * 2019-04-08 2019-08-23 苏州汇峰微电子有限公司 一种动态随机存储器的架构

Also Published As

Publication number Publication date
EP3008730A4 (en) 2017-02-15
US20140362630A1 (en) 2014-12-11
EP3008730B1 (en) 2020-04-01
WO2014200701A1 (en) 2014-12-18
JP2016517995A (ja) 2016-06-20
BR112015028033A2 (pt) 2017-07-25
EP3008730A1 (en) 2016-04-20
CN105190758B (zh) 2018-07-03
RU2015148286A (ru) 2017-05-15
RU2636670C2 (ru) 2017-11-27
KR20150133277A (ko) 2015-11-27
US8964443B2 (en) 2015-02-24
JP6028295B2 (ja) 2016-11-16
KR101746325B1 (ko) 2017-06-12

Similar Documents

Publication Publication Date Title
CN105190758A (zh) 用于改善堆叠的存储器设备中的带宽的方法
US10811077B2 (en) Refresh control circuit, memory device including the same and method of operating the same for hammer refresh operation
CN102405498B (zh) 可配置带宽存储器装置及方法
US9165621B2 (en) Memory system components that support error detection and correction
CN102232215B (zh) 多串行接口堆叠裸片存储器架构
CN102341860B (zh) 堆叠式裸片存储器系统及用于训练堆叠式裸片存储器系统的方法
DE112017003334T5 (de) Lastreduzierte nichtflüchtige speicherschnittstelle
CN102292715A (zh) 存储器装置功率管理器及其方法
US20130300769A1 (en) Image rotation control method and device
US10963404B2 (en) High bandwidth DIMM
CN103377686A (zh) Nand Flash 存储器及实现 Nand Flash 存储器连续读操作的方法
CN101013567A (zh) 画面数据传送方法、影像数据传送方法以及时序控制模块
KR102163544B1 (ko) 뱅크 구조를 갖는 반도체 메모리 장치
JP2007250092A5 (zh)
CN104409098A (zh) 容量翻倍的芯片内部表项及其实现方法
US9747970B2 (en) Refresh circuit
US6738840B1 (en) Arrangement with a plurality of processors having an interface for a collective memory
US20130073815A1 (en) Flexible command packet-header for fragmenting data storage across multiple memory devices and locations
US20220357846A1 (en) Adjustable access energy and access latency memory system and devices
US20160358642A1 (en) Mobile device and operation method thereof
DE102011081438A1 (de) Modifizierte Leseoperation für einen nichtflüchtigen Speicher
EP4213150A1 (en) Memory and data migration method
US9589605B1 (en) Semiconductor memory device with input/output line
CN103177752B (zh) 一种存储器阵列结构及其操作方法
TWI789956B (zh) 基於晶圓堆疊架構的計算機系統，記憶體裝置和記憶體控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant