CN1050477C - 嵌套式数字锁相环路 - Google Patents

嵌套式数字锁相环路 Download PDF

Info

Publication number
CN1050477C
CN1050477C CN95117285A CN95117285A CN1050477C CN 1050477 C CN1050477 C CN 1050477C CN 95117285 A CN95117285 A CN 95117285A CN 95117285 A CN95117285 A CN 95117285A CN 1050477 C CN1050477 C CN 1050477C
Authority
CN
China
Prior art keywords
dpll
recovered clock
clock signal
phase
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN95117285A
Other languages
English (en)
Other versions
CN1129374A (zh
Inventor
保罗·D·马科
克雷格·P·韦丁
大卫·L·布朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of CN1129374A publication Critical patent/CN1129374A/zh
Application granted granted Critical
Publication of CN1050477C publication Critical patent/CN1050477C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0004—Initialisation of the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Abstract

嵌套式数字锁相环路(DPLL400)包括窄带宽DPLL(402)和宽带宽DPLL(404)分别产生第一和第二恢复时钟信号。起初第一恢复时钟用于使恢复数据定时钟。直到窄带DPLL稳定。然后利用MUX(424)接通宽带DPLL产生的第二恢复时钟(428)。任何原因使中心比特取样数据变坏，宽带DPLL清零，使第二恢复时钟信号(428)与窄带DPLL的相匹配，以便准确地跟踪窄带DPLL的同一时钟速率。

Description

嵌套式数字锁相环路
本发明涉及通信装置，具体涉及数字锁相环路。
在数字通信系统例如第二代无绳电话(CT2)系统中在通信期间丢失同步对系统用户产生不希望有的问题。丢失同步的原因在于选择性多径衰落、平坦衰落、弱信号以及其它公知的通信现象。
在一个通信信道上选择性多径衰落的结果所引起的恢复基带数据内的快速定时起伏，在文献中已有充分的文字记载。在一个CT2系统内，可以用数字锁相环路(DPLL)将定时诱发误差控制在一定程度上。然而，在选择性多径衰落的环境中，基带定时可能偏移大于±0.5比特而无明显的眼图闭合(信号质量下降)。但这会产生比特滑移的可能性，导致同步丢失。
在一个选择性多径衰落环境内应用一种通常的宽带一阶DPLL时，瞬时接收的基带定时会相对于一个绝对基准有起伏，这是信道性能随时间而变化的结果。这种现象示例在图1的曲线图上，图中，宽带宽的恢复时钟的瞬时恢复定时106相对于接收基带数据定时102与基准定时104相对照。一阶基带DPLL恢复定时106能紧密地跟踪瞬时基带定时102，因而能在静噪的预定误差界限108之内很好地跟踪住接收到的数据跳变。然而，例如在时间点110上有一个超出了相位误差界限108的瞬时接收基带定时102突发起伏，它使得该一阶宽带DPLL跟踪到一个相邻比特上，这造成7同步丢失。在CT2系统中，在系统再同步期间内，这会造成话音通信长时间中断。
在一个选择性多径衰落环境内应用一个通常的独立式窄带二阶DPLL时，该二阶窄带DPLL会独立地补偿固定装置(主设备)与便携装置(从属设备)中的基准定时器之间的频率偏移，从而可使恢复的定时跟踪住很窄的环路带宽。虽然，这种工作方式消除了在一阶宽带环路中所遇到的问题(因比特滑移而造成同步丢失)，但跟踪接收基带数据定时起伏的能力受到高度地限制。这一现象示例在图2的曲线图上，图中，窄带宽恢复时钟的瞬时恢复定时206相对于接收基带数据定时202与基准定时204相对照。在时间点210瞬时接收基带定时202超出了相位误差界限208，这会引起多个短的静噪期，它们是由于二阶窄带DPLL定时与接收基带定时之间的误差而发生的。
据此，现在需要一种改进的DPLL装置和方法，用以在遭受多径衰落、弱信号、干扰和平坦衰落之类问题的一个系统中保持同步并减少静噪段的发生率。
图1示出先有技术的宽带数字锁相环路的静噪状态的曲线图。
图2示出先有技术的窄带数字锁相环路的静噪状态的曲线图。
图3示出按照本发明的无线电设备的方框图。
图4示出按照本发明的嵌套式数字锁相环路的电方框图。
图5示出先有技术定时图，时钟定时与来自先有技术锁相环路的数据信号相比较。
图6示出按照本发明的定时图，时钟定时与来自嵌套式数字锁相环路的数据信号相比较。
图7示出利用按照本发明的嵌套式数字锁相环路时静噪状态的例子的曲线图。
图8示出按照本发明的流程图。
图9A和9B示出按照本发明的嵌套式数字锁相环路的详细方框图。
参看图3，该图示出一个无线电电话手机300的简化方框图，该手机包括按照本发明的嵌套式数字锁相环路(DPLL)302，这将在下文说明。手机300最好是一个CT2手机，它包括一个接收机304、一个音频部分306和一个发射机部分308；发射机308用以发射其内含有话筒310接收的话音的信号。为了更好地理解整个CT2系统通信协议，可以参阅欧洲电信标准学会(EuropeanTelecommunications Standards Institute)在1994年1月31日公开的题为“864.1MHz-868.1MHz频段内用于在无绳电话装置之间相互通信的公共空中接口规范”的出版物，它在这里引用作为参考。CAI建立了一种时分复用协议，该协议具有另一种1毫秒的接收机发射帧，中间有保护时间段间隔开。在一种复用方案中，每个发射/接收时间段包括一个B信道(64比特)和在B信道之前和之后、内含1或2比特的D信道。
天线切换开关312按照所建立的协议将发射机308和接收机304交替地切换到天线314上。一个时分复用器(TDD)316连接到接收机前端304、发射机308和音频部分306上，以提供时分复用和接收/发射成帧的数字信号。音频部分306用来控制话筒310来的和从接收机前端304来的音频信号。接收的音频信号在放大器326中放大，然后传送给扬声器328。
嵌套式数字锁相环路302作为TDD电路316的一部分，使得它能提供出一种数据跟踪系统，可减少选择性多径衰落对恢复的数据的影响。接收的数据318传送到TDD316，同时，发射数据320从TDD316传送到发射机部分308上。TDD电路316的另外部分是寄存器322和寄存器324，它们暂时地存储D和B信道数据。寄存器322存储接收侧的数据，而寄存器324用于存储发射侧的数据。线327将嵌套式DPLL电路302来的恢复的时钟提供到发射数据寄存器324，以使发射数据同步。
参照图4，该图示出按照本发明的嵌套式数字锁相环路400的简化方框图。该嵌套式DPLL400包括窄带宽DPLL402和宽带宽DPLL404。
简要地说，两个锁相环路402和404在操作上并行地耦合，组成嵌套式锁相环路400。该嵌套式锁相环路400包括一个窄带宽PLL(二阶或一阶)，它检测跳变，并累加超前/滞后跳变，以指示与恢复的时钟信号410相比较时所恢复的数据跳变406中的相位误差(下文说明)。超前和滞后跳变，在一个增/减计数器414中累加并计数，使之与一个阈值相对比。当累加到足够大数目的误差(超前/滞后跳变)时，便对于定时时钟420(最好是一个数字基准时钟)产生的基准信号422的相位作出一个瞬时的调整。于是，产生出窄带宽恢复的时钟信号410，然后，特它用以作为宽带DPLL电路404的主时钟信号，这DPLL又称为宽带环路。
在宽带环路404中也发生类似的跳变检测和误差累加。容许的最大值的相位偏移量最好小于0.5比特，这样，根据所发生的累加误差的数目，该宽带环路可提供快速的数据跟踪，并作出快速的相位调整。宽带环路404的定时可以偏移，并能比窄带环路402的定时调整更快地调整好定时。这方面的优点在于，可以频繁地调整宽带环路404，而不存在比特滑移问题，这是因为，宽带环路是从动(锁定)到窄带环路402上的。嵌套式DPLL电路400对于信道上因分散延迟而引起的恢复数据406中的快速起伏可予以调整。
现在较详细地说明嵌套式数字锁相环路400，接收到的恢复数据406在窄带DPLL 402和宽带DPLL404时最好以72kbps的速率。窄带DPLL402最好以二进制形式在鉴相器408接收数据，并确定输入信号相对于窄带宽恢复时钟信号410的相位。然后，鉴相器408根据输入信号406相位比较的结果，产生一个信号412，用以识别输入跳变的超前/滞后状态。该超前/滞后跳变信号412接着传到窄带宽滤波器414，该滤波器将超前或滞后跳变的数目累加起来，并特这个数目与一个预定阈值相比较。该超前/滞后累加器最好由一个增/减计数器来实施，每一个超前跳变使计数器的计数加1，而每一个滞后跳变使计数器的计数减1。一旦超前或滞后跳变的量值达到预定阈值，便产生一个使预定的调整启动的信号，以使得相位调整电路418启动。与宽带宽滤波器432相比较，窄带宽滤波器414的显著特征在于，其预定阈值与宽带滤波器的预定阈值同量级或比它大些。
数字压控振荡器(VCO)420耦合到相位调整电路418上，并产生基准时钟信号422，响应相位调整电路418的启动，由该相位调整电路对基准时钟信号422最好是接1/32比特进行相位调整。然后，相位调整电路418将相位已调整的信号作为窄带宽恢复的时钟信号410。该窄带宽恢复的时钟信号410返送到鉴相器408上，在那里它用作恢复的数据输入信号406的比较基准。窄带宽恢复的时钟信号410还向前传送到复用器424上；在这种情况下，作为选择方案，它是一个2∶1复用器。在初始化期间，复用器424将选择窄带环路402，直至该窄带环路稳定(被锁定)。
参看宽带宽DPLL电路404，鉴相器426接收到恢复的数据信号406，由该鉴相器确定接收到的信号相对于宽带宽恢复的时钟信号428的相位(下文说明)。然后，根据输入信号406的相位鉴相器426产生超前/滞后信号430。该超前/滞后跳变信号430向前传送到宽带宽滤波器(累加器)432，将超前/滞后跳变沿的数目累加起来，并将这个数目与一个预定阈值相比较。该超前/滞后累加器最好由一个增/减计数器来实施，每一个超前跳变使计数器的计数加1，而每一个滞后跳变使计数器的计数减1。宽带宽滤波器432将跳变数目与一个预定阈值相比较，并提供一个调整输出434，该输出指明当超前或滞后跳变的预定数目已累加到后，在移相电路436中是否要增加或减少一个移相值。
由窄带宽DPLL402产生的窄带宽恢复的时钟信号410也传送到宽带宽DPLL移相电路436。当调整输出434使移相电路436启动时，窄带宽恢复的时钟信号410将被移相一个预定量。最大可容许的移相量最好设定于15/32比特，并在初始工作时和当信号质量检测器444检测到差的信号质量时，使移相电路436复位到相移为0。移相输出返送到鉴相器426作为宽带宽恢复的时钟信号428，并向前送到复用器424的另一个输入端上。
在优选实施例中，调整启动信号434使累加器复位，并起到启动值和增量指示值的作用，它控制调整量为1/16比特，在任一方向上调整到15/32比特。根据累加的跳变是超前还是滞后，调整启动信号434还指明移相的方向。然后，在鉴相器426将宽带移相恢复的时钟信号428与输入的恢复数据406进行相位比较。
如前所述，复用器424初始选择并继续选择窄带环路402，直到它被锁定时为止。一旦窄带环路402稳定(即锁定住)，复用器424特选择宽带环路404。该选定的信号，无论是窄带宽恢复的时钟信号410还是宽带宽恢复的时钟信号428，都馈送到最好是双稳态电路的一个逻辑门438。该逻辑门438应用选定的(窄带宽或宽带宽的)恢复时钟在恢复的数据信号406定时钟，并产生一个输出，作为中心比特取样数据信号440。据此，在工作上并行耦合的两个锁相环路402和404的定时跳变相对于一个相位已调整信号410进行相位调整，该相位已调整信号410起基准信号的作用，或对第二个相位调整信号428起主导作用。在锁定期间，窄带环路402执行一个训练循环以校正数字VCO420与输入数据406之间的频率不等度。这在优选实施中要求在窄带宽操作之前来进行。请注意，在其它的应用场合，当数字VCO与恢复的数据之间的允差相当严时，该初始锁定时段可以不需要，但宽带宽恢复的时钟428可直接馈送到双稳态电路438。
还看图3，如本发明所说明的，发射机定时及其它的发射和接收寄存器定时是从嵌套式数字锁相环路的窄带恢复时钟得到的。这对于固定的(无线电设备)部分为发射返回路径提供一个稳定的时基，它可使TDD系统中往返的定时起伏比之普通的宽带DPL电路约减少一半。
参照图5和图6，该图示出先有技术(宽带或窄带)DPLL相关的中心比特取样与本发明所述的嵌套式数字锁相环路的中心比特取样的比较。先参看图5，图中示出一个先有技术的定时图，图中标明了恢复的时钟502最好调定到72kHz、恢复的数据504和中心比特取样数据。恢复的数据504的速率最好调定到72kbps(36kHz)。恢复数据跳变可能含有由无线电信道引起的明显的抖晃，该跳变与恢复的时钟信号502的下降沿进行相位比较。相对于时钟信号502的下降沿，跳变可确定为超前的滞后的。在这种情况下，在恢复的时钟502内下降沿503之后，恢复数据信号504的比特0具有第一个上升跳变，因而发生在一个滞后窗口内。
恢复数据信号504(比特)的下一个跳变发生在恢复时钟502的下一个下降沿之前，因而可认定是一个超前跳变。恢复数据504的比特1终端发生的随后的跳变与恢复时钟信号502的下降沿进行相位比较时，被认定是超前的。在一个跳变发生时，鉴相器产生一个高的或低的输出信号，这取决于输入跳变落在哪一个窗口(超前或滞后)上，然后将鉴相器输出信号通常耦合到一个滤波器/累加器上，如前所述。
恢复数据504相对于恢复时钟502的上升沿被中心比特取样，所得到的结果中心比特取样数据506。例如，时钟502的上升沿508对准恢复数据504的比特0的中心。所得到的中心比特取样数据信号506的跳变只发生在恢复时钟502的上升沿处，这就得出了一个干净的72kb信号，它适合于由后面的检测数字逻辑电路进行处理。
再看图6，该图示出如本发明所述的嵌套式数字锁相环路有关的一组定时图。第一个72KHz时钟信号602类似于先有技术中的信号，只是它是在窄带宽方式下产生的。其次，第二个72KHz时钟信号604由一个宽带宽环路产生，它带有可容许的相移相对于第一个72KHz时钟信号602略小于±1/2比特。窄带恢复时钟信号602被认为是主时钟信号，而宽带恢复时钟信号604被认为是从属时钟信号。第二恢复时钟信号604的下降沿用来与恢复数据606进行相位比较。利用第二恢复的时钟信号604的上升沿，按照恢复数据606中的时钟节拍，产生中心比特取样数据608。跳变601用以作为比特0的第一个中心比特取样位置，下一个中心比特取样发生在跳变605时。宽带恢复时钟信号的上升沿发生在窄带恢复时钟信号的上升沿之后，所以在本例中延迟量小于1/2比特。恢复数据比特0的第一个跳变与宽带恢复时钟的下降沿607进行相位比较，并且被认定它是一个滞后的跳变。比特0的下一个恢复数据跳变发生在下降沿605之前，并且认为它是一个超前的跳变。如前所速，一旦窄带环路锁定之后，恢复的数据606相对于第二个恢复的时钟信号604相比较。
图5和图6所示的定时图的区别是增加了第二个配合的72KHz宽带环路信号，它比窄带环路的定时能更快速地移相和调整。这是一个主要的优点，对宽带环路可以作频繁地调整而不会有跟踪到相邻比特上的问题，这是因为，宽带环路在窄带环路的1/2比特之内是从动的。这些恢复时钟信号602和604代表了图4的恢复时钟信号410和428。中心比特取样数据608代表图4的中心比特取样数据信号440。
如嵌套式数字锁相环路的72KHz宽带环路恢复时钟所确定的那样，嵌套环路的恢复定时确保了较少的误差发生率，因而在便携装置中较少静噪声发生率。这可从图7的曲线图来说明，该图示出为了说明本发明所述的嵌套式数字锁相环路的由宽带宽和窄带宽恢复时钟的瞬时恢复定时相对于恢复的基带数据定时的情况。基准由线704表示，窄带环路恢复的时钟定时由线706表示，相位误差界限708参照宽带环路恢复时钟定时707最好设定为±0.4比特。宽带环路恢复时钟定时707紧密地跟踪接收到的基带定时702。在时间点712时接收到的基带定时超过相位误差界限，引起发生一次相位复位。然而，与图1和图2的曲线图相比，总体上静噪发生的次数极少。曲线图700示出应用本发明所说明的嵌套式DPLL所达到的改善情况。在利用限制相位跟踪量相对于窄带DPLL恢复的定时而言最大为15/32比特、从而消除了比特滑移问题，同时可以保持宽带DPLL跟踪住接收基带定时起伏的优点。
参看图8，该图示出说明了利用本发明所述的嵌套式数字锁相环路的优选方法的流程图800。在步骤802，允许窄带宽DPLL的中心比特取样，并一直保持允许直到如步骤804所判定的窄带宽DPLL被锁定时为止。在步骤802期间，由复用器选择窄带DPLL来的时钟，以提供出中心比特取样。
在步骤804一旦窄带环路被锁定，在步骤806利用宽带DPLL及其中心比特取样，允许宽带宽数字取样。利用宽带环路继续跟踪输入数据，直到信号质量下降到预定阈值之下。如果信号质量下降到预定阈值之下，则宽带恢复的时钟信号被复位到相移为0，以使宽带恢复的时钟信号校准于窄带恢复的时钟信号。这一步骤应用图4的移相器436来完成，而并不停止宽带宽数字跟踪过程。
在步骤810复位发生之后，在回到步骤808的再一次检验信号质量之前，要结束一段预定的滞后等待时段。这段滞后时段允许宽带环路，回过来并与基带恢复的数据相锁定。宽带环路恢复时钟回到零的相移迫使它回到窄带相位恢复时钟，这将允许跟踪再次开始。这使恢复时钟时间跟踪返回到校正相位上。因信号质量在时钟信号一经复位发生后不立即变好，故滞后作用提供一段等待时段以便宽带环路重新校准于输入数据上。如果信号质量仍然很差，则从步骤812到808的这一程序环继续进行，直到在手机与基站之间的一个通信链路终止时为止。
参看图9A和9B，该图示出按照本发明的一个嵌套式数字锁相环路900的优选实施例的详细方框图。
在图中，从射频接收机来的一个接收数据输入信号(RX-DATA)902进入窄带环路开始，对PLL900的操作进行描述。这个RX-DATA信号最好是从接收机解调器(图中未示出)中得到的72kbps、严格限定的数据信号。RX-DATA信号902施加到跳变检测器904，该检测器对输入的RX-DATA在最好是1/32比特的范围内进行取样，并检测是否发生跳变。然后，将寄存的跳变施加到鉴相器906，与窄带宽恢复的、最好为72KHz的时钟信号938进行相位比较。窄带宽恢复时钟信号938是从基准时钟934和可编程分频器932得出的。基准时钟934最好为2.304MHz，它是恢复的时钟频率72KHz的32倍。可编程除法器932用一个5比特计数器来实施，它在每32周期的基准时钟之后按标称来复位。来自除法器932的最高有效位(MSB)产生一个标称的50％占空比、72KHz的窄带宽恢复时钟信号938。在调整输入线928上的一个脉冲将使可编程除法器932除以31或33，以得到一周期72KHz的恢复时钟938，这取决于前进/后退信号(ADV ANCE/RE TARD)930的状态。其结果是使恢复的时钟信号938超前或滞后1/32比特。这些调整将72KHz恢复时钟信号938的上升沿校准到72kbps数据流902中的比特跳变，它也将恢复的时钟信号938的下降沿校准到72kbps数据流902的比特中心点。然后，窄带宽恢复的时钟信号938施加在反相器940上，以产生窄带宽中心比特样(NARROW-CBS)信号942，该信号的上升沿校准于RX-DATA902比特中心上。
鉴相器906在超前/滞后线908上输出由输入数据跳变与恢复时钟938作相位比较所得的结果，并在比较工作结束时在线910上提供一个检测信号。超前与滞后跳变的数目之差在一个超前/滞后累加器912中累加，该累加器最好是用一个增/减计数器来实施。由超前/滞后累加器912提供的一个符号输出914表明在累加时段期间发生较多的超前跳变还是发生了较多的滞后跳变。该符号输出914耦合到复用器(MUX)对926和频率偏移校正电路916。复用器对926含有两个2∶1复用器，它们都受到由频率偏移校正电路916产生的一个捕获完成信号924的控制。
捕获完成信号924是由频率偏移校正电路(FOCC)916产生的一个输出，该FOCC电路916表明，何时FOCC完成一个训练序列，并准备好对调整可编程分频器932和最后恢复的时钟938进行控制。在训练序列期间，捕获完成信号924为“低”，复用器对926将符号914耦合到前进/后退输出线930上，还将帧接收结束(RXEOF)920耦合到调整输出928上。该RX EOF信号920是从比特计数器944和解码器946得到的一个脉冲输出。比特计数器944从0到143比特循环，它跨越了每2ms、144比特CT2帧的发射和接收时隙。在每个接收窗口的终端，调整信号928变为“高”这使可编程除法器932按照超前/滞后累加器的符号914的状态来除以31或32，以得到一个72KHz的周期。每次对可编程除法器932的调整又使超前/滞后累加器912复位或清零，以使累加器只根据最新近的恢复时钟调整来累加信息。在训练序列期间，窄带宽恢复时钟938在每2ms帧内按1/32比特调整一次，以便维持同输入数据跳变的校准。该FOCC训练序列最好发生在通信对话(Session)MUX1的最初256帧期间，且通常不需要其余的通信对话，除非低性能的信道状态要求再建立这种通信对话。
在训练序列之后，捕获完成信号为“高”，复用器对926将一个频率方向(FDIR)信号918连接到前进/后退输出端930上，还将一个频率调整(FADJ)输入922耦合到调整输出端928。捕获完成信号924还控制一个复用器986，该复用器将一个时钟输入988提供给双稳态触发器(FF)990。当捕获完成信号924为“低”时，MUX986将窄带宽中心比特取样(NARROW-CBS)信号942耦合到双稳态时钟源988上。当捕获完成信号924为“高”时，MUX986将宽带宽中心比特取样(WIDE-CBS)耦合到双稳态时钟源988上。FF990按照耦合到时钟输入端的恢复的时钟源的校准到确定的情况，在每个接收比特周期的中心对接收数据信号(RX-DATA)902进行一次取样，并将所得到的72kbps数据信号(CBS-DATA)992输出到接收状态装置(图中未示出)。
当FOCC916对于调整可编程除法器932实施控制时，执行恢复时钟频率锁定到输入数据RX-DATA的频率上的频率校正调整将与相位调整相结合，相位调整是根据最好为至少8帧上的相位误差累加而执行的。这个有限的相位调整约束了由跟踪RX-DATA信号902中快速的定时起伏而得到的窄带宽恢复时钟938，从而为宽带宽环路和发射机(图中未示出)提供一个高稳定性的基准时钟(由计数器936分频)。
令RX-DATA信号902还到宽带环路，传送给跳变检测器948，该检测器与跳变检测器904相似，它在1/32比特范围内对输入数据取样，并检测是否发生了跳变。然后，将寄存的跳变施加到鉴相器950上，与宽带宽恢复时钟信号980进行相位比较。鉴相器950在超前/滞后线952上输出由输入数据跳变与恢复的时钟之间作相位比较所得出的结果，还产生一个检测信号954，该信号指明鉴相何时结束。超前与滞后跳变数目之差在一个超前/滞后累加器56中累加，该累加器最好用一个增/减计数器来实施。由超前/滞后累加器956输出的符号输出958表明在累加期间发生了较多的超前跳变还是较多的滞后跳变。该符号输出958传送到增/减计数器970的增/减控制输入端。超前/滞后累加器956还产生一个量值输出960，该量值表明在累加期间所发生的超前跳变比滞后跳变多出多少，或滞后跳变比超前跳变多出多少。该量值输出960馈送到一个比较器966上，以与控制器962所设定的一个预定的宽环路带宽值964相比较。当量值960超过由控制器962设定的宽环路带宽值964时，比较器输出968为脉冲“高”，该输出增/减计数器970的在增/减输入端958所设定的方向上来调整该计数器。这使超前/滞后累加器956复位或清零，从而相对于更新后的宽带宽恢复时钟相位，重新开始超前和滞后跳变的累加。由控制器962设定的预定的宽环路带宽值964最好小于20，以在超前跳变超过滞后跳变20个，或滞后跳变超过超前跳变20个时，对增/减计数器970作一次调整，并使超前/滞后累加器被清零。
增/减计数器970被设计得可使窄带宽恢复时钟的相位最好偏移最多为15/32比特。该计数器可用一个5比特加法器974和一个耦合到该加法器输出端976上的反相MSB电路块978来实施。由增/减计数器970产生的5比特输出972在复位时设定值为16，在加法器974将它与窄带宽环路的5比特可编程计数器输出(DIVBY CNTR)936相加时，为5比特加法器输出976提供相对于可编程计数器输出936为反向的MSB。然后，电路块978使加法器输出976的MSB再反相，以使宽带宽恢复时钟980与窄带宽恢复时钟938相位相同。当增/减计数器970从16增加到17时，宽带宽恢复时钟980相对于窄带宽恢复时钟938移相1/32比特。计数器970的计数范围为1到31，它限制了最大相移为土15/32比特。对计数器970的调整使得72KHz宽带宽恢复时钟信号980的上升沿校准到72kbps数据流902中的比特跳变，又使得该恢复时钟信号980的下降沿校准到72kbps数据流902中的比特中心。宽带宽恢复时钟信号980施加到反相器982上，以产生其上升沿与RX DAT A902的比特中心相校准的宽中心比特样值(WIDE-CBS)信号984。
总地说来，宽带宽环路快速地调整恢复时钟的相位，以跟踪RX DATA信号902中快速定时起伏，并确保最佳的中心比特取样，同时，通过对高稳定性的窄带宽恢复时钟限制其相位调整最大为±15/32比特来防止了比特滑移。
电路971为宽带宽环路提供复位控制，当实施控制时，它强制宽带宽环路以相同相位跟踪窄带环路。在窄带环路的训练期间，捕获完成信号924为“低”，在把捕获信号924施加到反相器977和或门979上时，可使增/减计数器970保持于复位状态。在训练时段之后，捕获完成信号924为“高”，以使宽带宽环路跟踪住输入数据跳变。相对于宽带宽恢复时钟而言，信号质量，由信号质量检测器973逐帧地作出评估，例如在共同转让的已公开的、Brown等人的题为“供最佳的音频静噪的信号质量检测方法和装置”的美国专利5,333,153中所述的那样，该专利在这里引用以作为参考。
当信号质量下降到低于预定阈值时，信号质量检测器973一个“高”信号，将它施加到与门975上。当施加到与门975上的复位掩蔽输入994是“高时，信号质量检测器973的输出便通过或门979而所达复位线983上。当复位线983起作用时，增/减计数器970被设定为16，使滞后计数器981清零。
滞后计数器981是一个帧计数器，它在最大值15时停止计数。滞后计数器981的计数值耦合到比较器987，与滞后值985相比较。当滞后计数器981的输出低于滞后值985时，比较器的输出994为“低”，将它施加到与门975上，掩蔽或阻断该信号质量检测器973的输出不致于连续地保持增/减计数器970处于复位状态。这个复位掩蔽一直保持到滞后计数器981增量高于由控制器962设定的滞后值985时为止。其结果是，当信号质量差的帧被检测时，宽带宽环路暂时地被强制与窄带宽环路同相位，并使得由滞后值985所确定的一个最小帧重新获得与输入数据相位校准。复位电路971与信号质量检测器973相结合来提供一种快速再校准机构，并防止宽带宽环路不致悬在一个相位偏移界限上。
根据通信装置的工作方式，窄带DPLL可以选为一阶的或二阶的。在一个典型的CT2通信系统中，通信协议标准包括有四种主脉冲串结构，称为MUX3、MUX2和MUX1进一步细分成MUX1.4和MUX1.2。MUX3主要用于从手机到基站的通信链路初始期(链路建立和重新建立)，MUX2主要用于从基站来的通信链路建立和链路初始期，MUX1脉冲串结构(MUX1.2和MUX1.4)主要用于来自便携单元和基站的话音/数据通信和信令信息。
在使用MUX2或MUX3结构时，要使用一阶窄带宽环路。在MUX2中，每一个脉冲串内具有可应用的同步信息，以使PLL的要求不苛刻，因为该同步信息提供了帧校准信息。在使用MUX1结构时，可以使用二阶窄带宽环路。因MUX1结构中不存在同步信息，故唯有输入数据跳变能够用于帧校准。在MUX1中，以嵌套式PLL一起操作能快速地跟踪定时起伏并减小比特滑移可能性。
虽然业已描述了嵌套式数字锁相环路的一种硬件型式，但对于本领域的技术人员来说，本发明并不局限于由硬件来实现。嵌套式数字锁相环路可以用例行程序的软件来实现，这种软件程序模拟所述的硬件的功能电路方框的功能。
据此，如本发明所述的，嵌套式数字锁相环路提供了用以一种用以跟踪射频信号中定时起伏以改善信号质量的方法和装置。该嵌套式数字锁相环路包括一个第一阶宽带DPLL，在操作上该第一阶宽节DPLL与一个窄带高稳定性的第二阶DPLL并行地相耦合。这种嵌套式配置将利用宽带宽环路的快速数据跟踪的优点与利用窄带宽DPLL的高稳定性空间传输时钟恢复的优点相结合。在一个延迟分散的环境内，如前面在背景技术中所述的，基带定时会偏移到±0.5比特而不发生明显的眼图闭合时，这种嵌套式DPLL电路能够高稳定性地恢复相位偏移的数据信号，同时降低了比特滑移的可能性。无线电发射机定时及其它的发射机的寄存器定时和接收机寄存器定时都是从第二阶DPLL恢复时钟中导得的。这就能对固定部分的发射返回路径提供一个稳定的时基，这在典型的宽带DPLL实施中可使TDD系统中的“往返”定时起伏量值减小一半，利用本发明所描述的嵌套式数字锁相环路达到的改善的信号质量，有助于维持同步和减少通信系统中通信中断的发生率。

Claims (10)

1.一种嵌套式数字锁相环路(DPLL)，其特征在于，包括：
一个输入端用以接收已恢复的数据信号；
一个振荡器电路，用以提供一个基准信号；
一个窄带DPLL，耦合在该输入端和振荡器上，用以产生一个与基准信号相位有关的第一个恢复的时钟信号，以使该第一个恢复的时钟信号初始锁定到恢复数据信号的相位上；
一个宽带DPLL电路，耦合到窄带DPLL上，用以产生一个与第一恢复时钟信号相位有关的第二个恢复时钟信号；
一个逻辑电路，它具有耦合到窄带DPLL上的第一输入端，耦合到宽带DPLL上的第二输入端、以及一个输出端；该逻辑电路选定第一和第二恢复的时钟信号中的一个，在窄带DPLL锁定之前它选择第一恢复的时钟信号，在窄带DPLL一旦锁定时便选择第二恢复的时钟信号，该逻辑电路向其输出端提供选定的恢复时钟信号；
一个逻辑门，耦合到所述输入端上，用以接收恢复数据信号，它具有一个耦合在所述逻辑电路输出端上的时钟输入端，用以响应选定的恢复时钟信号，为恢复数据信号定时钟。
2.根据权利要求1所述的嵌套式DPLL，其特征在于，还包括一个信号质量检测器，耦合在所述输入端上，用以在恢复数据信号的信号质量下降到一个预定的阈值之下时，使第二恢复时钟信号的相位重新校准到第一恢复时钟信号的相位上。
3.根据权利要求1所述的嵌套式DPLL，其特征在于，窄带DPLL包括有一鉴相器；一个窄带累加器；以及一个相位调整器，用以根据输入的已恢复数据的相位来确定相对于基准信号的所需相移。
4.根据权利要求3所述的嵌套式DPLL，其特征在于，宽带DPLL包括一个鉴相器；一个宽带累加器；以及一个相位调整器，用以根据输入的已恢复数据的相位来确定相对于第一恢复的时钟的所需相移。
5.根据权利要求4所述的嵌套式DPLL，其特征在于，窄带DPLL鉴相器检测与第一恢复时钟信号有关的在恢复数据信号中的超前和滞后跳变。
6.根据权利要求5所述的嵌套式DPLL，其特征在于，窄带累加器累加恢复数据信号的超前和滞后跳变的数目，当超前和滞后跳变的数目超过第一预定阈值时，窄带累加器提供一个窄带DPLL调整值；窄带DPLL相位调整器接收基准信号，并按照窄带累加器指明的窄带DPLL调整值使基准信号相位偏移，以提供第一恢复的时钟信号。
7.根据权利要求6所述的嵌套式DPLL，其特征在于，宽带DPLL鉴相器检测与第二恢复的时钟信号有关的在恢复的数据信号中的超前和滞后跳变。
8.根据权利要求7所述的嵌套式DPLL，其特征在于，宽带DPLL累加器累加恢复数据信号的超前和滞后跳变的数目，当超前和滞后跳变的数目超过第二预定阈值时，宽带累加器提供一个宽带DPLL调整值；宽带DPLL相位调整器接收第一恢复时钟信号，并按照宽带累加器指明的宽带DPLL调整值使第一恢复时钟信号相位偏移，以提供出第二恢复时钟信号。
9.根据权利要求4所述的嵌套式DPLL，其特征在于，第一恢复时钟信号与第二恢复时钟信号之间的最大相位偏移为15/32比特。
10.一种利用一个窄带数字锁相环路(DPLL)和一个宽带数字锁相环路(DPLL)对恢复数据进行中心比特取样的方法，其特征在于，该方法包括以下步骤：
接收已恢复数据；
从窄带DPLL电路中产生一个第一恢复时钟信号；
利用第一恢复时钟信号，对恢复数据信号进行中心比特取样；
锁定窄带DPLL电路；
从宽带DPLL产生一个第二恢复时钟信号；
使第二恢复时钟信号在相位上与第一恢复时钟信号相位相关，直到一个预定的最大相移值；
响应于窄带DPLL的锁定，利用第二恢复时钟信号，对恢复数据信号进行中心比特取样。
CN95117285A 1994-09-29 1995-09-28 嵌套式数字锁相环路 Expired - Fee Related CN1050477C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US314830 1994-09-29
US08/314,830 US5463351A (en) 1994-09-29 1994-09-29 Nested digital phase lock loop
US314,830 1994-09-29

Publications (2)

Publication Number Publication Date
CN1129374A CN1129374A (zh) 1996-08-21
CN1050477C true CN1050477C (zh) 2000-03-15

Family

ID=23221637

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95117285A Expired - Fee Related CN1050477C (zh) 1994-09-29 1995-09-28 嵌套式数字锁相环路

Country Status (8)

Country Link
US (1) US5463351A (zh)
JP (1) JPH08237118A (zh)
KR (1) KR0173016B1 (zh)
CN (1) CN1050477C (zh)
CA (1) CA2158113C (zh)
FI (1) FI954624A (zh)
FR (1) FR2725332B1 (zh)
GB (1) GB2293706B (zh)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69434015D1 (de) * 1993-02-26 2004-10-28 Toshiba Kawasaki Kk Raumdiversityempfänger für ein digitales Kommunikationssystem
EP0629067B1 (en) * 1993-06-11 2003-01-22 STMicroelectronics Limited 4B6B Coding
DE4336239A1 (de) * 1993-10-23 1995-04-27 Sel Alcatel Ag Schaltungsanordnung für einen Taktgenerator
US5748763A (en) * 1993-11-18 1998-05-05 Digimarc Corporation Image steganography system featuring perceptually adaptive and globally scalable signal embedding
US5834980A (en) * 1994-01-03 1998-11-10 Lucent Technologies Inc. Method and apparatus for supplying synchronization signals securing as clock signals with defined phase relationships
US6560349B1 (en) 1994-10-21 2003-05-06 Digimarc Corporation Audio monitoring using steganographic information
JP2964912B2 (ja) * 1995-04-28 1999-10-18 日本電気株式会社 デジタルｐｌｌ
JPH08316805A (ja) * 1995-05-16 1996-11-29 Nec Corp 周波数差検出回路
US5717730A (en) * 1995-12-22 1998-02-10 Microtune, Inc. Multiple monolithic phase locked loops
US5802450A (en) * 1996-04-19 1998-09-01 Ericsson Inc. Transmit sequencing
US5754598A (en) * 1996-05-23 1998-05-19 Motorola, Inc. Method and apparatus for controlling a phase lock loop
US5991632A (en) * 1997-04-04 1999-11-23 Casio Phonemate, Inc. Cordless telephone and method of synchronization for secure, high-speed, high-volume data transfer
US6259709B1 (en) * 1997-05-02 2001-07-10 Legerity, Inc. Training preamble added to CT2 muxes in a CT2 wireless telecommunications system
US5963606A (en) * 1997-06-27 1999-10-05 Sun Microsystems, Inc. Phase error cancellation method and apparatus for high performance data recovery
US6058151A (en) * 1997-08-19 2000-05-02 Realtek Semiconductor Corp. Digital phase shift phase-locked loop for data and clock recovery
SE510713C2 (sv) * 1997-10-10 1999-06-14 Ericsson Telefon Ab L M Faslåsningskrets samt metod för reglering av spänningsstyrd oscillator
US6600793B1 (en) * 1998-09-30 2003-07-29 Agere Systems Inc. Minimal overhead early late timing recovery
US6963884B1 (en) * 1999-03-10 2005-11-08 Digimarc Corporation Recoverable digital content degradation: method and apparatus
US6775344B1 (en) * 1999-04-02 2004-08-10 Storage Technology Corporation Dropout resistant phase-locked loop
JP4077979B2 (ja) * 1999-05-27 2008-04-23 株式会社日立製作所 半導体集積回路装置
KR100604783B1 (ko) * 1999-09-08 2006-07-26 삼성전자주식회사 지연동기루프 모드를 갖는 위상동기루프 회로
JP2001094417A (ja) 1999-09-24 2001-04-06 Toshiba Microelectronics Corp デジタル方式ｐｌｌ回路
US6587694B1 (en) 1999-09-24 2003-07-01 Agere Systems Inc. Clock synchronization between wireless devices during cradled time
DE19948370A1 (de) * 1999-10-06 2001-06-21 Infineon Technologies Ag Einrichtung und Verfahren zur Verarbeitung eines digitalen Datensignals in einem CDMA-Funksender
US7027525B2 (en) * 1999-12-07 2006-04-11 Josef Dirr Digital transmission method for bandwidth and bit rate flexibility
US6606360B1 (en) * 1999-12-30 2003-08-12 Intel Corporation Method and apparatus for receiving data
GB2363268B (en) * 2000-06-08 2004-04-14 Mitel Corp Timing circuit with dual phase locked loops
US6937685B2 (en) * 2000-11-13 2005-08-30 Primarion, Inc. Apparatus and method for counting high-speed early/late pulses from a high speed phase detector using a pulse accumulator
US7010077B1 (en) * 2000-11-20 2006-03-07 Agere Systems Inc. Gated clock recovery circuit
US6798857B2 (en) * 2000-12-01 2004-09-28 Exar Corporation Clock recovery circuit
US6538516B2 (en) * 2001-05-17 2003-03-25 Fairchild Semiconductor Corporation System and method for synchronizing multiple phase-lock loops or other synchronizable oscillators without using a master clock signal
US6920622B1 (en) * 2002-02-28 2005-07-19 Silicon Laboratories Inc. Method and apparatus for adjusting the phase of an output of a phase-locked loop
US7469026B2 (en) * 2002-03-07 2008-12-23 The Aerospace Corporation Random walk filter timing recovery loop
US7278080B2 (en) 2003-03-20 2007-10-02 Arm Limited Error detection and recovery within processing stages of an integrated circuit
US8185812B2 (en) * 2003-03-20 2012-05-22 Arm Limited Single event upset error detection within an integrated circuit
WO2004084070A1 (en) * 2003-03-20 2004-09-30 Arm Limited Systematic and random error detection and recovery within processing stages of an integrated circuit
US8650470B2 (en) 2003-03-20 2014-02-11 Arm Limited Error recovery within integrated circuit
KR100504895B1 (ko) * 2003-05-21 2005-07-29 엘지전자 주식회사 업라이트형 진공청소기의 마루바닥 보호장치
US7369578B2 (en) * 2003-07-01 2008-05-06 Nortel Networks Limited Digital processing of SONET pointers
US20060140320A1 (en) * 2004-12-23 2006-06-29 Jensen Richard S Mechanism to adjust a clock signal based on embedded clock information
US7817767B2 (en) * 2004-12-23 2010-10-19 Rambus Inc. Processor-controlled clock-data recovery
US7681063B2 (en) * 2005-03-30 2010-03-16 Infineon Technologies Ag Clock data recovery circuit with circuit loop disablement
US7751274B2 (en) * 2006-09-05 2010-07-06 Intel Corporation Extended synchronized clock
KR100721335B1 (ko) 2006-12-13 2007-05-25 (주)이노스 Ｔｄｄ 시스템에 사용되는 동기추출회로 및 동기신호를추출하는 방법
US7925156B2 (en) * 2007-01-16 2011-04-12 Broadlight, Ltd. Apparatus and method for measuring the quality of burst signals and performing optical line diagnostics
US8504865B2 (en) * 2007-04-20 2013-08-06 Easic Corporation Dynamic phase alignment
US8171386B2 (en) * 2008-03-27 2012-05-01 Arm Limited Single event upset error detection within sequential storage circuitry of an integrated circuit
US8161367B2 (en) * 2008-10-07 2012-04-17 Arm Limited Correction of single event upset error within sequential storage circuitry of an integrated circuit
JP4924630B2 (ja) * 2009-02-06 2012-04-25 富士通株式会社 クロック生成回路
US8238479B2 (en) * 2009-03-13 2012-08-07 Advanced Micro Devices, Inc. Synchronization and acquisition for mobile television reception
US8493120B2 (en) 2011-03-10 2013-07-23 Arm Limited Storage circuitry and method with increased resilience to single event upsets
US8687738B1 (en) * 2011-04-01 2014-04-01 Altera Corporation Circuits and methods using a majority vote
US9036755B2 (en) * 2012-09-28 2015-05-19 Liming Xiu Circuits and methods for time-average frequency based clock data recovery
US8958513B1 (en) * 2013-03-15 2015-02-17 Xilinx, Inc. Clock and data recovery with infinite pull-in range
CN103269220A (zh) * 2013-05-30 2013-08-28 上海坤锐电子科技有限公司 基于数字琐相环的nfc有源负载调制的时钟恢复电路
CN105207673B (zh) * 2015-10-26 2018-02-06 成都辰来科技有限公司 一种用于fpga芯片的高精度同步模块
CN111130617B (zh) * 2019-12-10 2021-10-08 南京六九零二科技有限公司 一种双环结构的载波跟踪方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4019153A (en) * 1974-10-07 1977-04-19 The Charles Stark Draper Laboratory, Inc. Digital phase-locked loop filter
US4574243A (en) * 1984-01-03 1986-03-04 Motorola, Inc. Multiple frequency digital phase locked loop
US5055802A (en) * 1990-04-30 1991-10-08 Motorola, Inc. Multiaccumulator sigma-delta fractional-n synthesis

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983498A (en) * 1975-11-13 1976-09-28 Motorola, Inc. Digital phase lock loop
US4780844A (en) * 1986-07-18 1988-10-25 Commodore-Amiga, Inc. Data input circuit with digital phase locked loop
US5095498A (en) * 1989-02-06 1992-03-10 Motorola, Inc. Bit synchronizer
US5097489A (en) * 1989-05-19 1992-03-17 Tucci Patrick A Method for incorporating window strobe in a data synchronizer
FR2651937B1 (fr) * 1989-09-14 1994-04-08 Alcatel Espace Transpondeur de mise a poste d'un satellite.
JP2512586B2 (ja) * 1990-03-08 1996-07-03 富士通株式会社 フレ―ム同期依存型ビット同期抽出回路
US5093632A (en) * 1990-08-31 1992-03-03 Motorola, Inc. Latched accumulator fractional n synthesis with residual error reduction
US5182761A (en) * 1991-01-31 1993-01-26 Motorola, Inc. Data transmission system receiver having phase-independent bandwidth control
US5271040A (en) * 1991-12-20 1993-12-14 Vlsi Technology, Inc. Phase detector circuit
US5333153A (en) * 1992-01-21 1994-07-26 Motorola, Inc. Signal quality detection method and apparatus for optimum audio muting

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4019153A (en) * 1974-10-07 1977-04-19 The Charles Stark Draper Laboratory, Inc. Digital phase-locked loop filter
US4574243A (en) * 1984-01-03 1986-03-04 Motorola, Inc. Multiple frequency digital phase locked loop
US5055802A (en) * 1990-04-30 1991-10-08 Motorola, Inc. Multiaccumulator sigma-delta fractional-n synthesis

Also Published As

Publication number Publication date
FI954624A0 (fi) 1995-09-29
GB2293706A (en) 1996-04-03
CN1129374A (zh) 1996-08-21
FR2725332A1 (fr) 1996-04-05
JPH08237118A (ja) 1996-09-13
KR0173016B1 (ko) 1999-03-30
GB9519215D0 (en) 1995-11-22
CA2158113A1 (en) 1996-03-30
US5463351A (en) 1995-10-31
GB2293706B (en) 1999-05-12
KR960012812A (ko) 1996-04-20
FI954624A (fi) 1996-03-30
FR2725332B1 (fr) 1999-10-08
CA2158113C (en) 1999-08-17

Similar Documents

Publication Publication Date Title
CN1050477C (zh) 嵌套式数字锁相环路
US6002709A (en) Verification of PN synchronization in a direct-sequence spread-spectrum digital communications system
US7394870B2 (en) Low complexity synchronization for wireless transmission
US6256337B1 (en) Rapid acquisition of PN synchronization in a direct-sequence spread-spectrum digital communications system
US5408504A (en) Symbol and frame synchronization in a TDMA system
US6275519B1 (en) Frame synchronization in a digital communications system
US6263013B1 (en) Fast tracking of PN synchronization in a direct-sequence spread-spectrum digital communications system
CN1516919A (zh) 锁相环周期滑移检测
US5436937A (en) Multi-mode digital phase lock loop
JPH06508496A (ja) クロック信号を同期させる装置および方法
CZ256493A3 (en) Method for phase adjustment within a circuit of clock regeneration and apparatus for making the same
JPH07250053A (ja) 周期的同期パルスの発生装置およびその発生方法
EP0731579A2 (en) Method and apparatus for controlling a digital phase lock loop within a cordless telephone
US6721372B1 (en) Intelligent software controlled correction of frequency tracking for a local oscillator of a receiver of a wireless device
EP1104113A2 (en) Clock and data recovery circuit for optical receiver
US5598446A (en) Clock extraction of a clock signal using rising and falling edges of a received transmission signal
JP2000509571A (ja) 隣接チャネル干渉保護付き自動周波数制御
US5841823A (en) Method and apparatus for extracting a clock signal from a received signal
EP1478119B1 (en) Method of recovering clock signal using user clock code in TDM digital video signal and transmitting/receiving apparatus user for the method
CN100571120C (zh) 一种数字通信中的帧同步方法
JPH09275364A (ja) スペクトラム拡散通信用同期装置
US20080201598A1 (en) Device and Method For Preventing Lost Synchronization
US6256335B1 (en) Slow tracking of PN synchronization in a direct-sequence spread-spectrum digital communications system
JP4682719B2 (ja) 無線通信システム、および、無線通信システムの通信周波数の調整方法
JPH0440029A (ja) シンボルタイミング再生回路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee