KR0173016B1 - 중첩형 디지탈 위상 동기 루프 회로 및 센터 비트 샘플링 방법 - Google Patents

중첩형 디지탈 위상 동기 루프 회로 및 센터 비트 샘플링 방법 Download PDF

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Abstract

중첩형 디지탈 위상 동기 루프(DPLL) 회로는 입력 복구 데이타(406)에 센터 비트 샘플링을 제공한다. 중첩형 DPLL 회로(400)에는 제1(410) 및 제2(428) 복구 클럭 신호를 각각 발생하는 협대역폭 DPLL(402) 및 광대역폭 DPLL(404)를 포함한다. 초기에, 제1 복구 클럭 신호(410)은 협대역 DPLL(402)가 안정화될때까지, 복구 데이타(406)에서 클럭하는데 사용된다. 협대역 DPLL(402)가 안정화되면, 광대역 DPLL(404)에 의해 발생된 제2 복구 클럭 신호(428)은 멀티플렉서(424)에 의해 전환된다. 만약 어떠한 이유 때문에, 센터 비트 샘플 데이타가 변조되었으면, 협대역 루프의 위상과 매치시키기 위해 제2 복구 클럭 신호(428)의 위상 시프트를 제로가 되도록 광대역 루프(404)에서 리셋이 발생한다. 따라서, 리셋이 발생하면, 광대역 루프는 협대역 루프와 동일한 클럭 후기로 추적된다.

Description

중첩형 디지탈 위상 동기 루프 회로 및 센터 비트 샘플링 방법
제1도는 종래 기술의 광대역 디지탈 위상 동기 루프의 뮤트 상태를 도시한 그래프.
제2도는 종래 기술의 협대역 디지탈 위상 동기 루프의 뮤트 상태를 도시한 그래프.
제3도는 본 발명에 따른 무선 전화기 핸드세트의 블럭도.
제4도는 본 발명에 따른 중첩형 디지탈 위상 동기 루프 회로의 전기적 블럭도.
제5도는 종래 기술의 위상 동기 루프로부터 타이밍 및 데이타 신호를 비교하는 종래 기술의 타이밍도.
제6도는 본 발명에 따른 중첩형 디지탈 위상 동기 루프 회로로부터 타이밍 및 데이타 신호를 비교하는 타이밍도.
제7도는 본 발명에 다른 중첩형 디지탈 위상 동기 루프 회로를 이용한 뮤트상태의 한 예를 도시한 그래프.
제8도는 본 발명에 따른 플로우 챠트.
제9도는 본 발명에 따른 중첩형 디지탈 위상 동기 루프 회로의 상세 블럭도.
* 도면의 주요부분에 대한 부호의 설명
300 : 무선 전화기 핸드세트 304 : 수신기
306 : 오디오 308 : 송신기
310 : 마이크로폰 312 : 안테나 스위치
316 : TDD 회로 318 : 수신 안테나
322,324 : 레지스터 326 : 증폭기
328 : 스피커
본 발명은 일반적으로 통신 장치에 관한 것으로, 특히 디지탈 위상 동기 루프에 관한 것이다.
제2세대 무선 전화기(CT2) 시스템과 같은 디지탈 통신 시스템에서 통신중에 동기(synchronization)의 상실은 시스템 사용자에게 원치 않는 문제점들을 발생시킨다. 동기의 상실은 잘 알려진 통신 현상 뿐만 아니라, 선택적 다경로 페이딩(multi-path fading), 평면 페이딩, 약한 신호들에 의해 야기될 수 있다.
통신 채널상의 선택적 다경로 페이딩의 결과로서 생긴 복구된 기저대 데이타의 급속한 타이밍 변동은 논문 등에서 공지되어 있다. CT2 시스템에서, 타이밍 유도 오차는 디지탈 위상 동기 루프(DPLL) 회로에 의해 어느 정도 제어될 수 있다. 그러나, 선택적 다경로 페이딩 환경에서, 기저대 타이밍은 실질적인 아이 클로저[(eye closure)신호 품질의 저하]없이 +/-0.5 비트 이상만큼 시프트할 수 있다. 이것은 동기 상실을 일으키는 비트 편차(bit slippage)의 가능성을 발생시킨다.
통상 독립형 광대역 제1차 DPLL이 선택적 다경로 페이딩 환경에서 사용되면, 순간 수신 기저대 타이밍은 시간 변동 채널 상태의 결과로서 절대 기준에 대하여 변동될 수 있다. 이 현상은 수신 기저대 데이타 타이밍(102)에 대하여 광대역폭 복구 클럭(106)의 순간 복구 타이밍이 기준(104)과 비교된 경우가 제1도의 그래프에 도시되어 있다. 제1차 광대역 DPLL 복구 타이밍(106)은 순간 기저대 타이밍(102)을 추적할 수 있으므로, 뮤팅을 위한 선정된 허용 오차(108)내에서 수신 데이타 트랜지션을 추적한다. 그러나, 점(110)에서 위상 허용 오차(108)을 초과하는 순간 수신 기저대 타이밍(102)의 갑작스러운 변동은 제1차 광대역 DPLL이 인접 비트로 추적하게(track over)하여 동기 상실을 발생시킨다.
CT2 시스템에서, 이것은 시스템이 재동기화하는 동안 음성 통신에서 오랜 인터럽션을 발생시킨다.
선택적으로 다경로 페이딩 환경에서 통상 독립형 협대역 제2차 DPLL이 사용되면, 제2차 협대역 DPLL은 고정부(마스터)와 휴대부(슬레이브)내의 기준 타이머들간의 주파수 오프셋을 독립적으로 보상하여, 복구 타이밍이 매우 좁은 루프 대역폭을 가지고 추적하게 한다. 이 동작 모드는 제1차 광대역 루프(비트 편차에 기인한 동기 상실)에 생기는 문제점들을 해결하지만, 수신 기저대 타이밍 변동의 추적 가능성은 매우 제한된다. 이 현상은 수신 기저대 데이타 타이밍(202)에 대하여 협대역폭 복구 클럭(206)의 순간 복구 타이밍이 기준(204)과 비교된 제2도의 그래프에 도시되어 있다. 순간 수신 기저대 타이밍(202)은 점(201)에서 위상 허용 오차(208)를 초과하여 제2차 협대역 DPLL과 수신 기저대 타이밍 사이의 오차로부터 발생하는 다중 단기 뮤트(multiple short mute)를 발생시킬 수 있다.
따라서, 개선된 DPLL 장치 및 동기를 유지하고 다경로 페이딩, 약한 신호, 간섭 및 평면 페이딩과 같은 문제점들의 영향을 받는 시스템에서 뮤트의 발생을 감소시키는 방법이 필요하다.
제3도를 참조하면, 본 발명에 따라 본원에서 기술될 중첩형(nested) 디지탈 위상 동기 루프(DPLL) 회로(302)를 포함하는 무선 전화기 핸드세트(300)의 간략한 블럭도가 도시되어 있다. 핸드세트(300)는 양호하게는, 수신기(304), 오디오부(306) 및 마이크로폰(310)에서 수신된 음성을 포함한 신호들을 송신하는 송신기부(308)를 포함한다. 전체 CT2 시스템 통신 프로토콜의 많은 이해를 위해, 유럽 원거리 통신 표준 연구소(European Telecommunications Standards Institute)에 의해 공개되어 본원에서 참조로서 구현된 1994년 1월 31일 Common Air Interface Specification to be used for the inter working between cordless telephone apparatus in the frequency band 864.1㎒ to 868.1㎒라고 표제된 공개 공보가 참조된다. CAI는 보호 타임 세그먼트(guard time segment)에 의해 분할된 1 밀리초 교대형 송수신 프레임을 갖는 시분할 멀티플렉스형 프로토콜을 설정한다. 한 멀티플레서형 구조에서, 각 송수신 세그먼트는 B 채널(64비트) 및 B 채널 이전 및 이후에 1 또는 2비트를 포함하는 D 채널을 포함한다.
안테나 스위치(312)는 설정된 프로토콜에 따라, 안테나(314)로 송신기부(308) 및 수신기(304)를 교대로 전환한다. 시분할 멀티플렉서(TDD;316)는 디지탈 신호들의 시분할 멀티플렉싱 및 송/수신 프레밍을 제공하기 위해 수신기 전단부(304), 송신기부(308) 및 오디오부(306)에 결합되어 있다. 오디오부(306)는 마이크로폰(310) 및 수신기 전단부(304)로부터 오디오를 제어하는데 사용된다. 수신된 오디오는 증폭기(326)에서 증폭되어 스피커(328)로 전송된다.
중첩형 디지탈 위상 동기 루프 회로(302)는 TDD 회로(316)의 일부로서 포함되어, 복구 데이타 상의 선택적 다경로 페이딩의 영향을 감소시키는 데이타 추적(tracking) 시스템을 제공할 수 있다. 수신 데이타(318)는 송신 데이타(320)가 TDD(316)로부터 송신기부(308)로 전송되는 동안 TDD(316)로 전송된다. 또한, TDD 회로(316)의 일부는 D 및 B 채널 데이타를 순간적으로 저장하는 레지스터(322) 및 레지스터(324)이다. 레지스터(324)가 송신부에 대한 데이타를 저장하는 동안, 레지스터(322)는 수신부에 대한 데이타를 저장한다. 라인(327)은 송신 데이타를 동기화하기 위해 중첩형 DPLL 회로(302)로부터의 복구 클럭 신호를 송신 데이타 레지스터(324)에 제공한다.
제4도를 참조하면, 본 발명에 다른 중첩형 디지탈 위상 동기 루프 회로(400)의 간략한 블럭도가 도시되어 있다. 중첩형 DPLL(400)에는 협대역폭 DPLL(402) 및 광대역폭 DPLL(404)가 포함되어 있다.
간단히 중첩형 위상 동기 루프 회로(400)를 형성하는 2개의 위상 동기 루프(402,404)는 동작적으로 병렬로 결합되어 있다. 중첩형 디지탈 위상 동기 루프 회로(400)는 트랜지션을 검출하여 복구 클럭 신호(410;이후에 기술됨)와 비교될 때, 복구 데이타 트랜지션(406)내의 위상 오차를 나타내는 초기/후기 트랜지션(early/late transition)들을 누산하는 협대역폭 PLL(제2차 또는 제1차)을 포함한다. 초기 및 후기 트랜지션은 누산되고 업/다운 카운터(414)에서 카운트되어, 임계치와 비교된다. 충분히 많은 수의 오차(초기/후기 트랜지션)가 누산되었으면, 클럭(420), 양호하게는, 디지탈 기준 클럭으로부터 발생된 기준 신호(422)의 위상으로 순간 조정이 이루어진다. 따라서, 협대역폭 복구 클럭 신호(410)이 생성되어, 광대역 루프라고도 불리는 광대역 DPLL 회로(404)에 대한 마스터 클럭 신호로서 사용된다.
광대역 루프(404)에서 유사한 트랜지션 검출 및 오차 누산이 발생된다. 광대역 루프가 빠른 데이타 추적을 제공하고 누산된 오차 발생 수에 따라 신속하게 위상 조정할 수 있도록, 최대량의 위상 시프트는 양호하게는, 1/2비트 이하가 허용된다. 광대역 루프(404)에 대한 타이밍은 시프트되어, 협대역 루프(402)의 타이밍보다 더 신속히 조정될 수 있다. 이것의 이점은 광대역 루프(404)가 협대역 루프(402)에 종속되기(로크) 때문에, 광대역 루프(404)는 비트 편차의 문제점없이 때때로 조정될 수 있다는 것이다. 중첩형 PLL 회로(400)는 채널 상의 지연 확산(delay spread)에 의해 기인된 복구 데이타(406)내의 급변동들의 조정을 가능케 한다.
중첩형 디지탈 위상 동기 루프 회로(400)를 더 상세히 기술하면, 복구 데이타(406)는 협대역 및 광대역 DPLL(402,404)에서, 양호하게는, 초당 72kbit(kbps)의 비율로 수신된다. 협대역 DPLL(402)은 위상 검출기(408)에서 양호하게는, 2진 형태로 데이타를 수신하여 협대역폭 복구 클럭 신호(410)에 대하여 입력 신호의 위상을 판정한다. 그 후에, 위상 검출기(408)은 입력 신호(406)의 위상 비교의 결과에 기초하여, 입력 트랜지션의 초기/후기 상태(412)를 식별하는 신호를 발생한다. 그 후에, 이 초기/후기 트랜지션 신호(412)는 초기 또는 후기 트랜지션들의 수를 누산하여 이 수를 선정된 임계치와 비교하는 협대역 루프(414)에 전송된다. 이 초기/후기 누산기는 양호하게는, 업/다운 카운터로 구현되며, 각각의 초기 트랜지션은 카운터가 1개의 카운트를 합산(count up)하게 하며, 각각의 후기 트랜지션은 카운터가 1개의 카운트를 감산하게 한다. 초기 또는 후기 트랜지션의 진폭이 선정된 임계치에 도달되면, 위상 조정 회로(418)를 인에이블하기 위해 선정된 조정 인에이블이 발생된다. 광대역폭 필터(432)와 비교하여 협대역폭 필터(414)의 구별되는 특징은 협대역 필터의 선정된 임게치와 크기의 순서로 되어 있거나 광대역 필터의 선정된 임계치 이상이라는 것이다.
디지탈 전압 제어 발진기(VCO;420)은 위상 조정 회로(418)에 결합되어 인에이블되는 상기 위상 조정 회로에 응답하여 위상 조정 회로(418)에 의해 양호하게는, 1/32비트만큼 조정된 위상을 얻는 기준 클럭 신호(422)를 발생한다. 그 후에, 위상 조정 회로(418)는 협대역폭 복구 클럭 신호(410)로서 위상 조정 신호를 제공한다. 협대역폭 복구 클럭 신호(410)는 복구 데이타 입력 신호(406)에 대한 기준으로서 사용되는 위상 검출기(408)로 복귀된다. 또한 협대역폭 복구 클럭 신호(410)는 선택 사항으로서, 이 경우에는 2:1 멀티플렉서인 멀티플렉서(424)로 전송된다. 멀티플렉서(424)는 초기화동안 협대역 루프가 안정화(예를 들어, 로크됨)될 때까지 협대역 루프(402)를 선택할 것이다.
광대역 루프 DPLL 회로(404)를 참조하면, 광대역폭 복구 클럭 신호(428; 이후에 기술될 것임)에 대하여 수신 신호의 위상을 판정하는 위상 검출기(426)에서 복구 데이타 신호(406)이 수신된다. 그 후에, 위상 검출기(426)는 입력신호(406)의 위상에 따른 초기/후기 신호들(430)을 발생한다. 초기/후기 트랜지션 신호(430)는 초기/후기 트랜지션의 수를 누산하여 그 수와 선정된 임계치와 비교하는 광대역폭 필터(누산기;432)로 전송된다. 이 초기/후기 누산기는 양호하게는, 업/다운 카운터로 구현되며, 각각의 초기 트랜지션은 카운터가 1개의 카운트를 합계하게 하며, 각각의 후기 트랜지션은 카운터가 1개의 카운트를 감산하게 한다. 광대역폭 필터(432)는 트랜지션들의 수와 선정된 임계치와 비교하여, 선정된 수의 초기 또는 후기 트랜지션이 누산되면, 위상 시프트 회로(436)에서 위상 시프트 값을 증가시킬지 또는 감소시킬지를 나타내는 조정 출력(434)을 제공한다.
협대역폭 DPLL(402)에 의해 발생된 협대역폭 복구 클럭 신호(410)는 또한 광대역폭 DPLL 위상 시프트 회로(436)로 전송된다. 위상 시프트 회로(436)가 조정 출력(434)에 의해 인에이블되면, 협대역폭 복구 클럭 신호(410)는 선정된 양만큼 시프트된다. 최대 허용 가능 위상 시프트는 양호하게는, 15/32비트로 설정되며, 최초 개시시에 및 열악한 신호 품질이 신호 품질 검출기(444)에 의해 검출될 때 위상 시프트가 0으로 리셋된다. 위상 시프트된 출력은 광대역폭 복구 클럭 신호(428)로서 위상 검출기(426)으로 복귀되어, 멀티플렉서(424)의 나머지 입력으로 또한 전송된다.
양호한 실시예에 있어서, 조정 인에이블(434)는 누산기를 리셋시키고, 인에이블 값, 및 15/32 비트까지 어느 한쪽 방향으로 1/16 비트만큼의 조정을 제어하는 증분 표시기로서 동작한다. 또한 조정 인에이블은 누산된 트랜지션들이 초기인지 또는 후기인지의 여부에 따라 시프트 방향을 나타낸다. 그후에, 광대역 위상 시프트된 복구 클럭 신호(428)는 위상 검출기(426)에서 입력 복구 데이타와 비교된다.
상술된 바와 같이, 멀티플렉서(424)는 초기에 선택하고, 로크될 때까지 협대역 루프(402)를 계속해서 선택한다. 협대역 루프(402)가 안정화(예를 들어, 로크됨)되면, 광대역 루프(404)가 멀티플렉서(424)에 의해 선택된다. 협대역폭 복구 클럭 신호(410) 또는 광대역폭 복구 클럭 신호(428)중 선택된 신호는 논리 게이트, 양호하게는, 플립 플롭(438)으로 전송된다. 논리 게이트(438)는 선택된 (협대역폭 또는 광대역폭) 복구 클럭을 사용하여 복구 데이타 신호(406)에서 클럭(clock)하여 센터 비트(center bit) 샘플 데이타 신호(440)로서 출력을 발생한다. 따라서, 동작적으로 병렬로 결합된 2개의 위상 동기 루프(402,404)의 타이밍 트랜지션은 제2 위상 조정 신호(428)에 대해 기준으로서 또는 마스터로서 동작하여 하나의 위상 조정 신호(410)로 위상 조정된다. 로크 기간(locking period)동안, 협대역 루프(402)는 디지탈 VCO(420)과 입력 데이타간에 주파수 불균형을 정정하기 위해 트레이닝 사이클(training cycle)을 실행하며, 협대역폭 동작 이전에 양호한 실시예에서 필요하다. 디지탈 VCO와 복구 데이타간에 허용 오차가 충분히 작은 다른 응용들에서, 최초 로크 주기는 필요없을 수도 있고, 광대역 복구 클럭(428)은 플립 플롭(438)으로 직접 전달될 수도 있다는 것을 주목해야 한다.
다시 제3도를 참조하면, 송수신 레지스터 타이밍의 나머지 뿐만 아니라, 송신기 타이밍은 본 발명에 의해 기술된 바와 같은 중첩형 디지탈 위상 동기 루프 회로의 협대역 복구 클럭으로부터 구동된다. 이것은 고정(무선)부에 송신 복귀 경로에 대한 안정한 타임 베이스(timebase)를 제공하며, 통상 광대역 DPLL 구현시 대략 계수 2만큼 TDD 시스템에서 라운드 트립(round trip) 타이밍 변동을 감소시킨다.
첨부된 도면 제5도 및 제6도는 종래 기술의 (광대역 또는 협대역) DPLL과 관련된 센터 비트 샘플링과 본 발명에 의해 기술된 중첩형 디지탈 위상 동기 루프 회로와 관련된 센터 비트 샘플링을 비교한다. 제5도를 참조하면, 양호하게는, 72㎑로 설정된 복구 클럭(502), 복구 데이타(504) 및 센터 비트 샘플 데이타(506)를 보여주는 종래 기술의 타이밍도가 도시되어 있다. 복구 데이타 속도(504)는 양호하게 72kbits(36㎑)로 설정된다. 무선 채널로부터 기인된 중요한 지터(jitter)를 포함할 수도 있는 복구 데이타 트랜지션은 복구 클럭 신호(502)의 하강 에지와 위상 비교된다. 트랜지션은 클럭 신호(502)의 하강 에지에 대해 초기 또는 후기가 되는지를 판정한다. 이 경우에, 복구 데이타 신호(504)의 비트 0은 복구 클럭(502)의 하강 에지(503) 이후에 제1 상승 트랜지션을 가지기 때문에, 최근 윈도우에서 발생된다.
복구 데이타 신호(504;비트 0)의 다음 트랜지션은 복구 클럭(502)의 다음 하강 에지 이전에 발생하므로, 초기 트랜지션이 고려된다. 복구 데이타(504)의 비트 1의 종료에서 발생하는 다음 트랜지션은 위상이 복구 클럭 신호(502)의 비트 1의 종료에서 발생하는 다음 트랜지션은 위사이 복구 클럭 신호(502)의 하강 에지와 비교될 때 초기로 간주된다. 트랜지션이 발생하면, 위상 검출기는 입력 트랜지션이 어느 윈도우(초기 또는 후기)에 속하는지에 속하는지에 따라 고출력 또는 저출력 신호를 방생한다. 그 후에, 통상 위상 검출기 출력 신호는 상술된 바와 같이, 필터/누산기에 결합된다.
다음 복구 데이타(504)는 센터 비트 샘플 데이타(506)인 결과로서 복구 클럭(502)의 상승 에지에 대하여 센터 비트 샘플된다. 예를 들어, 클럭(502)의 상승 에지는 복구 데이타(504)의 비트 0의 센터로 정렬된다. 최종 센터 비트 샘플 데이타 신호(506)상의 트랜지션은 복구 클럭(502)의 상승 에지에서만 발생하여, 포스트 검출 디지탈 논리로 처리하기에 적당한 깨끗한 72kbit 신호가 된다.
제6도를 참조하면, 본 발명에 따른 중첩형 디지탈 위상 동기 루프 회로에 관한 타이밍도의 세트가 도시되어 있다. 제1의 72㎑ 클럭 신호(602)는 협대역폭 모드에서 발생되는 것을 제외하고는 종래 기술의 신호와 유사하다. 다음에, 제2의 72㎑ 클럭 신호(604)가 제1의 72㎑ 클럭 신호(602)로부터 +/-1/2비트보다 약간 작게 허용가능한 시프트를 갖는 광대역폭 루프로부터 발생된다. 협대역폭 복구 클럭 신호(602)는 마스터로 여겨지고 광대역폭 복구 클럭 신호(604)는 슬레이브로 간주된다. 제2 복구 클럭 신호(604)의 하강 에지는 복구 데이타(606)를 위상 비교하는데 이용된다. 센터 비트 샘플 데이타(608)는 제2 복구 클럭 신호(604)의 상승 에지를 사용하여 복구 데이타(606)에서 클럭함으로써 발생된다. 트랜지션(601)은 비트 0에 대한 제1 센터 비트 샘플 위치로서 사용되며, 다음 센터 비트 샘플은 (605)에서 발생한다. 광대역 복구 클럭 신호의 상승 에지는 협대역 복구 클럭 신호의 상승 에지 다음에 발생하므로, 이예에서는, 1/2비트 이하만큼 래그된다(lag). 복구 데이타 비트 0의 제1 트랜지션은 광대역 복구 클럭의 하강 에지(603)과 비교되며 후기 트랜지션으로 여겨진다. 비트 0의 다음 복구 데이타 트랜지션은 하강 에지 이전에 발생하며 초기 에지로 여겨진다. 상술된 바와 같이, 협대역 루프가 로크되면, 제2복구 클럭 신호(604)에 대하여 복구 데이타(606)의 모든 비교가 이루어진다.
제5도와 제6도의 타이밍도 사이의 차는 결합된 제2의 72㎑ 광대역 루프 신호가 추가되어, 협대역 루프의 타이밍보다 신속히 시프트 및 조정될 수 있다는 것이다. 이것은 광대역 루프가 협대역 루프의 1/2비트 내에 종속되기 때문에, 인접한 비트 이상을 추적하는 문제점없이 조정될 수 있기 때문에 주요한 이점이다. 이 복구 클럭 신호들(602,604)은 제4도의 블럭도의 복구 클럭 신호들(410 및 428)을 나타낸다. 센터 비트 샘플 데이타(608)는 제4도의 센터 비트 샘플 데이타 신호(440)를 나타낸다.
중첩형 디지탈 위상 동기 루프의 72㎑ 광대역 루프 복구 클럭에 의해 판정된 바와 같이, 중첩형 루프 복구 타이밍은 보다 작은 오차 발생에 응답하여 휴대용 장치에서 뮤트가 적게 발생한다. 이것은 본 발명에 의해 기술된 바와 같이, 복구 기저대 데이타 타이밍에 대하여 광대역 및 협대역 복구 클럭의 순간 복구 타이밍이 중첩형 디지탈 위상 동기 루프용으로 도시된 제7도의 그래프에서 볼 수 있다. 라인(704)로서 참조되며, 협대역 루프 복구 클럭 타이밍은 라인(706)으로 나타나 있다. 위상 허용 오차(708)는 양호하게는, 광대역 루프 복구 클럭 타이밍을 참조하여 +/-0.4비트로 설정된다. 수신 기저대 타이밍(702)은 광대역 루프 복구 클럭 타이밍(707)에 의해 근접하게 추적된다. 수신 기저대 타이밍은 점(712)에서 허용 오차를 초과하여 위상 리셋을 발생시킨다. 그러나, 제1도 및 제2도의 그래프와 비교된 바와 같이, 전체 뮤트들이 더 적게 발생된다 그래프(700)는 본 발명에 의해 기술된 바와 같이, 중첩형 DPLL을 사용하여 성취된 향상을 도시한다. 수신 기저대 타이밍 변동들을 추적하는 광대역 DPLL의 이점은 위상 추적을 협대역 DPLL 복구 타이밍으로부터 최대 15/32비트로 제한함으로써 비트 편차의 문제점을 해결하면서 유지된다는 것이다.
첨부된 도면 중 제8도를 참조하면, 본 발명에 의해 기술된 바와 같이, 중첩형 디지탈 위상 동기 루프 회로를 사용하는 양호한 방법을 도시한 플로우 챠트(800)이 도시되어 있다. 단계(802)에서, 협대역폭 DPLL의 센터 비트 샘플링은 인에이블되어 단계(804)에 의해 판정되는 바와 같이, 협대역폭 DPLL이 로크될 때까지 인에이블 상태를 유지한다. 단계(802)동안, 협대역 PLL로부터의 클럭은 멀티플렉서에 의해 선택되어 센터 비트 샘플링을 제공한다.
단계(804)에서 협대역 루프가 로크되면, 단계(806)에서, 광대역폭 디지탈 샘플링은 광대역폭 PLL 및 그 센터 비트 샘플링을 사용하여 인에이블된다. 입력 데이타는 신호의 품질이 선정된 임계치 아래로 떨어질 때까지 광대역 루프를 사용하여 계속해서 추적된다. 신호의 품질이 선정된 임계치 아래로 떨어지면, 광대역 복구 클럭 신호가 협대역 복구 클럭 신호와 정렬되도록 위상 오프셋 0으로 리셋된다 이 단계는 제4도의 위상 시프터(436)를 사용하여 성취되어 광대역폭 디지탈 추적 처리를 중단하지 않는다.
단계(810)에서, 리셋된 후에, 선정된 히스테리시스 대기 기간(hysteresis wait period)은 광대역 루프가 복귀되게 하며 기저대 복구 데이타를 가지고 로크되게 한다. 0으로 복귀한 광대역 루프 복구 클럭의 위상 시프트는 다시 추적을 개시하게 하는 협대역 위상 복구 클럭으로 복귀되게 한다. 이것은 복구 클럭 타임이 정정 위상으로 트랙 백(track back)되도록 한다. 리셋이 발생되면, 신호 품질이 즉시 양호해지므로, 히스테리시스는 광대역 루프가 입력 데이타와 재정렬되도록 대기 기간을 제공한다. 신호 품질이 나쁜 상태를 유지하면, 단계들(812 내지 808)로부터의 루프는 통신 링크가 핸드세트와 기지국 사이에서 종료된다.
제9도를 참조하면, 본 발명에 따른 중첩형 디지탈 위상 동기 루프 회로(900)의 양호한 실시에가 도시되어 있다.
PLL(900)의 동작에 대한 설명은 협대역 루프로 들어가는 무선 주파수 수신기로부터의 RX 데이타 입력 신호(902)와 함께 시작한다. RX 데이타 신호는 양호하게는, 수신기 복조기(도시되지 않음)로부터 구동된 72kbit/s 하드 제한(hard limited) 데이타 신호이다. RX 데이타 신호(902)는 트랜지션 검출기(904)로 인가되어 양호하게는 1/32 비트 경계로 입력 데이타를 샘플하여 트랜지션이 발생되었는지의 여부를 검출한다. 그 후에, 기록된 트랜지션은 양호하게는, 72㎑의 협대역폭(협역 BW) 복구 클럭 신호(938)과 위상 비교를 위해 위상 검출기(906)로 인가된다. 협역 BW 복구 클럭 신호(938)는 프로그램가능한 분주기(932)와 함께 기준 클럭(934)으로부터 구동된다. 기준 클럭(934)은 양호하게는, 72㎑의 복구 클럭 주파수의 32배인 2.304㎒이다. 프로그램 가능한 분주기(932)는 기준 클럭의 각 32 사이클 이후에 계획대로 리셋된다. 분주기(932)로부터의 최상위 비트(MSB) 출력은 명목 50% 듀티 사이클, 72㎑, 협역 BW 복구 클럭 신호(938)를 출력한다. 조정 입력 라인(928)의 펄스는 72㎑의 복구 클럭 신호(938)의 한 사이클동안 선행/지연(advancd/retard) 신호(930)의 상태에 따라, 프로그램가능한 분주기(932)로 하여금 31 또는 33으로 나누게 한다. 이것은 결과적으로, 복구 클럭 신호(938)가 1/32비트만큼 선행 또는 지연되게 한다. 이러한 조정은 72kbit 데이타 스트림(902)내에서 비트 트랜지션으로 72㎑의 복구 클럭 신호(938)의 상승 에지를 정렬하며, 또한 72kbit 데이타 스트림 내에서 비트 센터로 72㎑의 복구 클럭 신호의 하강 에지를 정렬한다. 다음에, 협역 BW 복구 클럭 신호(938)는 인버터(940)로 인가되어 RX 데이타(902) 비트 센터로 정렬된 상승 에지를 갖는 협대역 센터 비트 샘플(NARROW_CBS) 신호(942)를 발생한다.
위상 검출기(906)는 입력 데이타 트랜지션과 복구 클럭(938)간의 위상 비교의 결과를 초기/후기 라인(908)으로 출력하며, 그 비교가 완료되면 라인(910)에 검출 신호를 제공한다. 초기 또는 후기 트랜지션의 수들 사이의 차이는 초기/후기 누산기(912)내에 누산되며, 누산기는 양호하게는, 업/다운 카운터로 구현된다. 초기/후기 누산기(912)에 의해 제공된 사인 출력(914)은 누산 기간동안 최초기(최초기) 트랜지션이 발생되었는지 또는 최후기(최후기) 트랜지션이 발생되었는지를 나타낸다. 사인 출력(914)은 멀티플렉서 쌍(MUX;926) 및 주파수 오프셋 정정 회로(916)에 결합되어 있다. MUX쌍(926)은 주파수 오프셋 정정 회로(916)으로부터 발생된 포착 완료 신호(acquisition complete signal;924)에 의해 모두 제어되는 2개의 2:1 멀티플렉서로 구성된다.
포착 완료 신호(924)는 주파수 오프셋 정정 회로(FOCC;916)로부터 발생된 출력이며, FOCC가 트레이닝 시퀀스를 완료하였을 때를 나타내며 프로그램 가능한 분주기(932) 및 최종 복구 클럭(938)의 조정을 제어할 준비가 되어 있다. 트레이닝 시퀀스동안, 포착 완료 신호(924)는 로우(low)이며 멀티플렉서 쌍(926)은 선행/지연 출력(930)에 사인(914)을 결합시키고, 조정 출력(928)에 수신 프레임 종료[Receive End of Frame(RX EOF);920]을 또한 결합시킨다. RX EOF 신호(920)는 디코더 블럭(946)과 함께 비트 카운터(944)로부터 구동된 펄스 출력이다. 비트 카운터(944)는 0비트에서 143비트로 순환하여 144비트 CT2 프레임의 각 2ms의 송수신 슬롯을 연결한다. 각각의 수신 윈도우의 종료에서, 조정 신호(928)는 하이로 펄스되어 72㎑ 사이클 동안에만, 초기/후기 누산기의 사인(914)에 따라, 프로그램가능한 분주기(932)로 하여금 31 또는 33으로 나누게 한다. 프로그램 가능한 분주기(932)로의 각 조정은 누산기가 가장 최근의 복구 클럭 조정에 따라 정보를 누산만 하도록 초기/후기 누산기(912)를 리셋하거나 클리어하다. 트레이닝 시퀀스 중에, 협대역폭 복구 클럭(938)은 입력 데이타 트랜지션으로 정렬을 유지하도록 1/32 비트만큼 2ms 프레임당 한번씩 조정된다. FOCC 트레이닝 시퀀스는 양호하게는, 통신 세션(communication session)중 MUX1내의 제1의 256 프레임동안 발생하며, 저하된 채널 상태가 그 세션이 재복구될 필요가 없으면, 통상 그 세션의 나머지는 필요없다.
트레이닝 시퀀스 이후에, 포착 완료 신호(924)는 하이이며, 멀티플렉서쌍(926)은 선행/지연 출력(930)에 주파수 방향(F Dir) 신호(918)를 결합시키며, 또한 조정 출력(928)에 주파수 조정(F Adj) 입력(922)를 결합시킨다. 포착 완료 신호(924)는 또한 멀티플렉서(986)을 제어하여, 플립 플롭(990)에 클럭 입력(988)을 제공한다. 포착 완료 신호(924)가 로우일 때, 멀티플렉서(986)은 플립 플롭 클럭 소스(988)에 협대역 센터 비트 샘플(NARROW_CBS) 신호(942)를 결합시킨다. 포착 완료 신호(924)가 하이일 때, 멀티플렉서(986)는 플립 플롭 클럭 소스(988)에 광대역 센터 비트 샘플(WIDE_CBS) 신호(984)를 결합시킨다. 플립 플롭(990)은 클럭 입력에 결합된 복구 클럭 소스의 정렬로 판정된 바와 같이, 각각의 수신 비트 기간의 센터에서 한번 RX 데이타 신호(902)를 샘플하여, 수신 상태 머신(도시되지 않음)으로 최종 72kbit 데이타 신호(CBS_DATA;992)를 출력한다.
FOCC(916)이 프로그램 가능한 분주기(932)의 조정을 제어하면, 복구 클럭 주파수를 입력 데이타 주파수에 로크하는 주파수 정정 조정은 양호하게는, 최소 8프레임 이상의 위상 에러의 누산에 따른 위상 조정과 결합된다. 이 제한된 위상 조정은 RX 데이타 신호(902)내의 빠른 타이밍 변동들로부터 협대역 BW 복구 클럭(938)을 제한하여, 광대역폭 루프 및 송신기(도시되지 않음)에 높은 안정성 기준 클럭[카운터에 의한 분주(936)]을 제공한다.
RX 데이타 신호(902)는 또한 광대역 루프에 직접 전송되어, 트랜지션 검출기(904)와 유사하며 1/32 비트 경계상에 입력 데이타를 샘플하고 트랜지션이 발생했는지의 여부를 검출하는 트랜지션 검출기(948)로 전송된다. 그 후에, 기록된 트랜지션들은 광역 BW 복구 클럭 신호(980)와 위상 비교를 위해 위상 검출기(950)에 인가된다. 위상 검출기(950)는 입력 데이타 트랜지션과 초기/후기 라인(952)의 복구 클럭간의 위상 비교의 결과를 출력하며, 또한 그 비교가 완료된 때를 나타내기 위해 검출 신호(954)를 발생한다. 초기 또는 후기 트랜지션 수들 사이의 차이는 초기/후기 누산기(956)내에 누산되며, 이 누산기는 양호하게는, 업/다운 카운터로 구현된다. 초기/후기 누산기의 출력(958)은 누산 기간동안 최초기 트랜지션이 발생되었는지 또는 최후기 트랜지션이 발생되었는지의 여부를 나타낸다. 사인 출력(958)은 업/다운 카운터(970)의 증가/감소(Inc/Dec) 입력에 직접 전송된다. 초기/후기 누산기(956)으로부터 또한 발생된 진폭 출력(960)은 누산 동안 최초기 트랜지션이 최후기 트랜지션보다 얼마나 많이 발생되었는지 또는 그 반대를 나타낸다. 그 진폭 출력(960)은 제어기(962)에 의해 설정된 선정된 광역 루프 BW 값(964)와의 비교를 위해 비교기(966)에 제공된다. 진폭(960)이 제어기(962)에 의해 설정된 광역 루프 BW값을 초과하면, 비교기 출력(968)은 하이로 펄스되어 Inc/Dec 입력(958)에 의해 설정된 방향으로 업/다운 카운터(970)를 조정한다. 이것은 초기 또는 후기 트랜지션 누산이 갱신된 광역 BW 복구 클럭 위상에 대해 재개시하도록 초기/후기 누산기(956)를 리셋 또는 클리어시킨다. 제어기에 의해 설정된 선정된 광역 루프 BW 값(964)는 양호하게는, 20 이하이므로, 초기 트랜지션이 후기 트랜지션을 20만큼 초과하거나 후기 트랜지션이 초기 트랜지션을 20만큼 초과하면, 업/다운 카운터(970)로 조정이 이루어지며 초기/후기 누산기(956)는 클리어된다.
업/다운 카운터(970)는 양호하게는, 최대 15/32비트만큼 협역 BW 복구 클럭의 위상을 시프트하도록 설계된다. 이것은 5비트 가산기(974), 및 그 가산기의 출력(976)에 결합된 인버터 MSB 블럭(978)으로 성취된다. 업/다운 카운터(970)로부터 발생된 5-비트 출력(972)은 가산기(974)에서의 협역 BW 루프로부터의 5-비트 프로그램 가능한 카운터 출력(카운터에 의한 분주;936)에 가산될 때 프로그램 가능한 카운터 출력(936)에 대해 반전된 MSB를 5비트 가산기 출력(976)에 제공하는 리셋 동안 16인 값으로 설정된다. 그후에, 블럭(978)은 광역 BW 복구 클럭(980)을 협역 BW 복구 클럭(938)로 이끄는 가산기 출력(976)의 MSB를 재전환한다. 업/다운 카운터(970)이 16에서 17로 증가할 때, 광역 BW 복구 클럭(980)은 협역 BW 복구 클럭(938)에 대해 1/32비트만큼 위상 시프트된다. 카운터(970)는 1에서 31로 범위를 정하여 최대 위상 시프트를 +/-15비트로 제한한다. 카운터(970)로의 조정은 72㎑ 광역 BW 복구 클럭 신호(980)의 상승 에지를 72kbit 데이타 스트림(902)내의 비트 트랜지션으로 정렬하여, 복구 클럭 신호의 하강 에지를 72kbit 데이타 스트림 내의 비트 센터로 정렬한다. 광역 BW 복구 클럭 신호(980)는 인버터(982)에 인가되어 RX 데이타(902) 비트 센터와 정렬된 상승 에지를 갖는 광 센터 비트 샘플(WIDE_CBS) 신호(984)를 발생한다.
요약하면, 광 대역폭 루프는 복구 클럭 위상을 신속히 조정하여, 높은 안정성의 협역 BW 복구 클럭으로부터의 최대 +/-15/32 비트로의 위상 조정을 제약함으로써 비트 편차에 대해 보호하면서, RX 데이타 신호(902)내의 빠른 타이밍 변동을 추적하고 최적의 센터 비트 샘플링을 보장한다.
회로(971)는 표명(asserted)될 때, 광 대역폭 루프에 대한 리셋 제어를 제공하는데, 이는 광 대역폭 루프로 하여금 협대역폭 루프와 동상으로 추적하게 한다. 협대역 루프 트레이닝 기간동안, 포착 완료(924)는 인버터(977) 또는 OR 게이트(979)로 인가될 때 로우이므로, 업/다운 카운터(970)를 리셋 상태로 유지한다. 트랜지션 기간 이후에, 포착 완료는 하이이므로, 광역 루프가 입력 데이타 트랜지션을 추적하게 한다. 광역 BW 복구 클럭에 대한 신호 품질은 브라운 등(Brown et al.)에 의한 Signal Quality Detection Method and Apparatus for Optimum Audio Muting이라 표제되어 본원에서 참조로서 구현된 통상 양도된 미합중국 특허 제5,333,153호에서 신호 품질 검출기(973)에 의해 프레임 단위로 평가된다.
신호 품질이 선정된 임계치 이하로 감소되면, 신호 품질 검출기(973)가 하이 신호를 출력하여 AND 게이트(975)에 인가된다. 리셋 마스크 입력(991) 내지 AND 게이트(95)가 하이이면, 신호 품질 검출기 출력은 OR 게이트(979)를 통과하여 리셋 라인(983)으로 전송된다. 리셋 라인(983)이 주장되면, 업/다운 카운터(970)는 16의 값으로 설정되며 히스테리시스 카운터(981)는 클리어된다.
히스테리시스 카운터(981)는 최대 값 15에서 중단하는 프레임 카운터이다. 히스테리시스 카운터(981)는 히스테리시스 값(985)과의 비교를 위해 비교기(987)에 결합되어 있다. 히스테리시스 카운터(981)의 출력이 히스테리시스 값 985 이하이면, 비교기 출력(989)은 로우인데, 이는 AND 게이트(979)로 인가될 때 업/다운 카운터를 리셋 상태로 계속 홀딩함으로부터 신호 품질 검출기 출력을 마스크하거나 디스에이블한다. 이 리셋 마스크는 히스테리시스 카운터(981)가 제어기(962)에 의해 설정된 히스테리시스 값(985) 이상으로 증가할 때까지 유지된다. 그 결과, 나쁜 신호 품질을 가진 프레임이 검출되면, 광역 루프는 입력 데이타로 정렬을 회복하도록, 히스테리시스 값(985)에 의해 판정된 바와 같이, 순간적으로 협대역 루프와 동상이 되게 하며, 최소의 프레임 수가 허용된다. 신호 품질 검출기(973)와의 결합체인 리셋 회로(971)는 빠른 재정렬 메카니즘을 제공하여 광대역폭 루프가 위상 시프트 한계치들 중 하나에 행업(hang up)되는 것을 방지한다.
협대역폭 DPLL은 통신 장치가 어떠한 동작 모드에 있는지에 따라 제1차 또는 제2차가 되도록 선택될 수도 있다. 통상 CT2 통신 시스템에서, 통신 프로토콜 표준은 멀티플렉서 3(MUX 3), 멀티플렉서 2(MUX2), 및 멀티플렉서 1.4 또는 1.2(MUX 1.4 또는 1.2)로 더 세분된 멀티플렉서 1(MUX 1)의 4개의 메인 버스트 구조(main burst structure)를 포함한다. MUX 3은 주로 핸드세트로부터 기지국으로 통신 링크 초기화(링크 설정 및 재설정)에 사용된다. MUX 2는 주로 통신 링크 설정 및 기지국으로부터의 통신 링크 초기화에 사용된다. MUX 1 버스트 구조(MUX 1.2 및 MUX 1.4)들은 주로 휴대용 장치 및 기지국으로부터 음성/데이타 통신 및 신호 정보에 사용된다.
제1차 협대역폭은 MUX 2 또는 MUX 3 구조가 사용될 때 사용된다 MUX 2에는 모든 버스트에서 사용가능한 동기 정보가 있으며, 동기 정보가 프레임 정렬을 제공하기 때문에, PLL은 그다지 결정적이지는 않다. MUX 1 구조가 사용되면, 제2차 협대역폭이 인에이블된다. MUX 1 구조에 동기 정보 제공이 없기 때문에, 입력 데이타 트랜지션만이 프레임 정렬에 사용될 수 있다. MUX 1에서 중첩형 PLL을 가진 동작은 비트 편차의 가능성이 감소된 타이밍 변동의 빠른 추적을 가능케 한다.
중첩형 위상 동기 루프의 하드웨어 버젼이 기술되었지만, 본 기술 분야의 숙련자에게는 하드웨어 구현이 제한되지 않는다. 중첩형 위상 동기 루프는 하드웨어에서 기술된 기능적 블럭을 모방하는 루틴을 가진 소프트웨어에서 실현된다.
그러므로, 본 발명에 의해 기술된 바와 같이, 중첩형 디지탈 위상 동기 루프는 신호 품질을 향상시키기 위해, 무선 주파수 신호 내의 타이밍 변동을 추적하는 방법 및 장치를 제공한다. 중첩형 위상 동기 루프 회로는 협대역폭의 높은 안정성의 제2차 DPLL과 병렬로 동작적으로 결합된 제1차 광대역 DPLL로 구성된다. 이 중첩형 구조는 협대역 DPLL를 사용하는 높은 안정성의 방송(over-the air) 클럭 복구에 광대역 루프를 사용하는 빠른 데이타 추적의 이점을 결합한다. 본 발명의 배경에서 상술된 바와 같이, 기저대 타이밍이 실질적인 아이 클로저(eye closure)없이 +/-0.5비트로 시프트 업되는 지연 확산 환경에서, 이러한 중첩형 DPLL 회로는 비트 편차의 가능성이 증가하면서 위상 시프팅 데이타 신호의 높은 안정성 복구를 허용한다. TX 및 RX 레지스터 타이밍의 나머지 뿐만 아니라, 무선 송신기 타이밍은 제2차 DPLL 복구 클럭으로부터 유도된다. 이것은 송신 복귀 경로에 안정한 시간 베이스를 고정부에 제공하여, 통상 광대역 DPLL 구현에 대해 TDD 시스템내의 라운드 트립 타이밍 변동을 계수 2만큼 감소시킨다. 본 발명에 의해 기술된 중첩형 디지탈 위상 동기 루프를 사용하여 성취된 개선된 신호 품질은 동기를 유지하게 하며 통신 시스템에서 인터럽션의 발생을 감소시킨다.

Claims (10)

  1. 복구 데이타 신호(406)을 수신하기 위한 입력, 및 기준 신호(422)를 제공하기 위한 발진기 회로(420)를 구비한 중첩형 디지탈 위상 동기 루프(DPLL) 회로(400)에 있어서, 상기 기준 신호와 위상 관련된 제1복구 클럭 신호(410)를 발생하고 상기 복구 데이타 신호(406)의 위상에 상기 제1복구 클럭 신호를 로크시키기 위해 상기 입력 및 상기 발진기 회로(420)에 결합된 협대역 DPLL(402); 상기 제1 복구 클럭 신호(410)과 위상 관련된 제2 복구 클럭 신호(428)을 발생하기 위해 상기 협대역 DPLL(402)에 결합된 광대역 DPLL(404); 상기 협대역 DPLL(402)에 결합된 제1 입력, 광대역 DPLL(404)에 결합된 제2 입력, 및 출력을 구비하며, 상기 협대역 DPLL(402)가 로크될 때까지 선택되는 제1 복구 클럭 신호(410) 및 상기 협대역 DPLL(402)가 로크될 때 선택되는 제2 복구 클럭 신호(428)중 하나를 선택하고, 이 선택된 복구 클럭 신호를 상기 출력에 제공하는 논리 회로(424); 및 상기 복구 데이타 신호(406)를 수신하기 위해 상기 입력에 결합되어, 상기 복구 데이타 신호(406)를 상기 선택된 복구 클럭 신호에 응답하여 클럭하기 위해 상기 논리 신호(424)의 상기 출력에 결합된 클럭 입력을 구비한 논리 게이트(438)를 포함하는 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  2. 제1항에 있어서, 상기 복구 데이타 신호(406)의 품질이 선정된 임계치 아래로 떨어질 때, 상기 제1 복구 클럭 신호(410)의 위상으로 상기 제2 복구 클럭 신호(428)의 위상을 재정렬하기 위해 상기 입력에 결합된 신호 품질 검출기(444)를 더 포함하는 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  3. 제1항에 있어서, 상기 협대역 DPLL(402)는 상기 입력 복구 데이타 신호(406)의 위상에 따른 상기 기준 신호(422)에 대해 필요한 위상 시프트를 판정하기 위해 위상 검출기(408), 협대역 누산기(414) 및 위상 조정기(418)를 포함하는 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  4. 제3항에 있어서, 상기 광대역 DPLL(404)는 상기 입력 복구 데이타 신호(406)의 위상에 따른 상기 제1 복구 클럭 신호(410)에 대해 위상 시프트를 판정하기 위해 위상 검출기(426), 광대역 누산기(432) 및 위상 조정기(436)를 포함하는 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  5. 제4항에 있어서, 상기 협대역 DPLL 위상 검출기(408)는 상기 제1 복구 클럭 신호(410)와 관련하여 상기 입력 복구 데이타 신호(406)내에서 초기 트랜지션(early transition) 및 후기 트랜지션(late transition)을 검출하는 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  6. 제5항에 있어서, 상기 협대역 누산기(414)는 상기 복구 데이타 신호(406)내의 다수의 초기 및 후기 트랜지션들의 수를 누산하여, 그 수가 제1 선정된 임게치를 초과하면 협대역 DPLL 조정값(416)을 제공하고; 상기 협대역 DPLL 위상 조정기(418)는 상기 제1 복구 클럭 신호(410)를 제공하기 위해 상기 기준 신호(422)를 수신하여 이를 상기 협대역 누산기(414)에 의해 나타난 상기 협대역 DPLL 조정값(416)만큼 시프트시키는 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  7. 제6항에 있어서, 상기 광대역 DPLL 위상 검출기(426)는 상기 제2 복구 클럭 신호(428)과 관련하여 상기 복구 데이타 신호(406)내의 초기 및 후기 트랜지션들을 검출하는 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  8. 제7항에 있어서, 상기 광대역 DPLL 누산기(432)는 상기 복구 데이타 신호(406)내의 다수의 초기 및 후기 트랜지션들의 수를 누산하여, 그 수가 제2 선정된 임계치를 초과하면 광대역 DPLL 조정 값(434)을 제공하고; 상기 광대역 DPLL 위상 조정기(436)는 상기 제2 복구 클럭 신호(428)를 제공하기 위해 상기 제1 복구 클럭 신호(410)를 수신하여 이를 상기 광대역 누산기(432)에 의해 나타난 상기 광대역 DPLL 조정 값(434)만큼 시프트시키는 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  9. 제4항에 있어서, 상기 제1 복구 클럭(410)과 상기 제2 복구 클럭(428)간의 최대 위상 시프트는 15/32 비트인 것을 특징으로 하는 중첩형 디지탈 위상 동기 루프 회로.
  10. 협대역 디지탈 위상 동기 루프(DPLL;402) 및 광대역 디지탈 위상 동기 루프(DPLL;404)를 사용하여 복구 데이타(406)를 센터 비트 샘플링하는 방법에 있어서, 상기 수신 데이타(406)를 수신하는 단계; 상기 협대역 DPLL 회로(402)로부터 제1 복구 클럭 신호(410)를 발생하는 단계; 상기 제1 복구 클럭 신호(410)를 사용하여 상기 복구 데이타(406)을 센터 비트 샘플링하는 단계; 상기 협대역 DPLL 회로(402)를 로크하는 단계; 상기 광대역 DPLL(404)로부터 제2 복구 클럭 신호(428)를 발생하는 단계; 선정된 초대 위상 시프트까지 상기 제2 복구 클럭 신호(428)를 상기 제1 복구 클럭 신호(410)와 위상 관련시키는 단계; 및 상기 협대역 DPLL(402)의 로크에 응답하여 상기 제2 복구 클럭 신호(428)를 사용하여 상기 복구 데이타(406)을 센터 비트 샘플링하는 단계를 포함하는 것을 특징으로 하는 방법.
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