CN104979018B - 测试半导体存储器的方法 - Google Patents
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Abstract
本发明提供了一种测试半导体存储器的方法。所述方法包括步骤:根据对应于第一代的多个用例执行测试并且针对所述多个用例产生模型化测试结果;基于模型化测试结果从所述多个用例当中确定最优用例;以及基于所述最优用例产生对应于第二代的多个用例。
Description
相关申请的交叉引用
本申请要求于2014年4月2日提交的韩国专利申请No.10-2014-0039435的优先权,该申请的公开内容以引用的方式合并于此。
技术领域
与示例性实施例一致的方法和设备涉及测试半导体存储器,具有而言,涉及半导体存储器测试方法,通过该测试方法提取出针对处于晶片状态下的半导体存储器的最优操作条件。
背景技术
根据中断对器件供电时是否丢失已存储的数据,将半导体存储器分为易失性存储器和非易失性存储器。非易失性存储器的操作模式分为写模式或编程模式、读模式和擦除模式,在写模式或编程模式中将数据存储在存储单元中,在读模式中从存储单元读取数据,在擦除模式中从存储单元擦除已存储的数据。在开发用于有效存储数据的非易失性存储器时,需要考虑这些操作特性和诸如制造工艺特性和结构特性之类的其他各种特性。
在制造非易失性存储器的过程中,在晶片阶段期间执行测试以便了解最优操作条件。在考虑到各种操作条件时,通常依赖于工程师的知识来执行测试,这是因为测试的数量是受限的。结果是,存在有这样的缺点,其中很有可能将与实际上最优的操作条件不同的操作条件选择为最优条件。
发明内容
根据示例性实施例的一个方面,提供一种测试半导体存储器的方法,该方法包括步骤:根据与第一代对应的多个用例对半导体存储器执行测试并且针对所述多个用例中的每一个用例产生模型化测试结果;基于模型化测试结果从所述多个用例当中确定最优用例;以及基于所述最优用例产生与第二代对应的多个用例。
根据另一个示例性实施例的一个方面,提供一种测试半导体存储器的方法,该方法包括步骤:基于模型化测试结果确定最优用例,所述模型化测试结果对应于基于与第一代对应的多个用例来对半导体存储器执行测试的结果;以及基于最优用例产生与第二代对应的多个用例,其中,与第一代对应的多个用例包括在第一代之前的前一代的各最优用例以及分别与前一代的各最优用例对应的各测试用例,并且所述确定最优用例的步骤包括:将前一代的各最优用例所对应的模型化测试结果和分别与前一代的各最优用例对应的各测试用例所对应的模型化测试结果进行比较;以及根据比较的结果确定针对第一代的最优用例。
根据另一个示例性实施例的一个方面,提供一种计算机可读记录介质,其上记录有测试程序,该测试程序包括:测试操作器,其配置为根据与第一代对应的多个用例执行测试并针对所述多个用例产生模型化测试结果;优化器,其配置为基于模型化测试结果从所述多个用例当中确定最优用例;以及用例发生器,其配置为基于最优用例产生与第二代对应的多个用例。
根据另一个示例性实施例的一个方面,提供一种测试装置,其包括:测试操作器,其配置为根据与第一代对应的多个用例执行测试并针对所述多个用例产生模型化测试结果;优化器,其配置为基于模型化测试结果从所述多个用例当中确定最优用例;以及用例发生器,其配置为基于最优用例产生与第二代对应的多个用例。
根据另一个示例性实施例的一个方面,提供一种用于测试半导体存储器的测试装置,该测试装置包括:处理器,其配置为基于输入数据运行测试程序;以及存储器,其配置为存储通过测试程序的运行所产生的输出数据,其中输入数据包括关于下列的信息中的至少之一:半导体存储器的操作条件、各操作条件中的每一个操作条件的变化范围、目标函数(objection function)和最优用例确定次数。
根据另一个示例性实施例的一个方面,提供一种测试半导体存储器的方法,该法包括步骤:在给定的值的范围内随机产生多个测试用例;以及将下列步骤执行多次迭代:根据多个测试用例对半导体存储器执行测试并且针对各个测试用例产生模型化测试结果;基于模型化测试结果从多个测试用例当中确定多个最优测试用例;以及基于确定的最优测试用例产生多个新的测试用例。
附图说明
通过参考附图来详细说明示例性实施例,上述及其他方面将变得明显,在附图中:
图1是根据示例性实施例的测试装置的框图;
图2是根据示例性实施例的操作图1所示的测试装置的方法的流程图;
图3是根据示例性实施例的图2所示的方法中产生测试结果的操作的详细流程图;
图4是根据示例性实施例的图2所示的方法中确定最优用例的操作的详细流程图;
图5是根据示例性实施例的图2所示的方法中产生与第二代对应的多个用例的操作的详细流程图;
图6是根据示例性实施例的用于解释图1所示的用例发生器的操作的示图;
图7是根据示例性实施例的示出了存储单元的特性随测试次数变化的示图;
图8是根据示例性实施例的用于解释测试程序发生器的操作的示图,该测试程序发生器使用了图7所示的存储单元的特性变化;
图9是根据示例性实施例的示出了单元分布的示图,以解释图1所示的结果分析器的操作;
图10是根据示例性实施例的示出了每字线失效位的数量的示图,以解释图1所示的结果分析器的操作;
图11是根据示例性实施例的示出了多个芯片当中的平均特性的偏差的示图,以解释图1所示的结果分析器的操作;以及
图12是用于解释图1所示的测试装置的效果的比较示图。
具体实施方式
下面将参考示出了各种示例性实施例的附图更加充分地说明示例性实施例。然而,本发明构思可以按照多种不同的形式来实现,并且不应当被看作仅限于这里所阐述的示例性实施例。相反,提供这些示例性实施例是为了使得本公开将是透彻且完整的,并且将向本领域技术人员充分地传达本发明构思。在附图中,会出于清楚的目的而夸大各层和各区域的尺寸和相对尺寸。相同的附图标记始终表示相同的元件。
应当理解,当一个元件被称作“连接”或“耦接”至另一个元件时,所述一个元件可以直接连接或耦接至另一个元件,或者也可以存在中间元件。相反,当一个元件被称作“直接连接”或“直接耦接”至另一个元件时,则不存在中间元件。如本文所使用的那样,术语“和/或”包括相关的所列项中的一个或多个的任意和全部组合,并且可以简写为“/”。
应当理解,尽管会在本文中使用术语“第一”、“第二”等以说明各种元件,但是这些元件不应当被这些术语所限定。这些术语仅用于将一个元件与另一个元件区分开。例如,“第一”信号可以被称作“第二”信号,并且类似地,“第二”信号也可以被称作“第一”信号,而没有背离本公开的指教。
本文所使用的术语仅仅是出于说明特定示例性实施例的目的,而不是旨在进行限定。如本文所使用的那样,单数形式“一”、“一个”和“该”也旨在包括复数形式,除非上下文明确地指出不是这样。还应当理解,术语“包括”和/或“包括……的”或者“包含”和/或“包含……的”在用于本说明书时,表明存在所述的特征、区域、整体、步骤、操作、元件和/或组件,但不排除存在或添加一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
除非另外进行了定义,否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员的通常理解相同的含义。还应当理解,那些诸如在常用字典中定义的术语,应当被解释为具有与其在相关领域和/或本申请的上下文中的含义相一致的含义,并且不应当理想化或过于形式化地进行解释,除非本文这样明确地进行了限定。
图1是根据示例性实施例的测试装置的框图。测试装置100用于对晶片状态下的半导体存储器进行测试。晶片10包括多个芯片50,其可以是半导体存储器50。尽管在图1中示出了5×5的芯片阵列,但本领域普通技术人员应当理解的是,没有特别地限定芯片的几何形状和数量。
测试操作用于针对每一个半导体存储器50来确定当各个半导体存储器50中的每一个从晶片10分离并安装到模块后进行操作时的最优操作条件。换言之,将各个半导体存储器50设置为通过在晶片状态下的测试操作所确定的相同的最优操作条件,随后将各个半导体存储器50切割为各个芯片。当错误地设置最优操作条件时,会降低半导体存储器50的产量和可靠性。因此,正确地确定最优操作条件增加了半导体存储器50的产量和可靠性。
可以使用非易失性存储器或易失性存储器来实现半导体存储器50。非易失性存储器可以是诸如可编程只读存储器(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、闪存、或相变随机存取存储器(PRAM)之类的不管是否供电都保留数据的存储器。易失性存储器可以是诸如动态随机存取存储器(DRAM)或静态RAM(SRAM)之类的仅在供电时保留数据的存储器。
测试装置100可以使用预定的操作条件来运行芯片50、分析输出的值并且确定最优操作条件。测试装置100可以包括用例发生器110、测试操作器115和优化器160。测试装置100可以在从外部(例如,用户)接收到输入数据之后进行操作,输入数据包括用于测试装置100的操作的基本信息。输入数据可以包括关于操作条件、操作条件的变化范围、目标函数和最优用例确定次数“P”(稍后将说明)的信息中的一个或多个。
测试装置100可以向外部(例如,用户)提供与测试操作的结果对应的输出数据。输出数据可以包括测试结果、模型化测试结果、最优用例和最终的最优用例中的一个或多个。
用例发生器110可以为测试操作器115产生并提供多个用例。各个用例可以包括关于针对半导体存储器50的操作条件的信息。操作条件包括在操作半导体存储器50中所使用的时间值条件和电压值条件,诸如参考电压、编程电压、读电压、通过电压和擦除电压等。
测试操作开始时,用例发生器110可以随机地产生与第一代对应的多个用例。随机产生表示每个用例的操作条件具有由用户确定的范围内的随机值。可以预定该范围。例如,在与第一代对应的多个用例当中的一个用例中的读电压可以具有由用户在用例发生器110中设定的范围0.5至2.0V内的随机值1.6V,而另一个用例中的读电压可以具有范围0.5至2.0V内的随机值0.7V,并且在另一个用例中的读电压可以具有范围0.5至2.0V内的随机值1.7V等等,其中以随机地方式在由用户设定的范围0.5至2.0V内选择了电压1.6V、0.7V和1.7V。
在测试操作期间,用例发生器110可以从优化器160接收前一代的最优用例,并且使用随机化方法来产生测试用例。随机化方法表示基于前一代的最优用例产生测试用例的方法,但是其中所产生的测试用例不同于前一代的最优用例。在此,将参考图5和图6来说明作为随机化方法的变异(mutation)和再结合,但是本发明构思不限于此。可以将前一代的最优用例和新产生的测试用例提供给测试操作器115作为与下一代对应的用例。例如,当用例发生器110基于与第一代对应的多个用例当中的最优用例产生测试用例时,可以将最优用例和产生的测试用例提供给测试操作器115作为与第二代对应的用例。这里,第一代和第二代是相对概念。用例发生器110所提供的用例的代会取决于将哪一代设置为基准而有所不同。稍后将参考图5和图6来说明由用例发生器110执行的变异和再结合。
测试操作器115可以根据通过用例发生器110提供的与每一代对应的每个用例来执行测试,并且可以针对每个用例产生测试结果和模型化测试结果。测试操作器115可以包括通用内部总线(UIB)映射器120、测试程序发生器130、测试控制器140和结果分析器150。
UIB映射器120可以将通过用例发生器110提供的与一代对应的每个用例的操作条件映射为UIB信息。UIB信息是能够被半导体存储器50识别的信息(例如,UIB地址和UIB值)。UIB映射器120可以将一项操作条件(例如,读电压)和特定值(例如,1.6V)映射为对应的UIB信息,使得半导体存储器50能够使用该操作条件进行操作。
测试程序发生器130可以使用由UIB映射器120映射的操作条件来产生与每个用例对应的测试程序。换言之,测试程序发生器130可以使用已映射的操作条件作为针对每个用例的新变量来产生用于执行半导体存储器50的测试操作的程序。在产生测试程序时,测试程序发生器130可以为测试程序赋予块移动功能和块混合功能。稍后将参考图3、图7和图8详细说明块移动功能和块混合功能。
此外,测试程序发生器130可以产生测试程序,使得不针对在多个用例当中的紧接当前代之前的前一代的最优用例执行测试。这对于以下情形是有利的:其中针对前一代的最优用例的测试操作已被执行,并且已经在结果分析器150中存储了基于测试操作的测试结果或模型化测试结果。
测试控制器140可以执行汇编操作,使得由测试程序发生器130产生的测试程序在测试装置100中运行,并且可以控制测试装置100对于半导体存储器50的测试操作。另外,测试控制器140可以提取测试操作的结果。换言之,测试控制器140可以根据测试程序对半导体存储器50执行测试,并且更具体地,可以根据测试程序对包括在半导体存储器50中的存储块执行测试。
测试控制器140还可以控制优化器160以便将第p代的最优用例输出为最终的最优用例,其中“p”是正整数并且可以由用户确定(并且包括在输入数据中)。可以预定正整数“p”。例如,当“p”为10时,测试控制器140可以控制优化器160将这样的最优用例输出为最终的最优用例,所述最优用例为基于针对第10代的多个用例获得的模型化测试结果所确定的最优用例。可替换地,可以基于测试结果或模型化测试结果自动地确定正整数“p”。例如,测试控制器140可以相对于阈值来评价最优用例的输出值(例如,确定最终的最优用例相对于阈值的收敛情况),并且在最终的最优用例不满足阈值的情况下(例如,在收敛的情况下,如果最终的最优用例没有收敛到阈值之内)继续产生随后的一代。此外,用户可以初始地设置“p”,随后基于测试结果或模型化测试结果自动地改变“p”。例如,测试控制器140可以迭代“p”代,随后相对于阈值来评价第p代后的最优用例的输出值,并且在该最优用例的值不满足阈值的情况下增加“p”。因此,在测试程序的运行期间可以手动地或自动地改变“p”。
结果分析器150可以对从测试控制器140接收的测试操作结果进行分析并且在数据库中产生测试结果。测试结果可以包括诸如每个芯片50的特性(其包括每个存储单元的特性)之类的特性信息以及各个芯片50当中的特性的偏差。每个芯片50的特性可以包括存储单元的单元分布特性、每字线失效位的数量、编程时间等。
单元分布特性越好,则半导体存储器50的可靠性就有可能越高,并且各个芯片50当中的单元分布特性的偏差越低,则半导体存储器50的产量就有可能越高。
每字线失效位的数量(在下文中称作“FBWL”)指示了在字线上出现故障(即,在被编程的数据与读取的数据之间出现矛盾)的位的数量。可以说,FBWL特性越低,则半导体存储器50的可靠性就越高,并且各个芯片50当中的FBWL特性的偏差越低,则半导体存储器50的产量就越高。
编程时间(在下文中称作“tPROG”)指示了使得存储单元被完全地编程所花费的时间。可以说,tPROG特性越低,则半导体存储器50的操作速度就越高,并且各个芯片50当中的tPROG特性的偏差越低,则半导体存储器50的产量就越高。
结果分析器150可以通过特性信息的各个条目来存储测试结果,并且可以针对每个芯片50存储特性信息的多个条目。结果分析器150可以向外部(例如,用户)提供测试结果。用户可以监视测试结果,并且可以在测试装置100确定了最优用例之后通过基于测试结果的分析来改变和修正最优用例。
结果分析器150还可以通过使用目标函数对测试结果模型化来产生模型化测试结果。结果分析器150可以向优化器160或外部(例如,用户)提供模型化测试结果。目标函数将针对一个用例的测试结果(或特性信息条目)转换成可比较数字(figure),并且目标函数可以包括在测试装置100接收的输入数据中。
将参考图3、图9和图10详细说明结果分析器150产生模型化测试结果的操作。可以通过UIB映射器120、测试程序发生器130、测试控制器140和结果分析器150针对与每一代对应的多个用例来顺序地并迭代地执行测试结果的产生过程。例如,当UIB映射器120接收了第一代的10个用例时,可以针对第一用例产生测试结果,然后可以顺序地并循环地分别针对第二至第十用例产生测试结果。
优化器160可以基于模型化测试结果从每一代的各个用例当中确定最优用例。优化器160可以向外部(例如,向用户)提供所选择的最优用例。稍后将参考图4详细说明优化器160确定最优用例的操作。
当优化器160根据测试控制器140的控制来基于模型化测试结果针对与第p代对应的多个用例中的每一个用例确定最优用例时,优化器160可以将最优用例输出为最终的最优用例。
出于清楚的目的,在图1中示出了用例发生器110、测试操作器115、UIB映射器120、测试程序发生器130、测试控制器140、结果分析器150和优化器160。然而,应当理解的是,在测试装置100中还可以提供另外的元件。此外,可以以软件、硬件或它们的结合来实现用例发生器110、测试操作器115、UIB映射器120、测试程序发生器130、测试控制器140、结果分析器150和优化器160,以执行它们各自的功能。用例发生器110、测试操作器115、UIB映射器120、测试程序发生器130、测试控制器140、结果分析器150和优化器160可以构成针对半导体存储器50的测试程序。可以在计算机可读记录介质(即,存储器(例如,RAM、ROM、硬盘或非易失性存储器))中记录该测试程序,并且可以通过处理器(例如,中央处理单元(CPU))或计算机运行该测试程序。在后者的用例当中,晶片10将被放置在测试卡具当中,并且可以将一个或多个探针放置为与晶片10接触。随后将通过CPU运行测试程序以便连同探针和晶片10一起对半导体存储器50进行测试。
图2是根据示例性实施例的操作图1所示的测试装置100的方法的流程图。图3是根据示例性实施例的图2所示的方法中产生测试结果的操作的详细流程图。图4是根据示例性实施例的图2所示的方法中确定最优用例的操作的详细流程图。图5是根据示例性实施例的图2所示的方法中产生与第二代对应的多个用例的操作的详细流程图。图6是根据示例性实施例的用于解释图1所示的用例发生器110的操作的示图。图7是根据示例性实施例的示出了存储单元的特性随测试次数变化的示图。图8是根据示例性实施例的用于解释程序发生器130的操作的示图,该程序发生器130使用了图7所示的存储单元的特性变化。图9是根据示例性实施例的示出了单元分布的示图,以解释图1所示的结果分析器150的操作。图10是根据示例性实施例的示出了FBWL的示图,以解释图1所示的结果分析器150的操作。图11是根据示例性实施例的示出了多个芯片当中的平均特性的偏差的示图,以解释图1所示的结果分析器150的操作。
在参考图1至图11对测试装置100的操作进行说明当中,假定第一代跟在已经由优化器160至少确定了一次的最优用例之后。
参考图1和图2,在操作S200中,测试操作器115可以根据与第一代对应的多个用例中的每一个用例来执行测试,并且针对每个用例产生测试结果和模型化测试结果。操作S200可以包括在图3中示出的操作S202至S208。
参考图1和图3,在步骤S202中,UIB映射器120可以将包括在与第一代对应的每个用例中的操作条件映射为UIB信息。在步骤S204中,测试程序发生器130可以使用已映射为UIB信息的操作条件来针对每个用例产生测试程序。在产生测试程序时,测试程序发生器130可以为测试程序赋予块移动功能和块混合功能。块移动功能和块混合功能与包括在半导体存储器50中的存储单元的劣化和块变化相关。
如图7所示,单元特性直到对存储单元执行了A次测试操作才变好,例如A=100次,并且在对存储单元执行了B次测试操作后变得不好,例如B=10000次。图7所示的“测试次数”表示对一个存储单元执行的测试操作的数量。参考标记A和B表示正整数,它们的值取决于存储单元的结构和晶片10的处理过程。可以将这些值存储在测试装置100中并且可以通过用户输入来改变这些值。
在将测试次数为A时与测试次数为B时之间的区段定义为正常操作周期的情况下,只有在正常操作周期内对存储单元执行测试操作才能获得正常测试结果。正常操作周期表示这样的周期,其中能够获得正常操作结果而没有劣化,并且正常操作周期可以表达为测试次数。当测试次数超出B时,由于存储单元的劣化而不能获得正常测试结果。因此,改变半导体存储器50中的待测试存储块,以便对处于正常操作周期中的存储单元执行测试操作。将改变存储块以便对处于正常操作周期中的存储单元执行测试操作的功能称为块移动功能。
假定包括在每个半导体存储器50中的存储单元阵列60包括了九个存储块BLOCK1至BLOCK9,如图8所示。还假定每次测试三个存储块。
存储块BLOCK1至BLOCK9中的每一个包括多个存储单元。由于对处于正常操作周期中的存储单元执行测试操作以便获得正常测试结果,所以测试操作器115可以在对第一存储块BLOCK1至第三存储块BLOCK3执行了A次伪测试操作之后对第一存储块BLOCK1至第三存储块BLOCK3执行测试操作。伪测试操作不由测试操作器115执行,而是重复与测试操作相同的操作,使得存储单元进入正常操作周期。
在对第一存储块BLOCK1至第三存储块BLOCK3重复正常测试操作之后存储单元超出了正常操作周期时,可以将测试操作的目标存储块改变为第四存储块BLOCK4至第六存储块BLOCK6。为了降低总的测试时间,可以在对第一存储块BLOCK1至第三存储块BLOCK3执行正常测试操作的同时对第四存储块BLOCK4至第六存储块BLOCK6执行伪测试操作。
以相同的方式,在对第四存储块BLOCK4至第六存储块BLOCK6重复正常测试操作之后存储单元超出了正常操作周期时,可以将测试操作的目标存储块改变为第七存储块BLOCK7至第九存储块BLOCK9。虽然仅关于图8所示的示例性实施例中的九个存储块BLOCK1至BLOCK9进行了说明,但这仅仅是示例,并且存储块的数量没有特别限定。另外,将每次测试的存储块的数量说明为三个。然而,该数量仅仅是示例,并且每次测试的存储块的数量没有特别限定。
在其他示例性实施例中,假定包括在每个半导体存储器50中的存储单元阵列60可以包括几千个存储块、每次测试四个存储块、并且从存储单元阵列60的顶部开始顺序地测试各个四块组,由于特性差异(诸如单元分布特性中的差异)在存储单元阵列60中彼此远离的存储块之间会出现块偏差。换言之,当从存储单元阵列60的顶部开始对几千个块顺序地执行对四块的操作时,由于块偏差,针对第一个四块获得的测试结果与针对在物理上位于远离该第一个四块的四块(例如,位于存储单元阵列60的底部的四块)获得的测试结果会是不同的。因此,为了找出全局最优操作条件,可以将几千个存储块分为若干区域(区域表示被定位为彼此相邻的存储块的组),并且可以从各个区域均匀地选择待测试存储块。例如,当以四块为单位执行测试操作时,可以将几千个存储块分为四个区域,并且可以分别从四个区域选择四个存储块。也就是说,可以从第一区域选择一个块,可以从第二区域选择一个块,可以从第三区域选择一个块,并且可以从第四区域选择一个块。将这种选择测试块以防止由于块偏差而获得不准确的测试结果的操作称作块混合功能。可以按照各种方式来修改将存储块分为各个区域的方法以及从各个区域选择存储块的方法。为了实现块移动功能和块混合功能,测试程序发生器130可以产生测试程序,使得针对用例产生测试程序时能够使用块移动和块混合来改变待测试存储块。
回到图1和图3,在操作S206中,测试控制器140可以根据测试程序对包括在至少一个半导体存储器50中的存储块(例如,BLOCK1至BLOCK3)执行测试操作。在步骤S208中,结果分析器150可以分析执行测试操作的结果并且产生测试结果和模型化测试结果。
假定根据第一用例的操作条件对一个芯片50进行测试时出现了图9所示的存储单元分布,与芯片50和第一用例对应的测试结果包括如图9所示的分布特性信息条目P1至P3、深度1至深度3和D。
结果分析器150可以存储分布特性信息条目P1至P3、深度1至深度3和D以对应于芯片50和第一用例。另外,结果分析器150可以使用目标函数计算与芯片50和第一用例对应的可比较数字,该目标函数具有分布特性信息条目P1至P3、深度1至深度3和D作为独立变量。可比较数字表示与芯片50和第一用例对应的平均分布特性。
图11示出了芯片数量对平均特性的关系,也就是说,图11示出了多个芯片当中的平均特性的偏差。芯片的平均特性可以表示芯片的平均分布特性、芯片的平均FBWL特性或者芯片的平均tPROG特性。更多的芯片在特定平均特性处具有相对于第一偏差V1的第二偏差V2,其表示了具有第二偏差V2的芯片将比具有第一偏差V1的芯片具有更好的产量。
当图11所示的多个芯片50当中的平均特性的偏差是平均分布特性的偏差并且对应于第一偏差V1时,结果分析器150可以使用具有芯片50的平均分布特性和第一偏差V1作为独立变量的目标函数来计算与第一用例和分布对应的可比较数字。
假定根据第一用例的操作条件对一个芯片50进行测试时出现了图10所示的FBWL分布,结果分析器150可以使用具有FBWL分布的特性信息作为独立变量的目标函数来计算与芯片50和第一用例对应的可比较数字。该可比较数字表示了与芯片50和第一用例对应的平均FBWL特性。
当图11所示的多个芯片50当中的平均特性的偏差是平均FBWL特性的偏差并且对应于第二偏差V2时,结果分析器150可以使用具有芯片50的平均FBWL特性和第二偏差V2作为独立变量的目标函数来计算与第一用例和FBWL对应的可比较数字。
结果分析器150可以使用这样的目标函数来最终计算与第一用例对应的可比较数字,该目标函数具有与第一用例和分布对应的可比较数字和与第一用例和FBWL对应的可比较数字作为独立变量。在上述示例性实施例中,仅考虑了分布和FBWL来计算与第一用例对应的最终的可比较数字。然而,这仅仅是示例,并且可以考虑另外的参数来计算最终的可比较数字。
结果分析器150可以使用目标函数将针对每个芯片50中的存储单元获得的测试结果模型化为与每个用例对应的可比较数字,即,模型化测试结果。目标函数可以是任意的函数,其可以随独立变量而改变,并且当增加或减少从属变量时可以将目标函数定义为表示良好的特性。
回到图1和图2,在操作S210中,优化器160可以基于模型化测试结果从多个用例当中确定最优用例。操作S210可以包括在图4中示出的操作S212至S214。
参考图1和图4,在操作S212中,优化器160可以对与紧接第一代之前的前一代的每个最优用例对应的模型化测试结果和分别与前一代各最优用例对应的各测试用例中的每一个测试用例所对应的模型化测试结果进行比较。每个模型化测试结果是可比较数字(例如,纯量值),使得优化器160可以相互比较各个用例的模型化测试结果。
在操作S214中,优化器160可以根据比较结果确定最优用例。例如,假定与第一代对应的有20个用例,并且20个用例中包括了紧接第一代之前的前一代的10个最优用例以及基于这10个最优用例产生的10个测试用例。优化器160可以将针对10个最优用例中的每一个的模型化测试结果和针对与这10个最优用例对应的10个测试用例中的每一个的模型化测试结果进行比较,并且可以确定针对第一代的最优用例。当第一用例是最优用例,并且第11用例是基于第一用例产生的测试用例时,针对第一用例的模型化测试结果可以与针对第11用例的模型化测试结果进行比较,并且在第一用例和第11用例之间具有更好的模型化测试结果的用例可以被确定为针对第一代的最优用例。
当第一代是第p代时,优化器160可以根据测试控制器140的控制基于分别针对与第一代对应的多个用例的模型化测试结果来确定最优用例,并且可以将该最优用例输出为最终的最优用例。这里,“p”是如前所述的正整数。
回到图1和图2,在操作S220中,用例发生器110可以基于与第一代对应的最优用例来产生与第二代对应的多个用例。操作S220可以包括在图5中示出的操作S222至S224。
参考图1和图5,在操作S222中,用例发生器110可以基于第一代的各个最优用例当中除第k个最优用例以外的至少一个用例来产生中间用例。假定第一代的最优用例包括“n”个最优用例Case1至Casen,如图6所示。这里,“n”是至少为2的整数,并且“k”是至少为1最大为“n”的整数。
假定最优用例Case1至Casen中的每一个包括四个操作条件。这里,出于清楚的目的示出了四个操作条件,但这仅仅是示例,并且操作条件的数量没有特别限定。第一用例Case1可以包括四个操作条件A1至D1,每个操作条件可以包括与编程电压、读电压、通过电压和擦除电压中的一个对应的电压值和时间值。
可以通过基于最优用例Case1至Casen中除第k个最优用例Casek以外的至少一个最优用例的变异来产生与第k个最优用例Casek对应的中间用例M-Casek。例如,可以基于第二最优用例Case2至第四最优用例Case4来产生与第一最优用例Case1对应的中间用例M-Case1。作为另一个示例,可以基于第一最优用例Case1、第三最优用例Case3和第四最优用例Case4来产生与第二最优用例Case2对应的中间用例M-Case2。作为又一示例,可以基于第一最优用例Case1、第二最优用例Case2和第四最优用例Case4来产生与第三最优用例Case3对应的中间用例M-Case3,等等。
对于中间用例M-Case1,当第一最优用例Case1对应于具有四行一列的向量时,可以将变异实现为分别与第二最优用例Case2至第四最优用例Case4对应的多个向量之间的运算。可以随机地确定该运算,只要操作条件具有由用户设定的范围内的值即可。可以预定该范围。
回到图1和图5,在操作S224中,用例发生器110可以通过将第k个最优用例Casek和与第k个最优用例Casek对应的中间用例M-Casek再结合来产生测试用例T-Casek。将中间用例M-Casek和第k个最优用例Casek再结合的过程可以被称作再结合,其是一种通过将包括在中间用例M-Casek中的一些操作条件与包括在第k个最优用例Casek中的一些操作条件再结合来产生新用例的操作。例如,可以通过将包括在第一最优用例Case1中的操作条件A1至D1当中的一些条件B1和D1与包括在与第一最优用例Case1对应的中间用例M-Case1中的操作条件A1'至D1'当中的一些条件A1'和C1'再结合来产生与第一最优用例Case1对应的测试用例T-Case1。
在图6示出的示例性实施例中,通过以下方式来产生测试用例T-Case1至T-Casen中的每一个,即,将分别包括在最优用例Case1至Casen中的第二操作条件B1至Bn中的对应的一个第二操作条件和分别包括在最优用例Case1至Casen中的第四操作条件D1至Dn中的对应的一个第四操作条件与分别包括在中间用例M-Case1至M-Casen中的第一操作条件A1'至An'中的对应的一个第一操作条件和分别包括在中间用例M-Case1至M-Casen中的第三操作条件C1'至Cn'中的对应的一个第三操作条件再结合。然而,这仅仅是示例,并且操作条件的再结合没有特别限定。
图12是用于解释图1所示的测试装置100的效果的比较示图。参考图1至图12,图12示出了第一覆盖Coverage1和第二覆盖Coverage2,第一覆盖Coverage1表示根据现有技术测试操作的被测试区域,第二覆盖Coverage2表示由根据示例性实施例的测试装置100执行的测试操作中的被测试区域。
第一覆盖Coverage1的面积对应于在现有技术测试操作中的被测试用例的范围,第二覆盖Coverage2的面积对应于在测试装置100的测试操作中的被测试用例的范围。第二覆盖Coverage2的面积远大于第一覆盖Coverage1的面积。因此,在比第一覆盖Coverage1更广泛的第二覆盖Coverage2中被确定为最优用例的第二最优用例OP2比在第一覆盖Coverage1中被确定为最优用例的第一最优用例OP1具有更好的测试结果。
为了针对半导体存储器50获得理想的操作条件,需要使用几十个操作条件来产生几乎数十万亿个用例,并且需要对它们全部进行测试。实际上目前不可能测试所有这数十万亿个用例。因此,在现有技术中,工程师依赖于其在相关测试操作领域中的知识来选择几百个用例,随后从所选择的用例当中确定最优用例。现有技术中的几百个用例的范围对应于第一覆盖Coverage1。
然而,在通过测试装置100的测试操作中,可以通过用例发生器110的变异和再结合来从数十万亿个用例当中随机地选择待测试用例。数十万亿个用例的范围对应于第二覆盖Coverage2。另外,优化器160通过一代中的最优用例与测试用例之间的模型化测试结果的比较来选择具有优异测试结果的用例,使得一代又一代之后能够挑选出具有更加优异的测试结果的用例。因此,当代的数量增加时,从数十万亿个用例中保留了具有最优异的测试结果的用例。
如上所述,根据一些示例性实施例,测试装置随机地产生用例,并且挑选出具有优异测试结果的用例,从而从广阔的覆盖中提取出能够提供高产量和高可靠性的最优用例。
虽然已经示出并说明了示例性实施例,但本领域普通技术人员应当理解的是,可以对这些示例性实施例在形式和细节方面做出各种改变而不背离由所附权利要求书限定的本发明构思的精神和范围。
Claims (20)
1.一种测试半导体存储器的方法,所述方法包括步骤:
根据与第一代对应的多个测试用例对半导体存储器执行测试并且针对所述多个测试用例产生模型化测试结果;
基于模型化测试结果从所述多个测试用例当中确定最优测试用例;以及
基于所述最优测试用例产生与第二代对应的多个测试用例。
2.根据权利要求1所述的方法,其中,确定n个最优测试用例,并且
其中,产生与第二代对应的多个测试用例的步骤包括:
基于所述n个最优测试用例当中除第k个最优测试用例以外的至少一个测试用例产生中间测试用例,其中,n是大于等于2的整数,k是最小为1最大为n的整数;以及
通过将所述中间测试用例与第k个最优测试用例再结合产生测试用例。
3.根据权利要求2所述的方法,其中,与第二代对应的多个测试用例包括各最优测试用例以及分别与各最优测试用例对应的各测试用例。
4.根据权利要求1所述的方法,其中,与第一代对应的多个测试用例中的每一个测试用例包括多个操作条件,并且半导体存储器包括多个存储块,并且
其中,执行测试并且产生模型化测试结果的步骤包括:
将与第一代对应的多个测试用例中的每一个测试用例的各个操作条件映射至通用内部总线信息;
使用映射的操作条件针对多个测试用例中的每一个测试用例产生测试程序;
根据测试程序对半导体存储器的存储块执行测试;以及
分析对存储块执行测试的结果并且产生模型化测试结果。
5.根据权利要求4所述的方法,其中,产生测试程序的步骤包括:产生测试程序,使得当对待测试存储块中的存储单元执行测试的测试次数大于正常操作周期时,对另一个存储块执行测试。
6.根据权利要求1所述的方法,其中,与第一代对应的多个测试用例包括在第一代之前的前一代的各最优测试用例以及分别与前一代的各最优测试用例对应的各测试用例,并且
基于模型化测试结果确定最优测试用例的步骤包括:
将前一代的各最优测试用例中的每一个最优测试用例所对应的模型化测试结果和分别与前一代的各最优测试用例对应的各测试用例中的一个测试用例所对应的模型化测试结果进行比较;以及
根据比较的结果确定针对第一代的最优测试用例。
7.根据权利要求1所述的方法,其中,执行测试并产生模型化测试结果的步骤包括:对于与第一代对应的多个测试用例当中的在第一代之前已经产生的测试用例不执行测试。
8.根据权利要求1所述的方法,其中,模型化测试结果包括半导体存储器的分布特性。
9.一种测试半导体存储器的方法,所述方法包括步骤:
基于模型化测试结果确定最优测试用例,所述模型化测试结果对应于基于与第一代对应的多个测试用例来对半导体存储器执行测试的结果;以及
基于最优测试用例产生与第二代对应的多个测试用例,
其中,与第一代对应的多个测试用例包括在第一代之前的前一代的各最优测试用例以及分别与前一代的各最优测试用例对应的各测试用例,并且
确定最优测试用例的步骤包括:
将前一代的各最优测试用例所对应的模型化测试结果和分别与前一代的各最优测试用例对应的各测试用例所对应的模型化测试结果进行比较;以及
根据比较的结果确定针对第一代的最优测试用例。
10.根据权利要求9所述的方法,其中,通过多个代递归地执行该方法,并且
根据比较的结果确定最优测试用例的步骤包括:当代为第p代时,将最优测试用例输出为最终的最优测试用例,其中p是正整数。
11.根据权利要求9所述的方法,其中,确定针对第一代的n个最优测试用例,并且产生与第二代对应的多个测试用例的步骤包括:
基于所述n个最优测试用例当中除第k个最优测试用例以外的至少一个测试用例产生中间测试用例,其中,n是大于等于2的整数,k是最小为1最大为n的整数;以及
通过将所述中间测试用例与第k个最优测试用例再结合产生各测试用例中的每一个测试用例。
12.根据权利要求11所述的方法,其中,与第二代对应的多个测试用例包括各最优测试用例以及分别与各最优测试用例对应的各测试用例。
13.根据权利要求9所述的方法,其中,与第一代对应的多个测试用例中的每一个测试用例包括多个操作条件,并且半导体存储器包括多个存储块,并且
其中,通过下列步骤产生模型化测试结果:将与第一代对应的多个测试用例中的每一个测试用例的各个操作条件映射至通用内部总线信息;使用映射的操作条件针对多个测试用例中的每一个测试用例产生测试程序;根据测试程序对半导体存储器的存储块执行测试;以及分析执行测试的结果并且产生模型化测试结果。
14.根据权利要求13所述的方法,其中,产生测试程序,使得当对待测试存储块中的存储单元执行测试的测试次数超出正常操作周期时,对另一个存储块执行测试。
15.根据权利要求9所述的方法,其中,模型化测试结果包括半导体存储器的分布特性。
16.一种测试半导体存储器的方法,所述方法包括步骤:
在给定的值的范围内随机产生多个测试用例;以及
将下列步骤执行多次迭代:
根据多个测试用例对半导体存储器执行测试并且针对多个测试用例产生多个模型化测试结果;
基于多个模型化测试结果从多个测试用例当中确定多个最优测试用例;以及
基于多个最优测试用例产生多个新的测试用例。
17.根据权利要求16所述的方法,其中,基于多个模型化测试结果确定多个最优测试用例的步骤包括:
将与前一代的多个最优测试用例中的每一个最优测试用例对应的模型化测试结果与对应于当前一代的多个测试用例的多个模型化测试结果进行比较;以及
根据比较的结果确定针对当前一代的多个最优测试用例。
18.根据权利要求17所述的方法,其中,产生多个新的测试用例的步骤包括:
使用除第k个最优测试用例以外的多个最优测试用例产生多个变异测试用例,其中k是正整数;以及
通过将每一个变异测试用例与其对应的被除去的第k个最优测试用例再结合来产生多个新的测试用例。
19.根据权利要求18所述的方法,其中,多个新的测试用例还包括多个最优测试用例。
20.根据权利要求19所述的方法,其中,执行p次迭代,其中p是正整数,并且所述方法还包括:
在执行了第p次迭代之后,将多个最优测试用例输出为最终的最优测试用例。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2014-0039435 | 2014-04-02 | ||
KR1020140039435A KR20150114795A (ko) | 2014-04-02 | 2014-04-02 | 반도체 메모리 장치의 테스트 방법, 테스트 장치, 및 반도체 메모리 장치의 테스트 프로그램을 저장하는 컴퓨터로 읽을 수 있는 기록 매체 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104979018A CN104979018A (zh) | 2015-10-14 |
CN104979018B true CN104979018B (zh) | 2019-11-15 |
Family
ID=54210334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510154675.6A Active CN104979018B (zh) | 2014-04-02 | 2015-04-02 | 测试半导体存储器的方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9666304B2 (zh) |
JP (1) | JP2015198256A (zh) |
KR (1) | KR20150114795A (zh) |
CN (1) | CN104979018B (zh) |
TW (1) | TWI705451B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI661297B (zh) * | 2017-11-30 | 2019-06-01 | 財團法人資訊工業策進會 | 監控系統及監控方法 |
JP7112904B2 (ja) * | 2018-07-20 | 2022-08-04 | ラピスセミコンダクタ株式会社 | 半導体メモリのテスト方法 |
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JP5193112B2 (ja) | 2009-03-31 | 2013-05-08 | 東レエンジニアリング株式会社 | 半導体ウエーハ外観検査装置の検査条件データ生成方法及び検査システム |
-
2014
- 2014-04-02 KR KR1020140039435A patent/KR20150114795A/ko not_active Application Discontinuation
-
2015
- 2015-04-01 US US14/676,395 patent/US9666304B2/en active Active
- 2015-04-01 TW TW104110721A patent/TWI705451B/zh active
- 2015-04-02 CN CN201510154675.6A patent/CN104979018B/zh active Active
- 2015-04-02 JP JP2015076190A patent/JP2015198256A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
KR20150114795A (ko) | 2015-10-13 |
US9666304B2 (en) | 2017-05-30 |
TWI705451B (zh) | 2020-09-21 |
TW201603038A (zh) | 2016-01-16 |
US20150287476A1 (en) | 2015-10-08 |
JP2015198256A (ja) | 2015-11-09 |
CN104979018A (zh) | 2015-10-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |