JP2005291758A

JP2005291758A - 半導体集積回路のテスト方法及び半導体集積回路のテストプログラム生成プログラム

Info

Publication number: JP2005291758A
Application number: JP2004103522A
Authority: JP
Inventors: Kenji Noda; 健治埜田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2005-10-20

Abstract

【課題】
歩留りを殆ど変化させることなく、試験時間の短縮を図ることが可能な、半導体集積回路のテスト方法及びテストプログラムを提供すること。
【解決手段】
本発明にかかるテスト方法は、まず、基準テストパタンを生成する（Ｓ１）。次に、故障検出率とテストパタン数の対応を求める（Ｓ２２）。また、故障検出率を設定する（Ｓ２３）。設定された故障検出率に基づいて、故障検出率とテストパタン数の対応を参照して、当該故障検出率を達成するためのテストパタン数を算出し、算出されたテストパタン数分の、基準テストパタンに含まれるテストパタンをウェハ試験用テストパタンとしてウェハ試験用テストプログラムを作成する（Ｓ３）。パッケージ試験用テストパタンは、基準テストパタンを用いる。
【選択図】図１

Description

本発明は、半導体集積回路のテスト方法及び半導体集積回路のテストプログラム生成プログラムに関するものであり、より詳しくは、例えば、ウェハ試験やパッケージ試験等の複数の試験を行なう場合におけるテストプログラムの生成に関する。

従来より半導体集積回路に対しては、様々な試験（テスト）が行なわれている（例えば、特許文献１等）。半導体集積回路の試験には、ウェハ状態で行なわれるウェハ試験やパッケージ化後に行なわれるパッケージ試験がある。

図４は、第１の従来例にかかるテスト方法を示すフローチャートである。このテスト方法では、まず、ウェハ試験とパッケージ試験の両方に適用する１つのテストパタンを生成する（Ｓ１）。１種類のテストパタンの生成には、例えば、コンピュータ２台で２日を要する。生成したテストパタンを記憶手段に格納する（Ｓ２）。そして、このテストパタンに基づき、テストプログラムを作成する（Ｓ３）。作成したテストプログラムに基づき、ウェハ試験用テストプログラム（Ｓ４１）とパッケージ試験用のテストプログラム（Ｓ４２）を作成する。

半導体ＩＣは、図４に示されるように、ウェハ製造（Ｓ１０１）、ウェハ試験（Ｓ１０２）、パッケージング（Ｓ１０３）、パッケージ試験（Ｓ１０４）及び出荷（Ｓ１０５）の各工程を経て、製造、試験及び出荷が行なわれる。作成されたウェハ試験用テストプログラム（Ｓ４１）に基づいてウェハ試験（Ｓ１０２）が実行され、良品／不良品の判定が行なわれる。また、パッケージ試験用のテストプログラム（Ｓ４２）に基づいてパッケージ試験（Ｓ１０４）が実行され、良品／不良品の判定が行なわれる。

図５は、第２の従来例にかかるテスト方法を示すフローチャートである。このテスト方法では、まず、検出率の異なるウェハ試験用とパッケージ試験用の別々のテストパタンを生成する（Ｓ１１、Ｓ１２）。生成したテストパタンをそれぞれ記憶手段に格納する（Ｓ２１、Ｓ２２）。そして、ウェハ試験用テストパタンに基づいてウェハ試験用テストプログラムを作成し（Ｓ３１）、記憶手段に格納する（Ｓ４１）。また、パッケージ試験用テストパタンに基づいてパッケージ試験用テストプログラムを作成し（Ｓ３２）、記憶手段に格納する（Ｓ４２）。

そして、作成されたウェハ試験用テストプログラム（Ｓ４１）に基づいてウェハ試験（Ｓ１０２）が実行され、良品／不良品の判定が行なわれる。また、パッケージ試験用のテストプログラム（Ｓ４２）に基づいてパッケージ試験（Ｓ１０４）が実行され、良品／不良品の判定が行なわれる。
特開平９−１２７２１３号公報

上述の第１の従来例にかかるテスト方法によれば、ウェハ状態で行なわれるウェハ試験と、パッケージ化後のパッケージ試験とにおいて、同じテストパタンで実行するが、当該テストパタンは故障検出率を高くできるように作成された全部のテストパタンで実行されるため、ウェハ試験とパッケージ試験で同じテスト時間がかかり、テスト時間が長くなるという問題点があった。

上述の第２の従来例にかかるテスト方法によれば、テスト時間を短縮するために、ウェハ試験用とパッケージ試験用でテストパタンの異なる故障検出率のテストパタンを使用しようとすると、パッケージ試験用とウェハ試験用とで別々にテストパタンを作成する必要がある。そのため、テストパタン生成に余分な時間と、２つのテストパタンを記憶するハードウェアリソースが必要になる。この第２の従来例においては、パタン数と検出率対応情報がないため、テストパタンを生成した後では、走行パタン数を変更できないという問題点もある。

本発明は、かかる問題を解消するためになされたものであり、歩留りを殆ど変化させることなく、試験時間の短縮を図ることが可能な、半導体集積回路のテスト方法及びテストプログラム生成プログラムを提供することにある。

本発明にかかるテスト方法は、半導体集積回路に対して少なくとも第１の試験と第２の試験を実行する半導体集積回路のテスト方法であって、作成された基準テストパタンの、前記半導体集積回路に対する故障検出率とテストパタン数の対応を求めるステップと、前記第１の試験に対する故障検出率を設定するステップと、前記設定された故障検出率に基づいて、前記故障検出率とテストパタン数の対応を参照して、当該故障検出率を達成するためのテストパタン数を算出するステップと、算出されたテストパタン数分の、前記基準テストパタンに含まれるテストパタンを第１の試験用テストパタンとして第１の試験用テストプログラムを作成するステップとを備えたものである。

ここで、前記基準テストパタンを第２の試験用テストパタンとして第２の試験用テストプログラムを作成するステップを備えることが好ましい。

さらに、前記第２の試験に対する故障検出率を設定するステップと、前記設定された故障検出率に基づいて、前記故障検出率とテストパタン数の対応を参照して、当該第２の試験に対する故障検出率を達成するためのテストパタン数を算出するステップと、算出されたテストパタン数分の、前記基準テストパタンに含まれるテストパタンを第２の試験用テストパタンとして第２の試験用テストプログラムを作成するステップとを備えるようにしてもよい。

前記故障検出率とテストパタン数の対応は、当該故障検出率とテストパタン数を対応付けたテーブルにより記憶手段に格納されることが望ましい。

また、前記第１の試験用テストプログラムにより、前記半導体集積回路に対して第１の試験を実行するステップと、前記第２の試験用テストプログラムにより、前記半導体集積回路に対して第２の試験を実行するステップとを備えるようにしてもよい。

好適な実施の形態において、前記第１の試験は、ウェハ試験であり、前記第２の試験はパッケージ試験である。

本発明にかかるテストプログラム生成プログラムは、半導体集積回路に対して第１の試験を実行するための第１の試験用テストプログラムと、第２の試験を実行するための第２の試験用テストプログラムを生成するためのテストプログラム生成プログラムであって、当該テストプログラム生成プログラムは、コンピュータに対して、基準テストパタンの、前記半導体集積回路に対する故障検出率とテストパタン数の対応を求めるステップと、前記第１の試験に対する故障検出率の設定するステップと、前記設定された故障検出率に基づいて、前記故障検出率とテストパタン数の対応を参照して、当該故障検出率を達成するためのテストパタン数を算出するステップと、算出されたテストパタン数分の、前記基準テストパタンに含まれるテストパタンを第１の試験用テストパタンとして第１の試験用テストプログラムを作成するステップとを実行させるものである。

ここで、前記基準テストパタンを第２の試験用テストパタンとして第２の試験用テストプログラムを作成するステップをさらにコンピュータに実行させることが好ましい。

また、前記第２の試験に対する故障検出率を設定するステップと、前記設定された故障検出率に基づいて、前記故障検出率とテストパタン数の対応を参照して、当該第２の試験に対する故障検出率を達成するためのテストパタン数を算出するステップと、算出されたテストパタン数分の、前記基準テストパタンに含まれるテストパタンを第２の試験用テストパタンとして第２の試験用テストプログラムを作成するステップをさらにコンピュータに実行させるようにしてもよい。

また、前記故障検出率とテストパタン数の対応は、当該故障検出率とテストパタン数を対応付けたテーブルにより記憶手段に格納されることが望ましい。

本発明によれば、歩留りを殆ど変化させることなく、試験時間の短縮を図ることが可能な、半導体集積回路のテスト方法及びテストプログラム生成プログラムを提供することができる。

図１は、本発明にかかる半導体集積回路のテスト方法を示すフローチャートである。図に示されるように、半導体ＩＣは、ウェハ製造（Ｓ１０１）、ウェハ試験（Ｓ１０２）、パッケージング（Ｓ１０３）、パッケージ試験（Ｓ１０４）及び出荷（Ｓ１０５）の各工程を経て、製造、試験及び出荷が行なわれる。当該ウェハ試験（Ｓ１０２）、パッケージ試験（Ｓ１０４）は、テストパタンに従う信号を入力端子に入力し、出力端子より出力される信号を検出する試験の他、いわゆるスキャンテストも含まれる。

本発明にかかる半導体集積回路のテスト方法においては、まず、基準となるテストパタン（以下、基準テストパタン）を作成する（Ｓ１）。基準テストパタンは、周知のテストパタン作成装置によって作成され、当該テストパタン作成装置の内部記憶手段又は外部記憶手段に格納される（Ｓ２１）。作成されるテストパタン数は、試験対象となる半導体集積回路の構成によって大きく異なるが、例えば、５００から数１０００である。

基準テストパタンを作成する際に、同時に、故障検出率を算出し、当該故障検出率をパタン数と関連付けて記憶手段に格納しておく。この処理は、テストパタン作成装置によって実行することも可能であるが、テストパタン作成装置より基準テストパタンを出力し、出力された基準テストパタンに基づきテストプログラム作成装置により実行することも可能である。

テストプログラム作成装置は、例えば、テストプログラム生成プログラムをコンピュータにインストールすることにより構成される。当該コンピュータは、ＣＰＵ、ＲＯＭ、ＲＡＭ、ハードディスク等のハードウェア構成を有するとともに、ＯＳ（Operation System）プログラム及びテストプログラム生成プログラム等のアプリケーションプログラムをハードディスク上に格納している。そして、適宜、これらのプログラムをＲＡＭ上に展開した上で、ＣＰＵにより所定の処理を実行する。

ここで、故障検出率について説明しておく。この故障検出率は、例えば、次の式によって算出する。
故障検出率＝（Ｓ０＋Ｓ１）／（Ｓ＊２）・・・（１）
式（１）において、Ｓ０は所定のテストパタンで一度でも"０"になったノードの数、Ｓ１は所定のテストパタンで一度でも"１"になったノードの数、Ｓは全ノード数である。なお、ここで「ノード」とは、ＩＣ内部のそれぞれの信号線のことである。式（１）では故障モデルとして、縮退故障モデルを用いているため、テストパタンからより多くのノードが"０"及び"１"にセットされるパタンを検索すれば良い。この式は、全ノードの数の内のどれだけのノードが"０"及び"１"にセットされているか表したものなので、値が大きいと検出率が高いということになる。なお、縮退故障モデルは、単に一例にすぎないので、他の故障を検出したいならば、その故障モデルに見合った式を用いれば良い。

故障検出率は、具体的には、試験対象となる半導体集積回路において論理演算により求めることが可能であり、コンピュータにより求めることが可能である。

故障検出率とパタン数の対応を示すグラフを図２に示す。図に示されるように、故障検出率は、パタン数を増加させるに伴って増加する。しかしながら、パタン数の増加に伴う故障検出率の増加率は、パタン数の増加に伴って低下する。この例では、９５％の故障検出率を得るためのパタン数は、９８％の故障検出率を得るためのパタン数は約半分であり、後半の故障検出率の増加率は極めて低い。尚、パタン数の削減割合は回路の構成により異なる。

また、故障検出率とパタン数を関連付けることにより得られるテーブルの例を図３に示す。このテーブルは、図２に示すグラフの値を離散的な数値で表わしたものである。この例では、パタン数が２５６で故障検出率が９８％に達し、その後３２０までパタン数を増加させても故障検出率は殆ど変化しない。他方、９５％の故障検出率を得るためのパタン数は１６０であり、９８％の故障検出率を得るためのパタン数２５６よりも極めて少ないことが判る。

また、ユーザは、テストプログラム作成装置に対してキーボード等の入力手段により故障検出率を入力して設定する。入力された故障検出率はテストプログラム作成装置における所定の記憶手段中に格納される。この故障検出率は、ウェハ試験、パッケージ試験のそれぞれにおいて、ユーザが必要と判断し、設定したものである。例えば、ウェハ試験を９５％、パッケージ試験を９８％と設定することができる。このとき、パッケージ試験の方が、ウェハ試験よりも後に実行されるため、より厳密なテストを行なう必要があるとの観点からすれば、ウェハ試験よりもパッケージ試験の方が故障検出率が高くなるように設定すべきである。他方、初期段階で厳しいテストを課す方が作業効率が高まるという観点に立てば、パッケージ試験よりもウェハ試験の方が故障検出率が高くなるように設定する。いずれにしても、本発明の実施の形態によれば、ウェハ試験とパッケージ試験とで、試験時間を短縮化するという観点から、異なる故障検出率を設定する必要がある。

次に、基準テストパタン（Ｓ２１）、故障検出率とパタン数を関連付けたテーブル（Ｓ２２）、設定された故障検出率（Ｓ２３）に基づいて、テストプログラムを生成する（Ｓ３）。

まず、ウェハ試験用テストプログラムの作成処理について説明する。ユーザは、テストプログラム作成装置に対してウェハ試験用テストプログラムの作成要求を入力する。この作成要求は、必ずしもユーザにより発生する必要はなく、テストプログラム作成装置内部において発生してもよい。テストプログラム作成装置は、インストールされたテストプログラム生成プログラムが起動することにより、当該作成要求に応じて、別途設定されたウェハ試験の故障検出率に基づいて故障検出率とパタン数を関連付けたテーブルを参照し、設定された故障検出率にするために必要なテストパタン数を算出する。図３に示す例において、設定されたウェハ試験の故障検出率が９５％の場合には、パタン数１６０が算出される。尚、設定された故障検出率と同じ値が当該テーブル上にない場合には、当該テーブルにある値を内挿することにより対応するパタン数を算出してもよいし、設定された故障検出率よりも高い故障検出率で最も近い値の故障検出率をテーブル上で選択して、当該選択された故障検出率に対応するパタン数を抽出することによってパタン数を算出してもよい。

テストプログラム作成装置は、このようにしてパタン数を算出すると、記憶手段に格納された基準テストパタンのうち、当該パタン数分のテストパタンをウェハ試験用のテストパタンとする。図３に示す例では、１６０のテストパタンがウェハ試験用のテストパタンとされ、ウェハ試験用テストプログラムが生成される（Ｓ４１）。

次に、パッケージ試験用テストプログラムの作成処理について説明する。ユーザは、テストプログラム作成装置に対してパッケージ試験用テストプログラムの作成要求を入力する。この作成要求は、必ずしもユーザにより発生する必要はなく、テストプログラム作成装置内部において発生してもよい。テストプログラム作成装置は、インストールされたテストプログラム生成プログラムが起動することにより、当該作成要求に応じて、別途設定されたウェハ試験の故障検出率に基づいて故障検出率とパタン数を関連付けたテーブルを参照し、設定された故障検出率にするために必要なテストパタン数を算出する。図３に示す例において、設定されたパッケージ試験の故障検出率が９８％の場合には、パタン数２５６が算出される。このとき、予めパッケージ試験の故障検出率として設定した値が、基準テストパタンを生成する際に設定された故障検出率の値と同じであれば、特にパタン数の算出を行なう必要がない。

テストプログラム作成装置は、このようにしてパタン数を算出すると、記憶手段に格納された基準テストパタンのうち、当該パタン数分のテストパタンをパッケージ試験用のテストパタンとする。図３に示す例では、２５６のテストパタンがパッケージ試験用のテストパタンとされ、パッケージ試験用テストプログラムが生成される（Ｓ４２）。このとき、予めパッケージ試験の故障検出率として設定した値が、基準テストパタンを生成する際に設定された故障検出率の値と同じであれば、単純に、基準テストパタンの全パタンをパッケージ試験用テストパタンとしてパッケージ試験用テストプログラムを生成すればよい。

作成されたウェハ試験用テストプログラムは、ウェハ試験（Ｓ１０２）において用いられ、同じく作成されたパッケージ試験用テストプログラムは、パッケージ試験（Ｓ１０４）において用いられる。

このように、本発明にかかる半導体集積回路の試験方法によれば、テストプログラムを作成する際には、複数の試験のうち少なくとも一つの試験で用いられるテストパタン数について故障検出率とパタン数の対応から必要なパタン数を算出しているため、歩留りを殆ど低下させることなく、パタン数を削減することができ、試験時間を短縮化できる。

また、ウェハ試験とパッケージ試験で故障検出率を変更することにより、一つテストパタンから、故障検出率の異なるテストプログラムを作成するようにしているため、テストパタンの生成は、一度のみでよい。従って、テストパタンの生成時間を短縮することができる。また、本発明によれば、テストパタン生成を2度行なわないため、テストパタン生成に要する時間、テストパタンを記憶するためのディスクのハードウェアリソースの削減が可能となる。

この例では、特にパッケージ試験においては、従来と同程度の故障検出率で試験を行なうため、不良品が最終的に顧客に流出することはない。

尚、上述の例では、ウェハ試験とパッケージ試験を例示したが、これに限らず他の試験であってもよい。

本発明によるテスト方法を示すフローチャートである。故障検出率とテストパタン数の関連を示すグラフである。故障検出率とテストパタン数を特定するテーブルである。従来のテスト方法を示すフローチャートである。従来のテスト方法を示すフローチャートである。

符号の説明

Ｓ１テストパタン生成
Ｓ２１テストパタン
Ｓ２２故障検出率とパタン数対応
Ｓ２３故障検出率設定
Ｓ３テストプログラム生成
Ｓ４１ウェハ試験用テストプログラム
Ｓ４２パッケージ試験用テストプログラム

Claims

半導体集積回路に対して少なくとも第１の試験と第２の試験を実行する半導体集積回路のテスト方法であって、
作成された基準テストパタンの、前記半導体集積回路に対する故障検出率とテストパタン数の対応を求めるステップと、
前記第１の試験に対する故障検出率を設定するステップと、
前記設定された故障検出率に基づいて、前記故障検出率とテストパタン数の対応を参照して、当該故障検出率を達成するためのテストパタン数を算出するステップと、
算出されたテストパタン数分の、前記基準テストパタンに含まれるテストパタンを第1の試験用テストパタンとして第１の試験用テストプログラムを作成するステップとを備えた半導体集積回路のテスト方法。
前記基準テストパタンを第２の試験用テストパタンとして第２の試験用テストプログラムを作成するステップをさらに備えたことを特徴とする請求項１記載の半導体集積回路のテスト方法。
前記第２の試験に対する故障検出率を設定するステップと、
前記設定された故障検出率に基づいて、前記故障検出率とテストパタン数の対応を参照して、当該第２の試験に対する故障検出率を達成するためのテストパタン数を算出するステップと、
算出されたテストパタン数分の、前記基準テストパタンに含まれるテストパタンを第２の試験用テストパタンとして第２の試験用テストプログラムを作成するステップとをさらに備えたことを特徴とする請求項１記載の半導体集積回路のテスト方法。
前記故障検出率とテストパタン数の対応は、当該故障検出率とテストパタン数を対応付けたテーブルにより記憶手段に格納されることを特徴とする請求項１記載の半導体集積回路装置のテスト方法。
前記第１の試験用テストプログラムにより、前記半導体集積回路に対して第１の試験を実行するステップと、
前記第２の試験用テストプログラムにより、前記半導体集積回路に対して第２の試験を実行するステップとをさらに備えたことを特徴とする請求項１記載の半導体集積回路のテスト方法。
前記第１の試験は、ウェハ試験であり、前記第２の試験はパッケージ試験であることを特徴とする請求項１記載の半導体集積回路のテスト方法。
半導体集積回路に対して第１の試験を実行するための第１の試験用テストプログラムと、第２の試験を実行するための第２の試験用テストプログラムを生成するためのテストプログラム生成プログラムであって、
当該テストプログラム生成プログラムは、コンピュータに対して、
基準テストパタンの、前記半導体集積回路に対する故障検出率とテストパタン数の対応を求めるステップと、
前記第１の試験に対する故障検出率の設定するステップと、
前記設定された故障検出率に基づいて、前記故障検出率とテストパタン数の対応を参照して、当該故障検出率を達成するためのテストパタン数を算出するステップと、
算出されたテストパタン数分の、前記基準テストパタンに含まれるテストパタンを第1の試験用テストパタンとして第１の試験用テストプログラムを作成するステップとを実行させるテストプログラム生成プログラム。
前記基準テストパタンを第２の試験用テストパタンとして第２の試験用テストプログラムを作成するステップをさらにコンピュータに実行させることを特徴とする請求項７記載のテストプログラム生成プログラム。
前記第２の試験に対する故障検出率を設定するステップと、
前記設定された故障検出率に基づいて、前記故障検出率とテストパタン数の対応を参照して、当該第２の試験に対する故障検出率を達成するためのテストパタン数を算出するステップと、
算出されたテストパタン数分の、前記基準テストパタンに含まれるテストパタンを第２の試験用テストパタンとして第２の試験用テストプログラムを作成するステップをさらにコンピュータに実行させることを特徴とする請求項７記載のテストプログラム生成プログラム。
前記故障検出率とテストパタン数の対応は、当該故障検出率とテストパタン数を対応付けたテーブルにより記憶手段に格納されることを特徴とする請求項７記載のテストプログラム生成プログラム。
前記第１の試験は、ウェハ試験であり、前記第２の試験はパッケージ試験であることを特徴とする請求項７記載のテストプログラム生成プログラム。