TWI705451B - 測試半導體記憶裝置之方法、測試裝置、以及用於記錄供半導體記憶裝置用的測試程式之電腦可讀記錄媒體 - Google Patents
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Abstract
本發明係提供一種測試一半導體記憶裝置之方法。該方法包含依據對應於一第一次產生之多數案例執行一測試以及產生供該等多數案例用之模型化測試結果,依據該等模型化測試結果由該等多數案例中決定最佳案例,以及依據該等最佳案例產生對應於一第二次產生之多數案例。
Description
本申請案主張2014年4月2日申請之韓國專利申請案第10-2014-0039435之優先權,該申請案之揭示內容係整體併入此處供參考。
本發明與示範性實施例一致之方法及裝置係有關測試半導體記憶裝置以及,更特定地,係有關一種半導體記憶裝置測試方法而藉由該測試方法可將一晶圓狀態中之一半導體記憶裝置用之一最佳操作條件擷取出來。
半導體記憶裝置係依據當該裝置之電源中斷時所儲存之資料是否會遺失而分成依電性記憶裝置及非依電性記憶裝置。非依電性記憶裝置之作業模式係分成一寫入
模式或程式模式而該模式中資料係儲存在一記憶胞元內、一讀取模式而該模式中資料係自記憶胞元讀取、以及一抹除模式而該模式中所儲存之資料係自記憶胞元抹除。當發展供有效儲存資料用之非依電性記憶裝置時,此類作業特性及其他各種特性諸如製程特性及結構特性均需加以考慮。
在製造非依電性記憶裝置時,測試係在一晶圓階
段期間加以執行以便瞭解最佳操作條件。當各種操作條件納入考慮時,測試通常係依據一工程師的知識加以執行因為測試之次數係受到限制者。因此,一不利之處在於極可能實際最佳操作條件以外之操作條件被選取作為最佳條件。
依據一示範性實施例之一態樣,係提供一種測試一半導體記憶裝置之方法,該方法包含依據對應於一第一次產生之多數案例在該半導體記憶裝置上執行一測試以及產生供每一該等多數案例用之一模型化測試結果,依據該等模型化測試結果由該等多數案例中決定最佳案例,以及依據該等最佳案例產生對應於一第二次產生之多數案例。
依據另一示範性實施例之一態樣,係提供一種測試一半導體記憶裝置之方法,該方法包含依據對應於以對應一第一次產生之多數案例為基礎在該半導體記憶裝置上執行一測試之一結果之一模型化測試結果決定最佳案例;
以及依據該等最佳案例產生對應於一第二次產生之多數案例,其中對應於該第一次產生之該等多數案例包含該第一次產生前之一先前產生之最佳案例及分別對應於該先前產生之該等最佳案例之測試案例,以及該決定該等最佳案例包含將對應於該先前產生之該等最佳案例之一模型化測試結果與對應於分別對應該先前產生之該等最佳案例之該等測試案例之一模型化測試結果作比較;以及依據該比較之一結果決定供該第一次產生用之該等最佳案例。
依據另一示範性實施例之一態樣,係提供一種電
腦可讀記錄媒體而該媒體上記錄一測試程式,該測試程式包含一測試操作器組配成依據對應於一第一次產生之多數案例執行一測試以及產生供該等多數案例用之模型化測試結果;一最佳化器組配成依據該模型化測試結果由該等多數案例中決定最佳案例;以及一案例產生器組配成依據該等最佳案例產生對應於一第二次產生之多數案例。
依據另一示範性實施例之一態樣,係提供一種測
試裝置包含一測試操作器組配成依據對應於一第一次產生之多數案例執行一測試以及產生供該等多數案例用之模型化測試結果;依最佳化器組配成依據該等模型化測試結果由該等多數案例中決定最佳案例;以及一案例產生器組配成依據該等最佳案例產生對應於一第二次產生之多數案例。
依據另一示範性實施例之一態樣,係提供一種用
以測試一半導體記憶裝置之測試裝置該測式裝置包含一處
理器組配成依據輸入資料執行一測試程式;以及一記憶體組配成儲存由該測試程式之該執行所產生之輸出資料,其中該輸入資料包含有關供該半導體記憶裝置用之操作條件、每一該等操作條件之一可變範圍、一目標函數、以及一最佳案例決定數量之資訊中之至少一種。
依據另一示範性實施例之一態樣,係提供一種測
試一半導體記憶裝置之方法,該方法包含在一特定之數值範圍內隨機地產生多數測試案例;以及執行下列作業之多次疊代:依據該等多數測試案例在該半導體記憶裝置上執行一測試以及產生供該等測試案例用之模型化測試結果;依據該等模型化測試結果由該等測試案例中決定最佳測試案例;以及依據該決定之最佳測試案例產生多數新測試案例。
10‧‧‧晶圓
50‧‧‧晶片/半導體記憶裝置
60‧‧‧記憶胞元陣列
P1--P3‧‧‧分佈特性資訊項目
100‧‧‧測試裝置
S200--S224‧‧‧作業步驟
110‧‧‧案例產生器
V1‧‧‧第一偏差
115‧‧‧測試操作器
V2‧‧‧第二偏差
120‧‧‧UIB映射器
OP1‧‧‧第一最佳案例
130‧‧‧測試程式產生器
OP2‧‧‧第二最佳案例
140‧‧‧測試控制器
Coverage1‧‧‧涵蓋區1
150‧‧‧結果分析器
Coverage2‧‧‧涵蓋區2
160‧‧‧最佳化器
上述及其他態樣係藉著參考隨附圖式詳細說明示範性實施例而變得更加顯而易見,其中:圖1係,依據一示範性實施例,一測試裝置之一方塊圖;圖2係,依據一示範性實施例,一種操作圖1所揭示之測試裝置之方法之一流程圖;圖3係,依據一示範性實施例,在圖2所揭示之方法中產生一測試結果之一作業之一詳細流程圖;圖4係,依據一示範性實施例,在圖2所揭示之方法中決定最佳案例之一作業之一詳細流程圖;
圖5係,依據一示範性實施例,在圖2所揭示之方法中產生對應於一第二次產生之多數案例之一作業之一詳細流程圖;圖6係,依據一示範性實施例,用以說明圖1所揭示之一案例產生器之作業之一圖式;圖7係,依據一示範性實施例,揭示隨著時間之一記憶胞元之一特性中之變化之一圖式;圖8係,依據一示範性實施例,用以說明利用圖7所揭示之記憶胞元之特性中之變化之一測試程式產生器之作業之一圖式;圖9係,依據一示範性實施例,一圖式顯示胞元分佈以說明圖1所揭示之一結果分析器之作業;圖10係,依據一示範性實施例,一圖式顯示每一字線中之失效位元數量以說明圖1所揭示之結果分析器之作業;圖11係,依據一示範性實施例,一圖式顯示多數晶片中之一平均特性之偏差以說明圖1所揭示之結果分析器之作業;以及圖12係一比較圖用以說明圖1所揭示之測試裝置之效能。
示範性實施例現將參考隨附圖式在下文中更完整地加以說明,該等圖式中顯示各種示範性實施例。然而,
本發明之概念可以許多不同型式加以體現以及不應被闡釋為受限於此處所說明之示範性實施例。相反地,此類示範性實施例係如此提供使得本揭示內容將透測且完整,以及將本發明概念完整地傳達給熟悉本技藝之人士。在圖式中,層及區域之大小及相對大小為清楚起見可加以擴大。類似號碼在各個方面均指類似元件。
將理解的是,當一元件稱為”連接”或”耦接”至另
一元件時,該元件可直接連接或耦接至另一元件,或可能存在中間元件。相比之下,當一元件稱為”直接連接”或”直接耦接”至另一元件時,則不會存在中間元件。如此處所使用者,術語”及/或”包含一或多個關聯列出項目之任何及全部組合以及可縮寫為”/”。
將理解的是,雖然術語”第一"、"第二"、等可在
此處使用以說明各種元件,然而此類元件不應受限於此類術語。此類術語僅係用以區別一元件與另一元件而已。例如,一”第一”信號可稱為一”第二”信號,以及類似地,一”第二”信號可稱為一”第一”信號而不致偏離本揭示內容之教示。
此處所使用之術語僅係基於說明特定示範性實
施例之目的而已且並無意圖作為限制。如此處所使用者,除非上下文清楚地作另外指示,否則單數形式”一(a)”、”一(an)”、”該(the)”亦意圖包含複數形式。進一步將理解的是,術語"包含(comprises)"及/或"包含(comprising)"、或"包含(includes)”及/或”包含(including)”當於此說明書中使用
時,係明確指出所述特徵、區域、整數、步驟、作業、元件、及/或組件之存在,但並不排除存在或添加一或多個其他特徵、區域、整數、步驟、作業、元件、組件、及/或其群組。
除非特別定義,否則此處所使用之全部術語(包
含技術及科學術語)均具有與本發明概念所屬技藝中之一普通技術人士所共通理解者相同之意義。將進一步理解的是,術語,諸如該等定義於通用字典中者,應解釋為具有一意義而該意義係與相關技藝及/或本申請案之上下文中之該等術語之意義一致,以及除非明確地在此處如此定義,否則將不會以一理想化或過度正式之含義加以解釋。
圖1係依據一示範性實施例之一測試裝置之一方
塊圖。一測試裝置100係用以測試一晶圓狀態中之半導體記憶裝置。一晶圓10包含多數晶片50,該等晶片可為半導體記憶裝置50。雖然一5x5晶片陣列係顯示於圖1中,然而本技藝中之一普通技術人士將理解幾何形狀及晶片數量並未特別加以限制。
當每一半導體記憶裝置50自晶圓10分離並安裝
至一模組之後運作時,一測試作業係用以決定每一半導體記憶裝置50之最佳操作條件。換言之,半導體記憶裝置50係設定成經由晶圓狀態中之測試作業所決定之相同最佳操作條件以及接著係切割成晶片。當最佳操作條件設定錯誤時,半導體記憶裝置50之良率及可靠性可能減少。據此,正確地決定最佳操作條件可增加半導體記憶裝置50之良率
及可靠性。
半導體記憶裝置50可利用非依電性記憶體或依電性記憶體加以執行。非依電性記憶體可為記憶體,諸如可程式唯讀記憶體(PROM)、可抹除PROM(EPROM)、電子式EPROM(EEPROM)、快閃記憶體、或相變隨機存取記憶體(PRAM),前述記憶體無論電力是否供應均可保存資料。依電性記憶體可為記憶體,諸如動態隨機存取記憶體(DRAM)或靜態RAM(SRAM),前述記憶體僅在電力供應時始保存資料。
測試裝置100可利用預定操作條件執行晶片50、分析輸出數值、以及決定最佳操作條件。測試裝置100可包含一案例產生器110、一測試操作器115、以及一最佳化器160。測試裝置100可在接收包含來自一外界,例如,一使用者,之用於測試裝置100之作業之基本資訊之輸入資料後操作。輸入資料可包含有關操作條件、操作條件之變動範圍、一目標函數、以及一最佳案例決定數字”p”之資訊中之一或多種,前述資訊將稍後加以說明。
測試裝置100可提供對應於一測試作業之一結果之一外界,例如,一使用者,輸出資料。輸出資料可包含一測試結果、一模型化測試結果、最佳案例、以及一最終最佳案例中之一或多種。
案例產生器110可產生及提供用於測試操作器115之多數案例。該等案例可包含有關供半導體記憶裝置50用之操作條件之資訊。操作條件包含時間值與電壓值諸如
一參考電壓、一程式電壓、一讀取電壓、一通過電壓、以及一抹除電壓,等之條件,而該等條件係用於操作半導體記憶裝置50。
當一測試作業開始時,案例產生器110可隨機產
生對應於一第一次產生之多數案例。隨機產生表示每一案例之操作條件具有由一使用者所決定之一範圍內之隨機值。
該範圍可預先決定。例如,對應於第一次產生之案例中之一案例之一讀取電壓可具有由使用者在案例產生器110中所設定之一0.5至2.0V之範圍內之一隨機值1.6V,然而另一案例中之一讀取電壓可具有0.5至2.0V範圍內之一隨機值0.7V,以及在另一案例中讀取電壓可為0.5至2.0V範圍內之1.7V,等,其中電壓1.6V、0.7V、以及1.7V均係在使用者所設定之0.5至2.0V範圍內隨機選取者。
測試作業期間,案例產生器110可接收來自最佳
化器160之一先前產生之最佳案例以及利用一隨機化方法產生測試案例。隨機化方法表示一種依據先前產生之最佳案例之產生測試案例之方法,然而其中所產生之測試案例係與先前產生之最佳案例不同。此處,變異及重組將參考圖5與6而說明為隨機化方法,然而本發明概念並未受此限制。先前產生之最佳案例及新產生之測試案例均可提供作為對應於供測試操作器115用之一下一次產生之案例。例如,當案例產生器110依據對應於第一次產生之多數案例中之最佳案例產生測試案例時,最佳案例及所產生之測試案例可提供作為對應於供測試操作器115用之第二次產生之案
例。此處,第一次產生及第二次產生係相對之概念。案例產生器110所提供之案例之一產生可依據哪種產生被設定為一參考而有所不同。案例產生器110所執行之變異及重組稍後將參考圖5與6加以說明。
測試操作器115可依據對應於每一產生之每一案例(而該等案例係由案例產生器110提供)執行一測試,以及可產生一測試結果與有關每一案例之一模型化測試結果。測試操作器115可包含一通用內部匯流排(UIB)映射器120、一測試程式產生器130、一測試控制器140、以及一結果分析器150。
UIB映射器120可將對應於一產生之每一案例(而該等案例係由案例產生器110提供)之操作條件映射至UIB資訊。UIB資訊係資訊(例如,UIB位址及UIB值)而該資訊可藉著半導體記憶裝置50加以認定。UIB映射器120可將一操作條件之一項目(例如,一讀取電壓)以及一特定值(例如,1.6V)映射至對應之UIB資訊使得半導體記憶裝置50利用該操作條件操作。
測試程式產生器130可利用UIB映射器120所映射之操作條件產生對應於每一案例之一測試程式。換言之,測試程式產生器130可利用映射之操作條件作為每一案例之新變數而產生用以執行半導體記憶裝置50之一測試作業之一程式。當產生測試程式時,測試程式產生器130可賦予該測試程式一區塊移動功能以及一區塊混合功能。區塊移動功能及區塊混合功能稍後將參考圖3、7與8加以詳細說
明。
此外,測試程式產生器130可產生測試程式因此
在多數案例中一測試作業不會為剛好在一現行產生前之一先前產生之最佳案例加以執行。此舉可能有利於一情況而該情況中供先前產生之最佳案例用之一測試作業已被執行以及依據該測試作業之一測試結果或模型化測試結果已儲存至結果分析器150中。
測試控制器140可執行編譯使得測試程式產生器
130所產生之測試程式係在測試裝置100中加以執行以及可控制半導體記憶裝置50上之測試裝置之測試作業。此外,測試控制器140可擷取測試作業之一結果。換言之,測試控制器140可依據測試程式在半導體記憶裝置50上,以及更特定地,在半導體記憶裝置50內所包含之記憶區塊上執行測試。
測試控制器140亦可控制最佳化器160以輸出第p
次產生之一最佳案例作為一最終最佳案例,其中”p”係一正整數且可由一使用者決定(以及包含於輸入資料中)。正整數”p”可預先決定。例如,當”p”為10時,測試控制器140可控制最佳化器160以輸出一最佳案例(而該最佳案例已依據有關第10次產生之多數案例所獲得之一模型化測試結果作成決定)作為一最終最佳案例。替代地,正整數”p”可依據一測試結果或模型化測試結果自動地加以決定。例如,測試控制器140可評估對比於一臨界值之一最佳案例之一輸出值(例如,以決定最終最佳案例收斂至該臨界值),以及假設
最終最佳案例未能符合該臨界值(例如,在收斂時,假設最終最佳案例未能收斂至該臨界值內)時則持續產生後續之產生。此外,”p”可由使用者初始地設定以及接著依據一測試結果或模型化測試結果自動地加以改變。例如,測試控制器140可經由"p”次產生而疊代以及接著在對比於一臨界值之第p次產生之後始評估一最佳案例之一輸出值,以及假設最佳案例之值未能符合臨界值時則增加"p"。因此,"p"在測試程式之執行期間可手動地或自動地加以改變。
結果分析器150可分析由測試控制器140所接收
之一測試作業結果以及在一資料庫中產生一測試結果。測試結果可包含特性資訊諸如每一晶片50之特性,該晶片特性包含每一記憶胞元之特性以及晶片50中之一特性之一偏差。每一晶片50之特性可包含一記憶胞元之一胞元分布特性、每一字線中之失效位元之數量、一程式化時間、等。
胞元分佈特性愈好,半導體記憶裝置50之可靠性
可能愈高,以及晶片50中之胞元分佈特性之偏差愈少,半導體記憶裝置50之良率可能愈高。
每一字線之失效位元數量,下文稱為"FBWL",
係指示一字線中發生一失效(亦即,程式化資料與讀取資料間之不一致)之位元的數量。可以說FBWL特性愈低,半導體記憶裝置50之可靠性愈高,以及晶片50中之FBWL特性之偏差愈低,半導體記憶裝置50之良率愈高。
程式化時間,下文稱為"tPROG",係指示一記憶
胞元完全程式化所花費之時間。可以說tPROG特性愈低,半導體記憶裝置50之作業速度愈高,以及晶片50中之tPROG特性之偏差愈低,半導體記憶裝置50之良率愈高。
結果分析器150可依特性資訊之項目儲存結果以
及可為每一晶片50儲存特性資訊之多數項目。結果分析器150可提供測試結果至一外界(例如,一使用者)。該使用者可監控測試結果以及在最佳案例已由測試裝置100作成決定後可依據該測試結果經由分析而驗證及修改該最佳案例。
結果分析器150亦可藉著利用一目標函數模型化
一測試結果而產生該模型化測試結果。結果分析器150可提供模型化測試結果至最佳化器160或一外界(例如,一使用者)。目標函數將一案例用之一測試結果(或特性資訊項目)轉換成一可比較圖以及該圖可包含於測試裝置100所接收之輸入資料中。
產生模型化測試結果之結果分析器150之作業將
參考圖式3、9及10加以詳細說明。有關對應於每一產生之多數案例之測試結果之產生可藉著UIB映射器120、測試程式產生器130、測試控制器140、以及結果分析器150依序地且疊代地加以執行。例如,當UIB映射器120接收一第一次產生之10個案例時,供該第一案例用之一測試結果可加以產生以及接著供個別第二至第十案例用之測試結果亦可依序地且循環地產生。
最佳化器160可依據模型化測試結果由每一產生
之案例中決定最佳案例。最佳化器160可提供選取之最佳案例至一外界,例如,至一使用者。決定最佳案例之最佳化器160之作業稍後將參考圖4加以詳細說明。
當最佳化器160根據測試控制器140之控制依據
對應於第p次產生之每一多數案例用之模型化測試結果決定最佳案例時,最佳化器160可輸出最佳案例作為最終最佳案例。
基於說明之清楚起見,案例產生器110、測試操
作器115、UIB映射器120、測試程式產生器130、測試控制器140、結果分析器150、以及最佳化器160係揭示於圖1中。
然而,將理解的是,額外元件可提供至測試裝置100中。此外,案例產生器110、測試操作器115、UIB映射器120、測試程式產生器130、測試控制器140、結果分析器150、以及最佳化器160均可以軟體、硬體、或兩者之一組合加以執行以執行其自身功能。案例產生器110、測試操作器115、UIB映射器120、測試程式產生器130、測試控制器140、結果分析器150、以及最佳化器160可構成供半導體記憶裝置50用之一測試程式。該測試程式可記錄於一電腦可讀記錄媒體,亦即,記憶體(例如,RAM、ROM、硬碟、或非依電性記憶體)中以及可藉著一處理器(例如,一中央處理單元(CPU))或電腦加以執行。在後者情況中,晶圓10將置入一測試夾具內,以及一或多個探針將置入接觸晶圓10。接著測試程
式將藉著CPU加以執行以測試配合探針及晶圓10之半導體記憶裝置50。
圖2係,依據一示範性實施例,一種操作圖1所揭示之測試裝置100之方法之一流程圖。圖3係,依據一示範性實施例,在圖2中所揭示之方法中產生一測試結果之一作業之一詳細流程圖。圖4係,依據一示範性實施例,在圖2所揭示之方法中決定最佳案例之一作業之一詳細流程圖。圖5係,依據一示範性實施例,在圖2所揭示之方法中產生對應於一第二次產生之多數案例之一作業之一詳細流程圖。圖6係,依據一示範性實施例,用以說明圖1所揭示之案例產生器110之作業之一圖式。圖7係,依據一示範性實施例,揭示隨著時間之一記憶胞元之一特性中之變化之一圖式。圖8係,依據一示範性實施例,用以說明利用圖7所揭示之記憶胞元之特性中之變化之測試程式產生器130之作業之一圖式。圖9係,依據一示範性實施例,一圖式顯示胞元分佈以說明圖1所揭示之結果分析器150之作業。圖10係,依據一示範性實施例,一圖式顯示FBWL以說明圖1所揭示之結果分析器150之作業。圖11係,依據一示範性實施例,一圖式顯示多數晶片中之一平均特性之偏差以說明圖1所揭示之結果分析器150之作業。
在參考圖1至11說明測試裝置100之作業時,係假設一第一次產生係在一最佳案例已藉著最佳化器160至少作成一次決定後始來到。
參考圖1及2,測試操作器115可依據對應於第一
次產生之每一多數案例執行一測試以及產生有關作業步驟S200中之每一案例之一測試結果與一模型化測試結果。作業步驟S200可包含圖3所揭示之作業步驟S202至作業步驟S208。
參考圖1及3,在作業步驟S202中,UIB映射器120
可將對應於第一次產生之每一案例中所包含之操作條件映射至UIB資訊。在作業步驟S204中,測試程式產生器130可利用映射至UIB資訊之操作條件產生供每一案例用之一測試程式。當產生測試程式時,測試程式產生器130可給予測試程式一區塊移動功能及一區塊混合功能。區塊移動功能及區塊混合功能係相關於半導體記憶裝置50中所包含之記憶胞元之劣化及區塊變化。
如圖7所顯示者,一胞元特性不良直到一測試作
業在一記憶胞元上執行A次,例如A=100次,時為止,以及一胞元特性於一測試作業在記憶胞元上執行B次,例如B=10000次之後即不良。圖7中所呈現之”測試次數之數量”指示在一記憶胞元上執行測試作業之數量。參考字母A與B表示正整數而該等正整數係隨記憶胞元之結構及晶圓10之程序而定之值。該等值可儲存在測試裝置100中以及可藉著一使用者輸入加以改變。
當介於測試次數之數量為A與測試次數之數量
為B之間之一區段界定為一正常操作期間時,則一正常測試
結果僅於記憶胞元上之一測試作業在正常操作期間內加以執行時始可獲得。正常操作期間表示一段期間其中一正常測試結果可以獲得而無劣化以及正常操作期間可表達為測試次數之數量。當測試次數之數量超過B時,一正常測試結果因記憶胞元之劣化而無法獲得。因此,即將在半導體記憶裝置50中受測之一記憶區塊係加以改變以容許一測試作業在正常操作期間於一記憶胞元上加以執行。改變一記憶區塊以容許一測試作業在正常操作期間於一記憶胞元上加以執行之功能係稱為一區塊移動功能。
假設每一半導體記憶裝置50中所包含之一記憶
胞元陣列60包含九個記憶區塊BLOCK1至BLOCK9,如圖8所示。亦假設每次係三個記憶區塊加以測試。
每一記憶區塊BLOCK1至BLOCK9均包含多數記
憶胞元。因為一測試作業係在正常操作期間於一記憶胞元上加以執行以獲得一正常測試結果,所以一虛擬測試作業在第一至第三記憶區塊BLOCK1至BLOCK3上執行A次之後,測試操作器115可在第一至第三記憶區塊BLOCK1至BLOCK3上執行一測試作業。虛擬測試作業並未藉著測試操作器115加以執行,然而作為一測試作業之相同作業係重複進行因此一記憶胞元進入正常操作期間。
當一記憶胞元在正常測試作業於第一至第三記
憶區塊BLOCK1至BLOCK3上重複進行之後超過正常操作期間時,測試作業之目標記憶區塊可改變為第四至第六記
憶區塊BLOCK4至BLOCK6。為減少一整體測試時間,一虛擬測試作業可在第四至第六記憶區塊BLOCK4至BLOCK6上加以執行而正常測試作業則在第一至第三記憶區塊BLOCK1至BLOCK3上加以執行。
依相同方式,當一記憶胞元在正常測試作業於第
四至第六記憶區塊BLOCK4至BLOCK6上重複進行之後超過正常操作期間時,測試作業之目標記憶區塊可改變為第七至第九記憶區塊BLOCK7至BLOCK9。雖然係針對有關圖8所揭示之示範性實施例中之僅有的九個記憶區塊BLOCK1至BLOCK9作說明,然而該說明僅為一實例而且記憶區塊之數量並未特別受限。此外,每次受測之記憶區塊之數量已說明為三個。然而,此數量僅為一實例而且每次受測之記憶區塊之數量並未特別受限。
在其他示範實施例中,當假設每一半導體記憶裝
置50中所包含之記憶胞元陣列60可包含數千個記憶區塊,每次測試四個區塊,以及成組之四個區塊係由記憶胞元陣列60之頂部依序加以測試時,由於一特性差異諸如胞元分佈特性中之一差異,一區塊偏差可能在記憶胞元陣列60中之相互分隔很遠之記憶胞元間發生。換言之,當四個區塊上之一測試作業由記憶胞元陣列60之頂部依序在成千個區塊上加以執行時,由於區塊偏差,有關第一組四個區塊所獲得之一測試結果可能與有關實際上位於遠離該第一組四個方塊之四個方塊(例如,位於記憶胞元陣列60之底部)所獲
得之一測試結果不同。因此,為了發現總括之最佳操作條件,成千個記憶區塊可分類成若干區域(一區域表示互相鄰接安置之一組記憶區塊)以及即將受測之記憶區塊可能由該等區域中均勻選取。例如,當一測試作業以四個區塊為單位加以執行時,成千個記憶區塊可分類成四個區域以及四個區塊可分別自四個區域選取。亦即,一區塊可自第一區域選取、一區塊可自第二區域選取、一區塊可自第三區域選取、以及一區塊可自第四區域選取。此一選取測試區塊之作業以防止由於一區塊偏差所獲得之一不正確測試結果係稱為一區塊混合功能。一種將記憶區塊分類成區域之方法以及一種自該等區域選取記憶區塊之方法可以各種方式加以修改。為了實現區塊移動功能及區塊混合功能,測試程式產生器130可產生一測試程式使得當利用區塊移動及區塊混合產生供一案例用之測試程式時,即將受測之記憶區塊可加以改變。
回到圖1及3,在作業步驟S206中,測試控制器140
可依據測試程式在至少一半導體記憶裝置50中所包含之記憶區塊,例如,BLOCK1至BLOCK3,上執行一測試作業。
在作業步驟S208中,結果分析器150可分析執行該測試作業之一結果以及產生一測試結果及一模型化測試結果。
假設當晶片50中之一晶片依據一第一案例之操
作條件加以測試時顯現圖9所揭示之記憶胞元之一分佈時,則對應於晶片50及第一案例之一測試結果包含分佈特性資
訊項目P1至P3、深度1至深度3以及D,如圖9所示。
結果分析器150可儲存分佈特性資訊項目P1至P3、
深度1至深度3以及D以對應於晶片50及第一案例。此外,結果分析器150可利用以分佈特性資訊項目P1至P3、深度1至深度3以及D作為獨立變數之一目標函數計算對應於晶片50及第一案例之一可比較圖。可比較圖指示對應於晶片50及第一案例之一平均分佈特性。
圖11顯示晶片數量對比於平均特性,亦即,圖11
顯示晶片中之一平均特性之一偏差。一晶片之平均特性可指示該晶片之一平均分佈特性、該晶片之一平均FBWL特性、或該晶片之一平均tPROG特性。在一特定平均特性處,具有一第二偏差V2之晶片係較具有一第一偏差V1者為多,此指示具有第二偏差V2之晶片相較於具有第一偏差V1之晶片而言將具有一較佳良率。
當圖11所揭示之晶片50中之一平均特性之偏差
係一平均分佈特性之一偏差以及對應於第一偏差V1時,結果分析器150可利用以晶片50之平均分佈特性及第一偏差V1作為獨立變數之一目標函數計算對應於第一案例及分佈之一可比較圖。
假設當晶片50中之一晶片依據一第一案例之操
作條件進行測試時顯現圖10所揭示之一FBWL分佈,則結果分析器150可利用以FBWL分佈之特性資訊作為一獨立變數之一目標函數計算對應於晶片50及第一案例之一可比較圖。
可比較圖指示對應於晶片50及第一案例之一平均FBWL特性。
當圖11中所揭示之晶片50中之一平均特性之偏
差係一平均FBWL特性之一偏差以及對應於第二偏差V2時,則結果分析器150可利用以晶片50之平均FBWL特性及第二偏差V2作為獨立變數之一目標函數計算對應於第一案例及FBWL之一可比較圖。
結果分析器150可利用以對應於第一案例及分佈
之可比較圖以及對應於第一案例及FBWL之可比較圖作為獨立變數之一目標函數最終地計算對應於第一案例之一可比較圖。上述示範性實施例中,對應於第一案例之最終可比較圖係僅將分佈及FBWL納入考慮而加以計算。然而,此僅為一實例,且最終可比較圖可將額外參數納入考慮而加以計算。
結果分析器150可利用一目標函數將每一晶片50
中之一記憶胞元所獲得之測試結果模型化成一可比較圖,亦即對應於每一案例之模型化測試結果。目標函數係一任意函數而該任意函數可隨一獨立變數變動以及可定義成當一相依變數增加或減少時指示一良好特性。
回到圖1及2,在作業步驟S210中,最佳化器160
可依據模型化測試結果由多數案例中決定最佳案例。作業步驟S210可包含圖4所揭示之作業步驟S212至S214。
參考圖1及4,在作業步驟S212中,最佳化器160
可將對應於剛好在第一次產生前之一先前產生之每一最佳案例之一模型化測試結果與對應於分別對應先前產生之最佳案例之每一測試案例之一模型化測試結果作比較。每一模型化測試結果係一可比較圖(例如,一純量值),因此最佳化器160可將個別案例之模型化測試結果相互作比較。
在作業步驟S214中,最佳化器160可依據比較結
果決定最佳案例。例如,假設有對應於第一次產生之二十個案例以及該等二十個案例包含剛好在第一次產生前之一先前產生之十個最佳案例以及依據該等十個最佳案例所產生之十個測試案例。最佳化器160可將每一該等十個最佳案例用之一模型化測試結果與對應於該等十個最佳案例之每一該等十個測試案例用之一模型化測試結果作比較以及可決定供第一次產生用之最佳案例。當第一案例係一最佳案例以及第十一案例係依據該第一案例所產生之一測試案例時,供第一案例用之一模型化測試結果可與供第十一案例用之一模型化測試結果作比較以及第一案例與第十一案例間之具有較佳模型化測試結果之一案例可決定作為供第一次產生用之一最佳案例。
當第一次產生係第p次產生時,最佳化器160可根
據測試控制器140之控制依據分別供對應於第一次產生之多數案例用之模型化測試結果決定最佳案例以及可輸出所決定之最佳案例作為最終最佳案例。此處,如上所述,”p”
係一正整數。
回到圖1及2,在作業步驟S220中,案例產生器110
可依據對應於第一次產生之最佳案例產生對應於第二次產生之多數案例。作業步驟S220可包含圖5所揭示之作業步驟S222及作業步驟S224。
參考圖1及5,在作業步驟S222中,案例產生器110
可依據除了一第k個最佳案例以外之第一次產生之最佳案例中之至少一案例產生一中間案例。假設第一次產生之最佳案例包含”n”個最佳案例Case1至Casen,如圖6所示。此處,”n”係至少為2之一整數以及”k”係至少為1且至多為”n”之一整數。
假設每一最佳案例Case1至Casen包含四個操作
條件。此處,四個操作條件係基於說明清楚起見而揭示,然而此僅為一實例,以及操作條件之數量並未特別受限。
第一案例Case1可包含四個操作條件A1至D1,每一操作條件均可包含一電壓值以及對應於一程式電壓、一讀取電壓、一通過電壓、及一抹除電壓中之一電壓之一時間值。
一對應於第k個最佳案例Casek之中間案例
M-Casek可依據除了第k個最佳案例Casek以外之至少一最佳案例Case1至Casen經由變異加以產生。例如,對應於第一最佳案例Case1之中間案例M-Case1可依據第二至第四最佳案例Case2至Case4加以產生。另舉一實例,對應於第二最佳案例Case2之中間案例M-Case2可依據第一案例Case1、
第三案例Case3、及第四案例Case4加以產生。再舉一例,對應於第三最佳案例Case3之中間案例M-Case3可依據第一案例Case1、第二案例Case2、及第四案例Case4,等加以產生。
對中間案例M-Case1而言,當第一最佳案例Case1
對應於具有四行及四列之一向量時,變異可以分別對應於第二至第四最佳案例Case2至Case4之向量中之一作業加以執行。該作業可隨機加以決定除非操作條件具有一使用者所設定之一範圍內之值。該範圍可以預先決定。
回到圖1及5,作業步驟S224中,案例產生器110
可藉著將第k個最佳案例Casek及對應於第k個最佳案例Casek之中間案例M-Casek重組而產生一測試案例T-Casek。
將中間案例M-Casek與第k個最佳案例Casek重組可稱為重組,該重組係藉著將中間案例M-Casek中所包含之某些操作條件與第k個最佳案例Casek中所包含之某些操作條件重組而產生一新案例之一作業。例如,對應於第一最佳案例Case1之一測試案例T-Case1係藉著將第一最佳案例Case1中所包含之操作條件A1至D1中之某些條件B1及D1與對應於第一最佳案例Case1之中間案例M-Case1所包含之操作條件A1’至D1’中之某些條件A1’及C1’重組而加以產生。
在圖6所揭示之示範性實施例中,每一測試案例
T-Case1至T-Casen均係藉著將最佳案例Case1至Casen中所分別包含之第二操作條件B1至Bn中之一對應操作條件及
最佳案例Case1至Casen中所分別包含之第四操作條件D1至Dn中之一對應操作條件與中間案例M-Case1至M-Casen中所分別包含之第一操作條件A1’至An’中之一對應操作條件及中間案例M-Case1至M-Casen中所分別包含之第三操作條件C1’至Cn’中之一對應操作條件重組而加以產生。然而,此僅為一實例,而且操作條件之組合並未特別受限。
圖12係一比較圖用以說明圖1所揭示之測試裝置
100之效能。參考圖1至12,圖12顯示一第一涵蓋區Coverage1以指示依據一相關技藝測試作業之一受測區域以及一第二涵蓋區Coverage2以指示依據一示範性實施例之藉著測試裝置100所執行之一測試作業之一受測區域。
第一涵蓋區Coverage1之面積對應相關技藝測試
作業中之受測案例之範圍以及第二涵蓋區Coverage2之面積對應測試裝置100之測試作業中之受測案例之範圍。第二涵蓋區Coverage2之面積係遠較第一涵蓋區Coverage1之面積為寬廣。據此,在較第一涵蓋區Coverage1為寬廣之第二涵蓋區Coverage2中被決定作為一最佳案例之一第二最佳案例OP2相較於第一涵蓋區Coverage1中被決定作為一最佳案例之一第一最佳案例OP1而言具有一較佳測試結果。
為獲得供半導體記憶裝置50用之理想操作條件,
幾乎數十兆之案例需要利用數十種操作條件加以產生以及該等案例均需加以測試。實際上目前不可能測試全部數十兆之案例。因此,在相關技藝中,數百個案例係仰賴相關
技藝測試作業中之一工程師之專業知識而由該工程師加以選取,以及接著最佳案例係由該等獲選案例中加以決定。
相關技藝之數百個案例之範圍對應第一涵蓋區Coverage1。
然而,在藉著測試裝置100之測試作業中,即將
受測之案例可經由案例產生器110之變異及重組而自數十兆案例中隨機地加以選取。數十兆個案例之範圍對應第二涵蓋區Coverage2。此外,最佳化器160經由一次產生中之最佳案例與測試案例間之模型化測試結果之比較選取具有一卓越測試結果之案例,因此具有一較卓越測試結果之案例係在逐次產生之後加以分類出來。據此,當產生之數量增加時,具有一最卓越測試結果之案例係由數十兆案例中留下。
如上所述,依據某些示範性實施例,一測試裝置
隨機地產生案例以及將具有一卓越測試結果之案例分類出來,藉此自一廣泛涵蓋區擷取提供高良率及可靠性之最佳案例。
雖然示範性實施例已特定地加以顯示及說明,然
而本技藝中之普通技術人士將理解的是形式及細節之各種變化可在該等示範性實施例中加以進行而並未偏離下列請求項所界定之本發明概念之精神與範疇。
10‧‧‧晶圓
50‧‧‧晶片/半導體記憶裝置
100‧‧‧測試裝置
110‧‧‧案例產生器
115‧‧‧測試操作器
120‧‧‧UIB映射器
130‧‧‧測試程式產生器
140‧‧‧測試控制器
150‧‧‧結果分析器
160‧‧‧最佳化器
Claims (20)
- 一種測試一半導體記憶裝置之方法,該方法包含:依據對應於一第一次產生之多數案例在該半導體記憶裝置上執行一測試以及產生供該等多數案例用之模型化測試結果;基於該等模型化測試結果由該等多數案例中決定最佳案例;以及基於該等最佳案例產生對應於一第二次產生之多數案例。
- 如請求項1之方法,其中n個最佳案例係加以決定,以及其中該產生對應於該第二次產生之該等多數案例包含:基於除了一第k個最佳案例以外之該等n個最佳案例中之至少一案例產生一中間案例,其中n係至少為2之一整數,並且k係至少為1且至多為n之一整數;以及藉由重組該中間案例與該第k個最佳案例來產生一測試案例。
- 如請求項2之方法,其中對應於該第二次產生之該等多數案例包含該等最佳案例及分別對應於該等最佳案例之測試案例。
- 如請求項1之方法,其中對應於該第一次產生之每一該等多數案例包含多數操作條件,以及該半導體記憶裝置包含多數記憶區塊,以及 其中該執行該測試及該產生該模型化測試結果包含:將對應於該第一次產生之每一該等多數案例之操作條件映射至通用內部匯流排(UIB)資訊;利用該映射操作條件產生供每一該等多數案例用之一測試程式;依據該測試程式在該半導體記憶裝置之一記憶區塊上執行一測試;以及分析該在該記憶區塊上執行該測試之一結果以及產生該模型化測試結果。
- 如請求項4之方法,其中該產生該測試程式包含產生該測試程式使得當該在即將受測之該記憶區塊中之一記憶胞元上執行之測試的測試次數之一數量係大於一正常操作期間時,該測試係在另一記憶區塊上加以執行。
- 如請求項1之方法,其中對應於該第一次產生之該等多數案例包含該第一次產生前的一先前產生之最佳案例及分別對應於該先前產生之該等最佳案例的測試案例,以及該基於該等模型化測試結果決定該等最佳案例包含:將對應於該先前產生之每一該等最佳案例之一模型化測試結果與對應於分別對應於該先前產生之該等最佳案例的該等測試案例中之一測試案例之一模型化測試結果作比較;以及 依據該比較之一結果決定供該第一次產生用之該等最佳案例。
- 如請求項1之方法,其中該執行該測試及該產生該模型化測試結果包含不會在對應於該第一次產生之該等多數案例中之該第一次產生前已被產生之案例上執行一測試。
- 如請求項1之方法,其中該等模型化測試結果之各者包含該半導體記憶裝置之一分佈特性。
- 一種測試一半導體記憶裝置之方法,該方法包含:依據對應於以對應一第一次產生之多數案例為基礎在該半導體記憶裝置上執行一測試的結果之一模型化測試結果決定最佳案例;以及基於該等最佳案例產生對應於一第二次產生之多數案例,其中對應於該第一次產生之該等多數案例包含該第一次產生前的一先前產生之最佳案例及分別對應於該先前產生之該等最佳案例的測試案例,以及該決定該等最佳案例包含:將對應於該先前產生之該等最佳案例之一模型化測試結果與對應於分別對應於該先前產生之該等最佳案例的該等測試案例之一模型化測試結果作比較;以及依據該比較之一結果決定供該第一次產生用之該等最佳案例。
- 如請求項9之方法,其中該方法係經由多數產生而疊代 地加以執行,以及該依據該比較之該結果決定該等最佳案例包含當該產生係一第p次產生而p為一正整數時,輸出該等最佳案例作為最終最佳案例。
- 如請求項9之方法,其中供該第一次產生用之n個最佳案例係加以決定,以及該產生對應於該第二次產生之該等多數案例包含:基於除了一第k個最佳案例以外之該等n個最佳案例中之至少一案例產生一中間案例,其中n係至少為2之一整數,並且k係至少為1且至多為n之一整數;以及藉由重組該中間案例與該第k個最佳案例來產生每一該等測試案例。
- 如請求項11之方法,其中對應於該第二次產生之該等多數案例包含該等最佳案例以及分別對應於該等最佳案例之該等測試案例。
- 如請求項9之方法,對應於該第一次產生之每一該等多數案例包含多數操作條件,以及該半導體記憶裝置包含多數記憶區塊,以及其中該模型化測試結果係藉著將對應於該第一次產生之每一該等多數案例之操作條件映射至通用內部匯流排(UIB)資訊,利用該映射操作條件產生供每一該等多數案例用之一測試程式,依據該測試程式在該半導體記憶裝置之一記憶區塊上執行一測試,以及分析執行該測試之一結果以及產生該模型化測試結果而加以產 生。
- 如請求項13之方法,其中該測試程式係如此產生使得當該在即將受測之該記憶區塊中之一記憶胞元上執行之測試的測試次數之一數量係超過一正常操作期間時,該測試係在另一記憶區塊上加以執行。
- 如請求項9之方法,其中該模型化測試結果包含該半導體記憶裝置之一分佈特性。
- 一種測試一半導體記憶裝置之方法,該方法包含:在一特定之數值範圍內隨機地產生多數測試案例;以及執行下列動作之多次疊代:依據該等多數測試案例在該半導體記憶裝置上執行一測試以及產生供該等多數測試案例用之多數模型化測試結果;基於該等多數模型化測試結果由該等多數測試案例中決定多數最佳測試案例;以及基於該等多數最佳測試案例產生多數新測試案例。
- 如請求項16之方法,其中該基於該等多數模型化測試結果決定該等多數最佳案例包含:將對應於一先前疊代之每一該等多數最佳測試案例之一模型化測試結果與對應於一現行疊代之該等多數測試案例之該等多數模型化測試結果作比較;以及依據該比較之一結果決定供該現行疊代用之該等多數最佳測試案例。
- 如請求項17之方法,其中該產生該等多數新測試案例包 含:利用除了一第k個最佳測試案例以外之該等多數最佳測試案例產生多數變異測試案例,其中k係一正整數;以及藉由將每一變異測試案例與其對應之第k個最佳測試案例重組而產生該等多數新測試案例。
- 如請求項18之方法,其中該等多數新測試案例進一步包含該等多數最佳測試案例。
- 如請求項19之方法,其中p次疊代係加以執行,其中p係一正整數,以及該方法進一步包含:在第p次疊代加以執行之後輸出該等多數最佳測試案例作為最終最佳測試案例。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2014-0039435 | 2014-04-02 | ||
KR1020140039435A KR20150114795A (ko) | 2014-04-02 | 2014-04-02 | 반도체 메모리 장치의 테스트 방법, 테스트 장치, 및 반도체 메모리 장치의 테스트 프로그램을 저장하는 컴퓨터로 읽을 수 있는 기록 매체 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201603038A TW201603038A (zh) | 2016-01-16 |
TWI705451B true TWI705451B (zh) | 2020-09-21 |
Family
ID=54210334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW104110721A TWI705451B (zh) | 2014-04-02 | 2015-04-01 | 測試半導體記憶裝置之方法、測試裝置、以及用於記錄供半導體記憶裝置用的測試程式之電腦可讀記錄媒體 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9666304B2 (zh) |
JP (1) | JP2015198256A (zh) |
KR (1) | KR20150114795A (zh) |
CN (1) | CN104979018B (zh) |
TW (1) | TWI705451B (zh) |
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- 2015-04-01 TW TW104110721A patent/TWI705451B/zh active
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- 2015-04-02 JP JP2015076190A patent/JP2015198256A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
KR20150114795A (ko) | 2015-10-13 |
US9666304B2 (en) | 2017-05-30 |
TW201603038A (zh) | 2016-01-16 |
CN104979018B (zh) | 2019-11-15 |
US20150287476A1 (en) | 2015-10-08 |
JP2015198256A (ja) | 2015-11-09 |
CN104979018A (zh) | 2015-10-14 |
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