TW201435371A - 診斷工具－一種增加良率提升製程之產量的方法 - Google Patents

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Abstract

本發明揭示一種用於在一積體電路(IC)中產生候選故障電路的方法。該方法包含由該IC的至少一個失效輸出回溯追蹤來使用自該IC的一設計之一無故障模擬所得到的模擬數值，針對每一個失效輸出決定一相對應扇入錐。另外，其包含針對每一個失效輸出決定第一組的嫌疑故障候選者，其中每一嫌疑故障候選者可能對應於在該IC中一有缺陷元件。接著，其包含由在該第一組中每一個嫌疑者向前追蹤來決定第二組的嫌疑者，其為該第一組的一較狹窄的子集合。最後，其包含由該IC設計辨識出一失效方塊，其中該失效方塊包含來自該第二組的嫌疑故障候選者，並可獨立於該完整設計來做模擬。

Description

診斷工具-一種增加良率提升製程之產量的方法
根據本發明之具體實施例概略關於半導體積體電路(IC,“Integrated circuit”)生產，更特定而言係關於一種在IC生產期間改善該良率提升製程之速度的方法與系統。
半導體IC生產本身為複雜的流程，由設計一新晶片開始，經過嚴謹的製造程序，最後是產品測試與銷售。監視與增進良率所需要的資料分析為很大的挑戰，特別是當隨著持續地縮減技術節點而資料量變大與多樣化。特定於產品的設計-製程-測試方法進一步使得根本原因診斷的路徑複雜化，使其對於工程師更難來發展出對於良率限制因素之特性的清楚瞭解，因此減緩了該良率提升製程的速度。
該良率提升製程的速度在半導體產業中對於進入市場的時間非常關鍵。判斷出在該IC中一失效行為的根本原因為該良率提升製程中關鍵的工作。習用的軟體式根本原因方法對於大型設計(例如一中央處理單元(CPU,“Central processing unit”)或一圖形處理器(GPU,“Graphics processing unit”)將會特別緩慢並需要大量資源。例如，在具有256 Gb的記憶體之測試器系統上可能花費兩天來判斷出一失效GPU晶片的失效根本原因。因此，如果包含100個晶片的一晶圓有50個晶片失效，其可能需要100 天來判斷所有該等晶片之失效的根本原因。這樣的延遲是無法接受的。
購買數個高效能測試器系統且平行地運作並無法提供適當的解決方案。具有256 GB記憶體以上的高效能機器很昂貴，而取得數個這種機器並使它們平行運作所需要的資本費用相當高。同時，因為該軟體式根本原因程序在這些測試器系統上使用設計測試(DFT,“Design for test”)工程師提供的測試樣式來模擬該晶片之整個設計，它們會極度地緩慢。緩慢的原因之一為當造成該失效的缺陷可能僅構成整個晶片中一微小部份時而不必要地模擬了整個設計。例如，在一包含150M單元的GPU中，僅有一個單元受到缺陷的影響。或者例如一粒子缺陷可能僅大約影響晶片面積的1平方微米，而整個晶片可能為超過500M平方釐米。習用的模擬軟體不論如何皆模擬整個設計，即使可能僅需要對一小組的單元進行診斷與模擬來對於該缺陷位置執行根本原因分析。
因此，需要一種有效率、速度快與便宜的系統與方法用於執行失效晶片的根本原因分析，在當造成該失效的缺陷僅局部化到該晶片的一相當小的面積時，即可不需要模擬一整個晶片的設計。
本發明之具體實施例提供了對於加速良率提升製程中固有的挑戰之解決方案。本發明一具體實施例智慧式地由該晶片的整個設計中判斷並切割出受到該缺陷影響之邏輯，並產生一較小的設計。然後，該等軟體式的模擬在該較小設計上運作，藉以提供用於隔離該缺陷位置的候選電路。由本發明教示的這種方法可稱之為「診斷工具」(CID,“Cutter in Diagnosis”)。
在一具體實施例中，揭示一種用於在一積體電路(IC)中產生候選故障電路的方法。該方法包含由該IC的至少一個失效輸出回溯追蹤以使用自該IC的一設計之一無故障模擬所得到的模擬數值，針對每一個失效 輸出決定一相對應扇入錐。另外，其包含針對每一個失效輸出決定第一組的嫌疑故障候選者，其中每一嫌疑故障候選者可能對應於在該IC中一有缺陷元件。接著，其包含由在該第一組中每一個嫌疑者向前追蹤來決定第二組的嫌疑者，其為該第一組的一較狹窄的子集合。最後，其包含由該IC設計辨識出一失效方塊，其中該失效方塊包含來自該第二組的嫌疑故障候選者，並可獨立於該完整設計來做模擬。
在另一具體實施例中，揭示一種電腦可讀取儲存媒體，在其上儲存有電腦可執行指令，當其由一電腦系統執行時使得該電腦系統執行一種用於在積體電路中產生候選故障電路的方法。該方法包含由該IC的至少一個失效輸出回溯追蹤以使用自該IC的一設計之一無故障模擬所得到的模擬數值，針對每一個失效輸出決定一相對應扇入錐。另外，其包含針對每一個失效輸出決定第一組的嫌疑故障候選者，其中每一嫌疑故障候選者可能對應於在該IC中一有缺陷元件。接著，其包含由在該第一組中每一個嫌疑者向前追蹤來決定第二組的嫌疑者，其為該第一組的一較狹窄的子集合。最後，其包含由該IC設計辨識出一失效方塊，其中該失效方塊包含來自該第二組的嫌疑故障候選者，並可獨立於該完整設計來做模擬。
在一不同具體實施例中，揭示一種測試器系統。該測試器系統包含一用於讀入一測試記錄的輸入介面，其中該測試記錄包含於一晶粒的硬體測試與探測期間關於在複數失效輸出處記錄的觀察到的反應之資訊。其亦包含一記憶體，用於儲存對應於該晶粒的一積體電路之設計，以及由該積體電路的設計之模擬產生的模擬數值。另外，其包含一處理器並設置成：(a)使用自該積體電路的該設計之一無故障模擬所得到的模擬數值，由關聯於該積體電路的該設計之該等複數失效輸出回溯追蹤以針對每一失效輸出決定一相對應的扇入錐；(b)針對每一個失效輸出決定第一組的嫌疑故障候選者，其中每一嫌疑故障候選者可能對應於負責在一相對應失效輸出處產生一失效結果的該IC中的一缺陷；(c)由在該第一組中每一個 嫌疑者向前追蹤來決定第二組的嫌疑故障候選者，其中該第二組為該第一組的一較狹窄的子集合，且其中在該第二組中每一嫌疑故障候選者會比在該第一組中每一嫌疑故障候選者有較高的可能性來對應到在該積體電路中的一缺陷；及(e)由該積體電路的設計中辨識一失效方塊，其中該失效方塊包含來自該第二組的嫌疑故障候選者，且其中該失效方塊可獨立於該設計做模擬。
以下的詳細說明連同該等附屬圖式將可提供對於本發明之特性與好處之較佳的瞭解。
110‧‧‧系統
112‧‧‧通訊基礎設施
114‧‧‧處理器
116‧‧‧系統記憶體
118‧‧‧記憶體控制器
120‧‧‧輸入/輸出控制器
122‧‧‧通訊介面
124‧‧‧顯示裝置
126‧‧‧顯示轉接器
128‧‧‧輸入裝置
130‧‧‧輸入介面
132‧‧‧主要儲存裝置
133‧‧‧備用儲存裝置
134‧‧‧儲存器介面
140‧‧‧資料庫
200‧‧‧網路架構
201‧‧‧系統控制器
202‧‧‧測試器硬體
211-214‧‧‧受測元件
215‧‧‧通訊匯流排
310‧‧‧線
400‧‧‧晶片設計
410‧‧‧失效方塊
420‧‧‧數位邏輯方塊
430‧‧‧處理器資料路徑模組1
440‧‧‧處理器資料路徑模組2
450‧‧‧ARM核心模組
460‧‧‧通用序列匯流排模組
470‧‧‧輸入/輸出模組
480‧‧‧相位鎖定迴路模組
490‧‧‧DDR SDRAM介面
495‧‧‧WiFi模組
496‧‧‧音訊模組
497‧‧‧視訊數位類比轉換器模組
501‧‧‧回溯路徑追蹤
502‧‧‧主要嫌疑故障候選者清單
503‧‧‧前向路徑追蹤
504‧‧‧次要嫌疑故障候選者清單
500‧‧‧積體電路
505‧‧‧失效方塊
510‧‧‧失效方塊
530A‧‧‧輸出
530B‧‧‧失效輸出
530C‧‧‧失效輸出
530D‧‧‧輸出
530E‧‧‧輸出
540A,N‧‧‧輸入
580,590‧‧‧扇入錐
610‧‧‧晶粒
620‧‧‧測試器
630‧‧‧測試記錄
660‧‧‧實體檢測
670‧‧‧故障統計長條圖
680‧‧‧調整製程
690‧‧‧增加良率
640‧‧‧流程圖
702,704,706,708,710,712‧‧‧方塊
本發明之具體實施例藉由範例來例示，但並非限制，在附屬圖式的圖面中類似的參考編號代表類似的元件。
圖1所示為能夠實作本發明之具體實施例的一種運算系統之示例的方塊圖。
圖2所示為用於測試半導體IC晶片的一種自動化測試設備裝置的架構方塊圖。
圖3例示金屬上一示例性開路缺陷的電子顯微鏡影像。
圖4例示在該晶片設計中一示例性失效方塊，其中包含受到該缺陷影響的該邏輯，其可使用根據本發明一具體實施例使用該診斷工具(CID)切割出來。
圖5A例示根據本發明一具體實施例之一通用診斷程序的一示例性處理流程的方塊圖，其係用於挑出該嫌疑故障清單以判斷出該晶片設計中一失效方塊。
圖5B例示根據本發明一具體實施例用於判斷關聯於該失效輸出位元的該等失效方塊之該診斷性區隔的方塊圖。
圖6例示根據本發明一具體實施例的一示例性處理流程的 方塊圖，其係用於故障診斷一有缺陷IC、使用該診斷工具判斷出該失效的根本原因、並改善良率。
圖7例示根據本發明一具體實施例使用該等CID程序辨識候選故障電路的一示例性程序之流程圖640。
現在將對本發明之多種具體實施例進行詳細參照，其示例皆例示於該等附屬圖式中。本發明將配合這些具體實施例說明，將可瞭解到它們並非要限制本發明於這些具體實施例。相反地，本發明係要涵蓋選項、修正及同等者，其皆包括在由附屬申請專利範圍所定義之本發明的精神及範圍之內。再者，在以下本發明的詳細說明中，為了提供對於本發明之完整瞭解，其提出有許多特定細節。但是將可瞭解到本發明可以不使用這些特定細節來實施。在其它實例中，並未詳細說明熟知的方法、程序、組件及電路，藉以避免不必要地混淆本發明的態樣。
該等詳細說明的一些部份在以下係以程序、邏輯方塊、處理，以及其它在一電腦記憶體內資料位元之作業的符號表示來呈現。這些說明及表示為在該資料處理技術中那些專業人士所使用的手段來最有效地傳遞他們工作的實質內容給本技術中其他專業人士。在本申請案中，一程序、邏輯方塊、處理或類似者皆被視為可達到所想要結果之步驟或指令的一自我一致的序列。該等步驟為那些利用實體數量的實體操縱。通常雖然並非必要，這些數量可採取電子或磁性信號之型式，其能夠被儲存、轉換、組合、比較，及另可在一電腦系統中操縱。其已隨時間證明主要為了通常用法的理由而為方便地參照到這些信號做為交易、位元、數值、元件、符號、字元、樣本、像素或類似者。
但是應要注意到所有這些及類似術語係要關聯於該等適當實體數量，並僅為應用到這些數量的便利標記。除非有特定陳述或另可由 以下討論中看出，可瞭解到在整份發明說明書中，討論所利用的術語，例如「判斷」、「模擬」、「追蹤」、「擷取」或類似者，皆參照於一電腦系統或類似的電子運算裝置或處理器(例如圖1的系統110)之動作和程序(例如圖7的流程圖640)。該電腦系統或類似的電子運算裝置操縱和轉換表示成在該電腦系統記憶體、暫存器、或其它這種資訊儲存器、傳輸或顯示裝置之內的實體(電子)數量的資料。
此處所述之具體實施例在電腦可執行指令的一般性內容中做討論，其係常駐在由一或多個電腦或其它裝置所執行的某種型式的電腦可讀取儲存媒體上，例如程式模組。例如但非限制，電腦可讀取儲存媒體可以包含非暫時性電腦可讀取儲存媒體和通訊媒體；非暫時性電腦可讀取媒體包括所有電腦可讀取媒體，除了一暫時性傳播信號之外。概言之，程式模組包括例式、程式、物件、組件、資料結構等，其可執行特殊工作或實施特定的摘要資料型態。該等程式模組的功能在多種具體實施例中可視需要組合或分散。
電腦儲存媒體包括揮發性與非揮發性、可移除與不可移除媒體，其可用任何方法或技術實作來儲存資訊，例如電腦可讀取指令、資料結構、程式模組或其它資料。電腦儲存媒體包括但不限於隨機存取記憶體(RAM,“Random access memory”)、唯讀記憶體(ROM,“Read only memory”)、電性可抹除可程式化ROM(EEPROM)、快閃記憶體或其它記憶體技術、光碟ROM(CD-ROM,“Compact disk ROM”)、數位多功能碟片(DVD,“Digital versatile disk”)、或其它光學儲存器、磁碟片、磁帶、磁碟儲存器、或其它磁性儲存裝置，或任何其它可用於儲存所需要資訊以及可被存取來取回該資訊的媒體。
通訊媒體能夠實現電腦可執行指令、資料結構及程式模組，並包括任何資訊傳遞媒體。例如但非限制，通信媒體包括有線媒體，像是有線網路或直接線路連接，以及無線媒體，像是聲波、射頻(RF,“Radio frequency”)、紅外線及其它無線媒體。任何上述的組合亦可包括在電腦可讀取媒體的範圍內。
圖1所示為能夠實作本發明之診斷工具(CID)的一種運算系統110之示例的方塊圖。運算系統110廣義地代表能夠執行電腦可讀取指令之任何單一或多處理器運算裝置或系統。運算系統110之示例包括但不限於工作站、膝上型電腦、用戶端終端機、伺服器、分散式運算系統、掌上型裝置、若任何其它運算系統或裝置。在其最基本的組態中，運算系統110可包括至少一處理器114與一系統記憶體116。
處理器114概略代表能夠處理資料或解譯與執行指令之任何型式或型態的處理單元。在某些具體實施例中，處理器114可由一軟體應用或模組接收指令。這些指令可使得處理器114執行此處所述及/或所例示之該等一或多種示例性具體實施例的該等功能。
系統記憶體116概略代表能夠儲存資料及/或其它電腦可讀取指令之任何種類或型式的揮發性或非揮發性儲存裝置或媒體。系統記憶體116的示例包括但不限於RAM,ROM、快閃記憶體、或任何其它適當記憶體裝置。雖然並非必要，在某些具體實施例中，運算系統110可同時包括一揮發性記憶體單元(例如像是系統記憶體116)與一非揮發性儲存裝置(例如像是主要儲存裝置132)。
運算系統110除了處理器114與系統記憶體116之外亦可包括一或多個組件或元件。例如在圖1的具體實施例中，運算系統110包括一記憶體控制器118、一輸入輸出(I/O)控制器120與一通訊介面122，其每一者可經由一通訊基礎設施112互連接。通訊基礎設施112概略代表能夠於一運算裝置的一或多個組件之間進行通訊的任何種類或型式的基礎設施。通訊基礎設施112的示例包括但不限於一通訊匯流排(例如Industry Standard Architecture(ISA),Peripheral Component Interconnect(PCI),PCI Express(PCIe)或類似匯流排)與一網路。
記憶體控制器118概略代表能夠處理記憶體或資料或控制在運算系統110的一或多個組件之間的通訊之任何種類或型式的裝置。例如，記憶體控制器118經由通訊基礎設施112控制處理器114、系統記憶體116與I/O控制器120之間的通訊。
I/O控制器120概略代表能夠協調及/或控制一運算裝置的該等輸入與輸出功能之任何種類或型式的模組。例如，I/O控制器120可控制或達成運算系統110之一或多個元件之間的資料轉移，例如處理器114、系統記憶體116、通訊介面122、顯示轉接器126、輸入介面130與儲存器介面134。
通訊介面122廣義地代表能夠達到示例運算系統110與一或多個額外裝置之間的通訊之任何種類或型式的通訊裝置或轉接器。例如，通訊介面122可以達成運算系統110與包括額外運算系統之一私有或公共網路之間的通訊。通訊介面122之示例包括但不限於一有線網路介面(例如一網路介面卡)、一無線網路介面(例如一無線網路介面卡)、一數據機、與任何其它適用介面。在一具體實施例中，通訊介面122經由與一網路(例如網際網路)的直接鏈結而提供與一遠端伺服器的一直接連接。通訊介面122亦可經由任何其它適當連接間接地提供這種連接。
通訊介面122亦可代表一主機轉接器，其設置成經由一外部匯流排與通訊頻道達成運算系統110與一或多個額外網路或儲存裝置之間的通訊。主機轉接器之示例包括但不限於Small Computer System Interface(SCSI)主機轉接器、Universal Serial Bus(USB)主機轉接器、IEEE(Institute of Electrical and Electronics Engineers)1394主機轉接器、Serial Advanced Technology Attachment(SATA)與External SATA(eSATA)主機轉接器、Advanced Technology Attachment(ATA)與Parallel ATA(PATA)主機轉接器、光纖通道介面轉接器、乙太網轉接器或類似者。通訊介面122亦允許運算系統110結合分散式或遠端運算。例如，通訊介面122可自一遠端裝置接 收指令，或傳送指令到一遠端裝置做執行。
如圖1所示，運算系統110亦可包括經由一顯示轉接器126耦接於通訊基礎設施112的至少一顯示裝置124。顯示裝置124概略代表能夠視覺地顯示由顯示轉接器126轉送的資訊之任何種類或型式的裝置。同樣地，顯示轉接器126概略代表設置成轉送圖形、文字與其它資料在顯示裝置124上顯示的任何種類或型式的裝置。
如圖1所示，運算系統110亦可包括經由一輸入介面130耦接於通訊基礎設施112的至少一輸入裝置128。輸入裝置128概略代表能夠提供無論是電腦或人所產生的輸入到運算系統110之任何種類或型式的輸入裝置。輸入裝置128的示例包括但不限於一鍵盤、一指向裝置、一語音辨識裝置、或任何其它輸入裝置。
如圖1所示，運算系統110亦可包括經由一儲存介面134耦接於通訊基礎設施112的一主要儲存裝置132與一備用儲存裝置133。儲存裝置132與133概略代表能夠儲存資料及/或其它電腦可讀取指令的任何種類或型式的儲存裝置或媒體。例如，儲存裝置132與133可為一磁碟機(例如所謂的硬碟機)、一軟碟機、一磁帶機、一光碟機、一快閃碟或類似者。儲存介面134概略代表用於在儲存裝置132與133及運算系統110的其它組件之間傳送資料的任何種類或型式的介面或裝置。
在一示例中，資料庫140可儲存在主要儲存裝置132中。資料庫140可以代表一單一資料庫或運算裝置的部份，或其可代表多個資料庫或運算裝置。例如，資料庫140可代表(被儲存在)運算系統110的一部份及/或圖2(下述)之示例網路架構200的部份。另外，資料庫140可代表(被儲存在)能夠由一運算裝置存取的一或多個實體分離的裝置，例如運算系統110及/或網路架構200的部份。
繼續參照圖1，儲存裝置132與133可設置成讀取及/或寫入設置來儲存電腦軟體、資料或其它電腦可讀取資訊的一可移除式儲存單 元。適用的可移除式儲存單元之示例包括但不限於一軟碟片、一磁帶、一光碟、一快閃記憶體裝置或類似者。儲存裝置132與133亦可包括類似的結構或裝置用於允許電腦軟體、資料或其它電腦可讀取指令被載入到運算系統110中。例如，儲存裝置132與133可設置成讀取與寫入軟體、資料或其它電腦可讀取資訊。儲存裝置132與133亦可為運算系統110的一部份、或可為經由其它介面系統存取的個別裝置。
許多其它裝置或子系統可被連接至運算系統110。相反地，圖1所示之所有該等組件與裝置不需要出現來實施此處所述之該等具體實施例。上述之該等裝置與子系統亦可與圖1所示之不同方式互連接。運算系統110亦可利用任何數目的軟體、韌體、及/或硬體組態。例如，此處所揭示的該等示例具體實施例可被編碼成在一電腦可讀取媒體上的一電腦程式(亦稱之為電腦軟體、軟體應用、電腦可讀取指令或電腦控制邏輯)。
包含該電腦程式的該電腦可讀取媒體可被載入到運算系統110中。然後儲存在該電腦可讀取媒體上的該電腦程式之全部或一部份可被儲存在系統記憶體116及/或儲存裝置132與133之多個部份中。當由處理器114執行時，載入到運算系統110中的一電腦程式可使得處理器114執行及/或做為一種手段來執行此處所述及/或所例示之該等示例具體實施例的該等功能。此外或另外，此處所述及/或所例示的該等示例性具體實施例可實作在韌體及/或硬體中。
例如，用於實作本發明之CID解決方案的一電腦程式可被儲存在該電腦可讀取媒體上，然後儲存在系統記憶體116或儲存裝置132與133的多個部份中。當由處理器114執行時，該電腦程式可使得處理器114執行及/或做為一種手段來執行要進行以下更為詳細說明的該CID程序所需要的該等功能。
診斷工具-一種增加良率提升製程之產量的方法
失效IC裝置的診斷對於提供在該製造程序期間關於在該等 IC中發生的缺陷的位置與種類之有價值資訊非常關鍵。使用該診斷資料進行統計良率分析來有效地辨識出該等IC內重要的缺陷樣式，因此而改善該良率提升製程。
如上述，該良率提升製程的速度在半導體產業中對於進入市場的時間非常關鍵。判斷出在該IC中該失效行為的根本原因為該良率提升製程中關鍵的工作。但是，習用的軟體式根本原因方法對於大型設計非常緩慢且需要很多資源。例如，對於具有百萬個閘極的大型設計，會需要多達數百GB記憶體的診斷工具。
另外，因為每個晶片的閘極數目持續增加，由於模擬具有高閘極數目之大型設計需要大量的處理與記憶體資源，習用的根本原因方法逐漸變得不實用。例如，在任何製造環境中，例如晶圓廠，在數天之內需要利用有限的運算資源來診斷數千個失效元件。在有該等運算與時間限制之下，習用的根本原因方法逐漸無法支援這麼大量失效裝置的診斷。由於目前的運行時間限制，事實上IC開發者基本上僅透過該等軟體式根本原因診斷程序運行經選擇的晶片。此會增加錯失某些缺陷輪廓的機會。
因此本發明之具體實施例提供了對於加速良率提升製程中固有的挑戰之解決方案。本發明一具體實施例智慧式地由該晶片的整個設計中判斷並切割出受到該缺陷(此處稱之為「失效方塊」)影響之邏輯，並產生一較小的設計。因此，該等軟體模擬在該較小設計上運行來隔離該缺陷位置。由本發明教示的這種程序可稱之為「診斷工具」(CID,“Cutter in Diagnosis”)。該CID程序藉由增加可在一給定時段期間做測試的有缺陷晶粒數目來增加大量診斷的產量。另外，該等CID程序相對於習用的根本原因方法使用了明顯較少的處理與記憶體資源。因此，該CID工具藉由使用顯著較少的資源以快速的速率執行有缺陷晶粒之模擬與診斷來加速該良率提升製程。
圖2所示為用於測試半導體IC晶片的一種自動化測試設備 (ATE)裝置的架構方塊圖。ATE裝置200可用於例如在一晶圓廠的製造程序期間來初始地判斷那些元件失效。在一具體實施例中，系統控制器201包含一或多部鏈結的電腦。在其它具體實施例中，該系統控制器可僅包含單一電腦。系統控制器201為該整體系統控制單元，並運行負責完成所有使用者層級的測試工作之ATE的軟體，其中包括運行該使用者的主測試程式。該測試程式可包含驗證該等連接的受測裝置(DUT,“Devices under test”)所需要的該等功能性與其它必要的測試。在一具體實施例中，該等DUT可為半導體IC裝置。
通訊匯流排215提供在該系統控制器與該測試器硬體之間的一高速電子通訊通道。該通訊匯流排亦可被稱之為一底板、一模組連接致能器、或系統匯流排。實體上，通訊匯流排215為一種可為電子、光學等的快速高頻寬雙工連接匯流排。系統控制器201藉由透過在通訊匯流排215上傳送的命令來程式化該測試器硬體來設置用於測試DUT 211-214的該等條件。
測試器硬體202包含提供該測試激源(測試向量)到該等受測裝置(DUT)211-214所需要的電氣與電子零件及連接器的複雜組合，並測量該等DUT對於該激源的反應，並將其與該預期的反應做比較。
在由ATE裝置200執行探針測試之後，即可判斷出該等受測IC的該等失效輸出。然後可用軟體執行診斷程序來找出該失效行為的根本原因。
圖3例示金屬上一示例性開路缺陷的電子顯微鏡影像。一開路缺陷為一種造成該失效行為之製造缺陷的示例，其可使用本發明之CID程序以軟體找出根本原因。在線310上的一開路缺陷之存在係因為線310在該製造程序期間意外地破損，如圖3所示。除了可造成失效行為的開電路(斷路)之外，其它種類的製造缺陷為短路(橋接)或介層窗阻塞。在本發明一具體實施例中，包含受到任何這種缺陷影響的邏輯閘與網的該關鍵區域 或失效方塊使用該CID工具自該整個設計中切割出來，並在該設計之切割出來的部份上運行診斷程序，而非對於整個設計，藉此嘗試隔離該缺陷位置。
圖4例示在該晶片設計中一示例性失效方塊，其中包含受到該缺陷影響的該邏輯，其可使用根據本發明一具體實施例使用CID工具切割出來。如圖4所示之晶片設計400可以例如包含一ARM核心模組450、兩個處理器資料路徑模組430,440、一數位邏輯方塊模組420、一I/O模組470、一視訊DAC模組497、一WiFi模組495、一音訊模組496、一USB模組460、一PLL模組480與一DDR SDRM介面模組490。
在本發明一具體實施例中，除了模擬整個晶片設計400之外，該CID程序做為一種映射器，並在該診斷程序期間以軟體方式擷取關聯於一缺陷的一失效方塊410。然後另模擬關聯於失效方塊410的該較小設計。但是，在擷取失效方塊410之前，該CID工具首先需要判斷出一組關聯於包含失效方塊410的該缺陷之嫌疑故障候選者。換言之，該CID工具首先需要判斷出包含該失效方塊的該等邏輯閘與網，其係在將其自該設計擷取並將其以一離散模組做模擬之前。
圖5A例示根據本發明一具體實施例之一通用診斷程序的一示例性處理流程的方塊圖，其係用於挑出該候選嫌疑者清單以判斷出該晶片設計中一失效方塊。開始時藉由在該製造程序之後探測一IC晶片的該等輸出所觀察到的該等失效主要輸出，在方塊501，該CID程序使用關鍵路徑追蹤或「回溯追蹤」通過以軟體方式表示的該電路，以辨識出可能造成該IC的該觀察到的故障行為之一組嫌疑故障候選者。一路徑被視為關鍵係當其改變造成任何失效觀察點的該輸出有改變時。關鍵路徑追蹤包含模擬該無故障電路，並使用該計算的訊號值來追蹤由該觀察到的失效主要輸出到供給那些輸出的該等主要輸入的該路徑，藉以在方塊502決定該經偵測的故障之一主要的嫌疑故障候選者之清單。
在方塊503，使用前向路徑追蹤來進一步挑出該嫌疑者清單，並縮小由該CID工具使用的該失效方塊的大小。在一具體實施例中，於方塊502判斷出的該等初始嫌疑候選者可被引入多種輸入刺激與前向追蹤的該等輸出，以判斷在該等失效觀察點處的該行為是否複製了於該等IC的探測期間所觀察到的該行為。例如，一嫌疑候選者可被引入一已知的輸入樣式來在該等失效主要輸出其中一者處產生失效結果。於該模擬期間於該失效輸出處的反應與在該有缺陷晶粒的探測期間於該失效輸出處的該觀察到的反應做匹配。如果該反應並不匹配，該嫌疑候選者即由該等嫌疑故障候選者清單中移除。同樣地，一嫌疑候選者亦可被引入一已知的輸入樣式來在該等失效主要輸出中一者處產生通過的結果。如果該嫌疑候選者於針對此輸入樣式的模擬期間產生失效結果，其亦可自該嫌疑候選者清單挑出。依此方式，在方塊504，前向追蹤可用於判斷一較窄的次級嫌疑故障清單，使得該CID工具得到較佳的準確度與解答。同時，該關鍵路徑或回溯或前向追蹤可降低該搜尋空間，並使得該CID工具可擷取遠小於該原始設計的一設計空間來進行模擬。
然後使用該次要嫌疑故障清單來模擬該失效方塊，以決定對應於該缺陷的候選故障電路。然後該候選故障電路可被傳送到一晶圓廠，在該處關聯於該IC設計的該實體晶粒可在對應於該候選故障電路的位置處被實體地檢測，藉以隔離該缺陷的根本原因。一旦隔離出該缺陷，則可在該製造程序中進行製程改變以處理該缺陷。藉由能夠快速地提供缺陷的候選清單，要發現一缺陷的時間可降低，而在一分配時段中能夠偵測的缺陷數目即可增加。因此，可以改善良率，並顯著增加該良率提升製程的速度。
初始要執行該無故障電路的前述初始模擬，以及同時進行回溯與前向追蹤所需要的處理與記憶體皆很高。但是，本發明之CID工具的好處在於診斷期間不需要關聯於模擬整個電路所需要的大量處理或記憶體，或是可節省額外的資訊，例如在該電路中無關於該失效的根本原因之 所有該等節點的模擬狀態。習用的根本原因方法比較上而言非常緩慢，因為模擬與診斷整個設計需要同時在記憶體中維持包含該設計的數百萬閘極與網的狀態。
因此，使用該CID工具可大為增進診斷大型設計的產量。例如在某些案例中，使用該CID工具會比該軟體式根本原因技術的周轉時間要改善超過7萬倍。另外，此種改善程度將僅會隨著裝備尺寸增大而更為增加。受到一粒子缺陷影響的面積大小保持固定，但受到該粒子缺陷影響的單元數目可能由於縮減科技節點而增加。但此種增加可預期為非常小。因此，該CID工具進行切割所需要的邏輯數量將非常緩慢地增加，且基本上不會超過整個設計大小的1%。因此，使用該CID工具相對於習用的根本原因軟體(其模擬整個設計)會有巨大的效能增益，即使是對於未來的設計大小。
本發明之更為快速的模擬時間與小型設計的另一個好處在於由於設計大小而在先前被視為非常困難運行的數種其它軟體式根本原因方法皆能夠配合本發明來使用。因此，如果有更為有效的缺陷隔離方法可以使用，該良率提升製程將更為準確與快速。
最後，由於習用的診斷方法之處理與記憶體限制，僅有經選擇的晶片能夠運行通過該軟體式根本原因程序。此會增加遺漏了某些缺陷機制的機會。利用本發明的CID方法，晶片開發者或製造商將有可能具有完整的能力來將所有該等失效晶片皆運行通過該根本原因軟體，並同時在該開發階段與量產階段中補捉到更多的失效機制。
圖5B例示根據本發明一具體實施例用於判斷關聯於失效輸出的該等失效方塊之該診斷性區隔的方塊圖。IC 500包含輸入540A-540N，以及輸出530A-530E。在該製造程序之後所採取的該探測程序期間，IC 500可能已經被發現到包含兩個失效輸出530B與530C。
在透過探測而辨識出失效輸出530B與530C之後，可使用 本發明之軟體式根本原因方法來回溯追蹤一組嫌移故障候選者，其中包含可能造成該IC的經觀察到的故障行為之閘極與網。此組嫌疑故障候選者最終包含有由本發明之CID工具所運作的該失效方塊，如上所述。
使用回溯追蹤即可決定針對該等失效輸出530B與530C之每一者的該等扇入錐。基本上任何給定的失效輸出的該扇入錐包含能夠結構性到達該失效輸出的該等邏輯路徑。失效輸出530B的該扇入錐由區域580表示，失效輸出530C的該扇入錐由區域590表示。回溯追蹤來決定扇入錐可使得本發明之CID程序決定一初始的故障候選者清單。該缺陷可預期會位在扇入錐580與590之組合的聯集所覆蓋的該區域內的某處。
接著，使用前向追蹤進一步窄化該等可能嫌疑者的清單。在一具體實施例中，扇入錐580與590內一或多個嫌疑候選者可首先被引入已知的一輸入樣式，來在主要失效輸出530B或530C其中一者處產生失效結果。如果所得到的反應並不匹配該觀察到的反應，如上所述，該嫌疑候選者可自該嫌疑清單中移除。然後，一或多個嫌疑候選者亦可被引入一已知的輸入樣式來在該等失效主要輸出其中一者處產生通過的結果。如果該嫌疑候選者於針對此輸入樣式的模擬期間產生失效結果，其亦可自該嫌疑候選者清單挑出。在一具體實施例中，該通過輸入樣式可於該前向追蹤程序期間該失效輸入樣式之前被運行。
該等回溯與前向追蹤的結果為一或多個失效方塊505與510，其可由該CID工具擷取，並獨立於該整個晶片的設計做模擬。
如上所述，該等失效方塊可被模擬來決定對應於該等缺陷的候選故障電路。然後該候選故障電路接著可被傳送到一晶圓廠，在該處關聯於該IC設計的該實體晶粒可在對應於該候選故障電路的位置處被實體地檢測，藉以隔離該缺陷的根本原因。
在一具體實施例中，該CID工具的解答亦可藉由觀察在額外的通過主要輸出處的該輸出來改善。例如，如果僅有輸出530B與530C 正被觀察，一扇入錐580內的一嫌疑者可同時通過該前向追蹤程序的輸入樣式測試與失效輸入樣式測試。但是，相同的嫌疑者可以於輸出530A處產生一失效結果。因此在一具體實施例中，通過主要輸出530A的該扇入錐亦可包括在該分析中，以進一步降低該等嫌疑清單，並藉此改善解答。但是，如此將會增加該失效方塊的大小，並因此需要更多的處理與記憶體資源。因此在用於判斷該嫌疑清單的可觀察節點的數目與所造成之失效方塊大小之間需要有折衷方案。
在另一具體實施例中，可對獨立於該較寬廣電路做模擬的該失效方塊之大小設定一限制。例如，該CID工具可對該失效方塊設定一上限為在該原始電路中所有閘極的10%。如果使用該等回溯與前向追蹤技術所決定之失效方塊大小最後是超過10%，該CID工具將降低關聯於主要通過輸出的扇入錐，直到該失效方塊大小下降低於10%為止。同樣地，如果該失效方塊的大小最終為遠低於10%，該CID工具可加入額外的可觀察節點到該區隔來改善解答。
圖6例示根據本發明一具體實施例的一示例性處理流程的方塊圖，其係用於故障診斷一有缺陷IC、使用該診斷工具判斷出該失效的根本原因、並改善良率。
方塊610代表在晶圓廠的製造程序之後的該受測晶粒。在方塊620，類似於圖2的測試器200之一測試器可用於探測該晶粒來決定該等失效主要輸出。在方塊630產生一測試記錄，其包含關於該等預期輸出以及由測試晶粒610所得到的該等實際輸出。在一具體實施例中，僅有該等失效位元被記錄在該測試記錄檔案內，所以該等失效位元(或失效輸出)可輕易地被決定。該測試記錄可由該晶片的設計者來使用根本原因軟體方法進行該晶片之失效的故障診斷。
在方塊640，如上所述使用包含本發明之CID工具的該診斷程式來辨識在該晶粒中該缺陷的一嫌疑故障候選者清單。
首先如上述，使用回溯與前向追蹤，藉此辨識出關聯於該等故障候選者的一有嫌疑的失效方塊。此失效方塊顯著地小於該原始設計，並可利用非常少的資源而非常快速地進行模擬與診斷。該失效方塊模擬的結果提供被懷疑為造成裝置失效的該等邏輯單元。如圖6所示，此程序在一給定批次中對於所有包含相同設計的該等晶粒來重複進行。
在方塊660，該候選故障電路被提供回到裝置610的製造商，所以對應於該等有嫌疑的邏輯單元之該實體位置可針對任何材料缺陷做檢測，例如橋接故障。如圖所示，實體檢測係對於所有該等晶粒進行來決定在該晶粒內該等缺陷位置。
在一具體實施例中，在方塊670可使用一故障長條統計圖來判斷在該製造程序當中最常發生或最有問題的缺陷。
在方塊680，該製造程序可做調整來消除該等缺陷。因此，在方塊690可改善良率。同時，因為模擬該等辨識出的失效方塊所需要的短模擬時間，可減少良率提升時間。
圖7例示根據本發明一具體實施例使用該等CID程序辨識候選故障電路的一示例性程序之流程圖640。流程圖640提供被懷疑造成失效的邏輯單元如何在圖6的方塊640之軟體中辨識出來的更為詳細的圖示。但是，本發明並不限於由流程圖640所提供的描述。而是，相關技術專業人士將可瞭解到此處所提供的該等教示當中其它的功能流程圖亦在本發明的範圍與精神之內。流程圖640將繼續參照上述的示例性具體實施例做說明，雖然該方法並不限於那些具體實施例。
在方塊702，該等失效主要輸出係來自探測自該晶圓廠接收的該等實體晶粒。如前所述，由該探測所產生的該測試記錄檔案包含該等實際與預期的輸出之清單，其可由本發明之根本原因軟體使用來讀入該等失效主要輸出的清單。
在方塊704，包含該CID工具的根本原因軟體能夠在一預處 理階段期間以軟體來模擬該電路的無故障原始設計。於此預處理階段期間所擷取的該等模擬數值即可在稍後用於根據本發明一具體實施例之CID工具所執行的該回溯與前向追蹤。此種模擬會耗費大量時間與資源，但相較於關聯於在該良率提升製程期間所做模擬的該設計而診斷數千個或更多晶粒的時間與資源成本而言，此成本幾乎可忽略。
在方塊706，該CID程序使用關鍵路徑追蹤或「回溯追蹤」來使用由該無故障電路模擬所決定之該等訊號值來辨識出關聯於每一失效主要輸出的扇入錐。使用該等扇入錐，該CID程序即可在方塊708決定出可能造成該IC之觀察到的故障行為的初始嫌疑故障候選者清單。
在方塊710，該CID程序使用前向路徑追蹤來更進一步將該等嫌疑清單做切割。如上所述，前向路徑追蹤包含利用通過與失效輸入激源引入到嫌疑候選者，並判斷該等失效輸出的行為是否符合於該探測程序期間觀察到的該等相同輸出的行為。
一旦決定了該次要嫌疑候選者清單，在方塊712使用該CID程序辨識出該失效方塊，並獨立於該原始設計做模擬以決定可能關聯於該晶粒中該缺陷的一最終嫌疑候選者清單。這些為接著被傳送回到該晶圓廠，並用於診斷在該晶粒中該缺陷位置的該等候選者。
前述的說明內容提出多種具體實施例，其中使用了特定的方塊圖、流程圖和示例，每一方塊圖元件、流程圖步驟、作業、及/或所描述的組件、及/或此處所例示者，皆可使用廣大範圍的硬體、軟體或韌體(或其任何組合)組態來被個別地及/或共同地實作。此外，在其它組件內包含的組件之任何揭示內容必須視為示例，因為可以實作出許多其它的架構來達到相同的功能。
此處所描述及/或例示之步驟的該等處理參數和順序皆僅為示例性。例如，此處所例示及/或描述的該等步驟可用一特定順序顯示或討論，但這些步驟並不必須以所例示或討論的順序來執行。此處所描述及/或 例示的該等多種示例性方法亦可省略此處所描述或例示的該等步驟之一或多者，或可包括除了那些經揭示者之外的額外步驟。
多種具體實施例已經在此處以完整功能性的運算系統之內容來做描述及/或例示，但這些示例具體實施例中一或多者可用多種型式的程式產品來散佈，不論用於實際上進行該散佈係使用特定種類的電腦可讀取媒體。此處所揭示的該等具體實施例亦可使用執行某些任務的軟體模組來實作。這些軟體模組可包括腳本、批次檔、或其它可執行檔案，其可被儲存在一電腦可讀取儲存媒體上或在一運算系統中。這些軟體模組可以設置一運算系統來執行此處所揭示的該等示例具體實施例中一或多者。此處所揭示的該等軟體模組中一或多者可被實作在一雲端運算環境中。雲端運算環境可以經由網際網路提供多種服務和應用程式。這些雲端式服務(例如軟體做為服務、平台做為服務、基礎設施做為服務等)可透過一網頁瀏覽器或其它遠端介面進行存取。此處所述之多種功能可經由一遠端桌上型環境或任何其它雲端式運算環境來提供。
為了解釋的目的，前述的內容已經參照特定具體實施例來說明。但是，以上之例示性討論並非窮盡式或限制本發明於所揭示之明確型式。在以上的教示之下可瞭解其有可能許多修改及變化。該具體實施例係被選擇及描述來最佳地解釋本發明及其實際應用的原理，藉此使得本技藝中其它專業人士可在多種具體實施例及多種修正中最佳地利用本發明，使其可適用於所考慮的特定用途。
至此已經說明了根據本發明的具體實施例。當本發明已經於特定具體實施例中說明時，必須瞭解到本發明不應視為受到這些具體實施例所限制，而是根據以下申請專利範圍所限制。
501‧‧‧回溯路徑追蹤
502‧‧‧主要嫌疑故障候選者清單
503‧‧‧前向路徑追蹤
504‧‧‧次要嫌疑故障候選者清單

Claims (20)

  1. 一種用於在一積體電路中產生候選失效電路的方法，該方法包含：由該積體電路的至少一個失效輸出回溯追蹤來使用自該積體電路的一設計之一無故障模擬所得到的模擬數值，針對每一個失效輸出決定一相對應扇入錐；針對每一個失效輸出決定一第一組嫌疑故障候選者，其中每一嫌疑故障候選者可能對應於在該積體電路中負責在一相對應失效輸出處產生一失效結果的一缺陷；自該第一組中每一嫌疑故障候選者前向追蹤來決定一第二組嫌疑故障候選者，其中該第二組為該第一組的一較狹窄的子集合，且其中在該第二組中每一嫌疑故障候選者比在該第一組中每一嫌疑故障候選者要有較高的可能性會對應到該積體電路中一缺陷；及自該積體電路的該設計辨識一失效方塊，其中該失效方塊包含來自該第二組的嫌疑故障候選者，且其中該失效方塊可獨立於該設計做模擬。
  2. 如申請專利範圍第1項之方法，另包含模擬該失效方塊來決定一第三組嫌疑候選者，其中該第三組為該第二組的一較狹窄的子集合，且其中在該第三組中每一嫌疑故障候選者比在該第二組中每一嫌疑故障候選者要有較高的可能性會對應到該積體電路中一缺陷。
  3. 如申請專利範圍第1項之方法，其中在該積體電路中的一缺陷種類可由包含下列的該群組中選出：一橋接、一斷路與一介層窗阻塞。
  4. 如申請專利範圍第1項之方法，其中該前向追蹤另包含： 引入一輸入激源到該第一組中每一嫌疑故障候選者，並監視對該激源的一反應；比較該反應與關聯於該積體電路的一晶粒對於該輸入激源的一觀察到的反應，其中該觀察到的反應於該晶粒的硬體測試與探測期間被記錄；及回應於判斷出該反應並不符合來自該硬體測試的該觀察到的反應，自該第二組中排除一嫌疑故障候選者。
  5. 如申請專利範圍第4項之方法，其中該前向追蹤另包含：回應於判斷出該反應可符合來自該硬體測試的該觀察到的反應，將一嫌疑故障候選者包括在該第二組中。
  6. 如申請專利範圍第4項之方法，其中該輸入激源為一失效樣式，其中該失效樣式於一相對應失效輸出處產生一失效反應。
  7. 如申請專利範圍第4項之方法，其中該輸入激源為一通過樣式，其中該通過樣式於一相對應失效輸出處產生一通過反應。
  8. 如申請專利範圍第1項之方法，其中該辨識另包含：將來自一通過主要輸出的一扇入錐的嫌疑故障候選者併入到該失效方塊中。
  9. 如申請專利範圍第1項之方法，其中該失效方塊受到一大小限制，其中該大小限制係表示成該積體電路的該設計之大小的一百分比。
  10. 一種電腦可讀取儲存媒體，在其上儲存有電腦可執行指令，當其由一 電腦系統執行時使得該電腦系統執行一種用於在積體電路中產生候選故障電路的方法，該方法包含：由該積體電路的至少一個失效輸出回溯追蹤來使用自該積體電路的一設計之一無故障模擬所得到的模擬數值，針對每一個失效輸出決定一相對應扇入錐；針對每一個失效輸出決定一第一組嫌疑故障候選者，其中每一嫌疑故障候選者可能對應於在該積體電路中負責在一相對應失效輸出處產生一失效結果的一缺陷；自該第一組中每一嫌疑故障候選者前向追蹤來決定一第二組嫌疑故障候選者，其中該第二組為該第一組的一較狹窄的子集合，且其中在該第二組中每一嫌疑故障候選者比在該第一組中每一嫌疑故障候選者要有較高的可能性會對應到該積體電路中一缺陷；及自該積體電路的該設計辨識一失效方塊，其中該失效方塊包含來自該第二組的嫌疑故障候選者，且其中該失效方塊可獨立於該設計做模擬。
  11. 如申請專利範圍第10項之電腦可讀取媒體，其中該方法另包含模擬該失效方塊來決定一第三組嫌疑候選者，其中該第三組為該第二組的一較狹窄的子集合，且其中在該第三組中每一嫌疑故障候選者比在該第二組中每一嫌疑故障候選者要有較高的可能性會對應到該積體電路中一缺陷。
  12. 如申請專利範圍第10項之電腦可讀取媒體，其中在該積體電路中的一缺陷種類可由包含下列的該群組中選出：一橋接、一斷路與一介層窗阻塞。
  13. 如申請專利範圍第10項之電腦可讀取儲存媒體，其中該前向追蹤另包含：引入一輸入激源到該第一組中每一嫌疑故障候選者，並監視對該激源的一反應；比較該反應與關聯於該積體電路的一晶粒對於該輸入激源的一觀察到的反應，其中該觀察到的反應於該晶粒的硬體測試與探測期間被記錄；及回應於判斷出該反應並不符合來自該硬體測試的該觀察到的反應，自該第二組中排除一嫌疑故障候選者。
  14. 如申請專利範圍第13項之電腦可讀取儲存媒體，其中該前向追蹤另包含：回應於判斷出該反應可符合來自該硬體測試的該觀察到的反應，將一嫌疑故障候選者包括在該第二組中。
  15. 如申請專利範圍第13項之電腦可讀取媒體，其中該輸入激源為一失效樣式，其中該失效樣式於一相對應失效輸出處產生一失效反應。
  16. 如申請專利範圍第13項之電腦可讀取媒體，其中該輸入激源為一通過樣式，其中該通過樣式於一相對應失效輸出處產生一通過反應。
  17. 如申請專利範圍第10項之電腦可讀取儲存媒體，其中該辨識另包含：將來自一通過主要輸出的一扇入錐的嫌疑故障候選者併入到該失效方塊中。
  18. 如申請專利範圍第10項之電腦可讀取媒體，其中該失效方塊受到一大 小限制，其中該大小限制係表示成該積體電路的該設計之大小的一百分比。
  19. 一種測試器系統，該系統包含：一用於讀入一測試記錄的輸入介面，其中該測試記錄包含於一晶粒的硬體測試與探測期間關於在複數失效輸出處記錄的觀察到的反應之資訊；一記憶體，用於儲存對應於該晶粒的一積體電路之設計，以及由該積體電路的該設計之模擬產生的模擬數值；及一處理器，其設置成：由關聯於該積體電路的該設計之該等複數失效輸出回溯追蹤來使用自該積體電路的該設計之一無故障模擬所得到的模擬數值，針對每一個失效輸出決定一相對應扇入錐；針對該每一個失效輸出決定一第一組嫌疑故障候選者，其中每一嫌疑故障候選者可能對應於在該積體電路中負責在一相對應失效輸出處產生一失效結果的一缺陷；自該第一組中每一嫌疑故障候選者前向追蹤來決定一第二組嫌疑故障候選者，其中該第二組為該第一組的一較狹窄的子集合，且其中在該第二組中每一嫌疑故障候選者比在該第一組中每一嫌疑故障候選者要有較高的可能性會對應到該積體電路中一缺陷；及自該積體電路的該設計辨識一失效方塊，其中該失效方塊包含來自該第二組的嫌疑故障候選者，且其中該失效方塊可獨立於該設計做模擬。
  20. 如申請專利範圍第19項之測試器系統，其中該處理器另設置成模擬該失效方塊來決定一第三組嫌疑故障候選者，其中該第三組為該第二組 的一較狹窄的子集合，且其中在該第三組中每一嫌疑故障候選者比在該第二組中每一嫌疑故障候選者要有較高的可能性會對應到該積體電路中一缺陷。
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