CN104916707B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式提供使导通电阻降低的半导体装置及其制造方法。实施方式的半导体装置,具备:第1电极;第2电极;第1导电型的第1半导体层,设在上述第1电极与上述第2电极之间,具有在从上述第1电极朝向上述第2电极的第1方向上碳空位密度变低的区域;第1导电型的第2半导体层,设在上述第1电极与上述第1半导体层之间,杂质元素浓度比上述第1半导体层高;以及第2导电型的多个第3半导体层,设在上述第2电极与上述第1半导体层之间。

Description

半导体装置及其制造方法
本申请享受以日本专利申请2014-51899号(申请日:2014年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
在使用碳化硅(SiC)的半导体装置中,在其制造工艺中需要高温退火。但是,可以已知,若实施高温退火,则碳化硅中,碳缺损而成的碳空位(日语:空孔)必然增多。该碳空位具有捕获少数载流子的性质,会使元件中流动的少数载流子的寿命降低。由此有导通电阻上升的情况。因而,在使用碳化硅的半导体装置中,优选尽可能减少碳空位。
发明内容
本发明的实施方式提供能降低导通电阻的半导体装置及其制造方法。
实施方式的半导体装置,具备:第1电极;第2电极;第1导电型的第1半导体层,设在上述第1电极与上述第2电极之间,具有在从上述第1电极朝向上述第2电极的第1方向上碳空位密度变低的区域;第1导电型的第2半导体层,设在上述第1电极与上述第1半导体层之间,杂质元素浓度比上述第1半导体层高;以及第2导电型的多个第3半导体层,设在上述第2电极与上述第1半导体层之间。
附图说明
图1(a)以及(b)是表示第1实施方式的半导体装置的示意剖面图。
图2(a)~(c)是表示参考例的半导体装置的制造过程的示意剖面图。
图3(a)~(d)是表示第1实施方式的半导体装置的制造过程的示意剖面图。
图4是表示第1导电型的碳化硅区域中的碳空位密度的示意图。
图5(a)以及(b)是第2实施方式的半导体装置的示意平面图。
图6(a)以及(b)是第2实施方式的半导体装置的示意平面图。
具体实施方式
(第一实施方式)
以下,参照附图,对实施方式进行说明。在以下的说明中,对同一部件赋予同一符号,对一度说明过的部件适当地省略其说明。
图1(a)以及(b)是表示本实施方式的半导体装置的示意剖面图。
这里,图1(a)中,表示图1(b)的A-A’线的剖面。图1(b)中,表示图1(a)的C-C’线的剖面。
半导体装置1是上下电极构造的pin二极管。图1(a)的箭头的范围1u是半导体装置1的最小单元,实际上,该单元1u在Y方向上排列。
半导体装置1具备阴极电极10(第1电极)和阳极电极11(第2电极)。在阴极电极10与阳极电极11之间,设有n型的半导体层20(第1半导体层)。半导体层20相当于pin二极管的i区域。
半导体装置1中,具有在从阴极电极10朝向阳极电极11的Z方向(第1方向)上半导体层20中的碳空位密度变低的区域(后述)。
在阴极电极10与半导体层20之间,设有n+型的半导体层21(第2半导体层)。半导体层21的杂质浓度高于半导体层20的杂质浓度。半导体层21与阴极电极10相接。
在半导体层20与阳极电极11之间,设有p+型的半导体层30(第3半导体层)。半导体层30包括多个区域,多个区域分别在与Z方向交叉的Y方向(第2方向)上排列。多个半导体层30在与Z方向和Y方向交叉的X方向(第3方向)上延伸(图1(b))。
此外,相邻的半导体层30在Y方向上将半导体层20夹着。在相邻的半导体层30所夹的半导体层20与阳极电极11之间,设有氧化物层60。
另外,在实施方式中,对于n+型以及n型,可以称为第1导电型,对于p+型,可以称为第2导电型。这里,按n+型、n型的顺序,表示杂质浓度变低。
上述的“杂质浓度”是指,对半导体材料的导电性做出贡献的杂质元素的实际有效的浓度。例如,半导体材料中含有成为施主的杂质元素和成为受主的杂质元素的情况下,将活化的杂质元素之中的去除了施主和受主的抵消量后的浓度作为杂质浓度。
半导体层20、半导体层21以及半导体层30各自的主成分例如是碳化硅(SiC)。作为第1导电型的杂质元素,例如适用氮(N)等。作为第2导电型的杂质元素,例如适用铝(Al)等。
阴极电极10以及阳极电极11的材料是例如包含从铝(Al)、钛(Ti)、镍(Ni)、钨(W)、钼(Mo)、铜(Cu)、金(Au)、铂(Pt)等的组中选择的至少1个的金属。
关于这些金属,可以是层叠构造。氧化物层60的材料是硅氧化物、或含有碳的硅氧化物、硅氮化物。
在说明本实施方式的半导体装置的制造过程之前,对参考例的半导体装置的制造过程进行说明。
图2(a)~(c)是表示参考例的半导体装置的制造过程的示意剖面图。
首先,在参考例中,如图2(a)所示,在半导体层20的表层注入铝离子,并实施用于活化的退火处理,在半导体层20之上形成p+型的半导体层300。
这里,半导体层20中含有的4H-SiC结晶可以说不是硅(Si)和碳(C)完全1对1地结合的,而是存在碳空位25。例如,碳空位25是称作Z1/2的点缺陷。产生碳空位25的主要原因之一是制造工艺中必然发生的高温退火。此外,还有由于上述的铝离子的注入从而半导体层300中含有碳空位25的各种缺陷(例如,通过离子注入而产生的缺陷等)增加的情况。
该碳空位25具有捕获少数载流子的性质,会导致元件中流动的少数载流子(例如,空穴)的寿命降低。由此有导通电阻变高的情况。
为防止该情况,如图2(b)所示,有通过将半导体层300的表面在氧化气氛下加热从而在半导体层300之上形成氧化物层60的方法。氧化物层60例如通过热氧化法(温度:1300℃,几小时)形成。
通过半导体层300的表面氧化,氧化物层60成长,并且Cox作为气体向半导体层300的外方扩散,并且一部分碳原子26在半导体层300中以及半导体层20中扩散。
通过该碳原子26的扩散,碳原子26进入碳空位25,碳空位25消失。由此,可以认为,能够抑制上述的寿命降低。
但是,实际上,如图2(c)所示,存在碳原子26被包含半导体层300中生成的碳空位25在内的各种缺陷阻挡、无法充分扩散到半导体层20的情况。即,根据参考例的方法,无法解决寿命降低的问题的可能性高。
相对于此,图3(a)~(d)是表示本实施方式的半导体装置的制造过程的示意剖面图。
本实施方式中,首先,如图3(a)所示,准备半导体层20和与半导体层20相接的半导体层21。接着,在与半导体层21相反侧的半导体层20的表面20s,通过离子注入法将p型杂质元素(铝离子)选择性地导入。由此,如图3(a)所示,形成与半导体层20相接的多个半导体层30。这里,多个半导体层30的导电型是p+型。此外,通过p型杂质元素的注入,半导体层30中包含碳空位25的结晶缺陷进一步增加。
但是,本实施方式中,由于在Y方向上排列有多个半导体层30,所以相邻的半导体层30所夹的半导体层20的表面露出(例如,图3(a)的区域27)。
接着,如图3(b)所示,将半导体层20的表面以及多个半导体层30的表面在氧化气氛下加热。由此,形成与半导体层20以及多个半导体层30相接的氧化物层60,并且碳原子26从半导体层20的表面朝向半导体层21的方向扩散。
这里,本实施方式中,在区域27没有设置半导体层30。因此,在区域27,不会由于半导体层30中残存的碳空位25而阻挡碳原子26。即,碳原子26有效地扩散到半导体层20的深处。将扩散后的状态在图3(c)中表示。
然后,如图3(d)所示,通过蚀刻处理,对Y方向上的氧化物层60的宽度进行调整,使多个半导体层30从氧化物层60露出。
另外,在图3(a)中,可以在通过离子注入法将p型杂质元素(铝离子)选择性地导入后,或在这之前,通过离子注入法将碳导入半导体层20以及半导体层30。在通过基于氧化的碳原子26的扩散而将寿命延长的情况下,氧化量和寿命的延长具有相关,用于延长寿命的氧化量的增大成为表面形成的杂质层因氧化而减少的结果,有特性的调节(tuning)变困难的问题。
但是,根据碳离子注入法,由于增加碳原子26向半导体层20的扩散量,所以能够通过增加碳注入量而实现调整,表面形成的杂质层不会减少。
此外,寿命与向半导体层20注入的少数载流子的消失时间具有相关,有寿命变长则导通损失降低但开关损失增大的折衷(trade-off)。为了针对该折衷设为对元件特性最佳的寿命,能够通过碳离子注入法任意地调整注入量。
图4是表示第1导电型的碳化硅区域中的碳空位密度的示意图。
图4中,作为一例,表示点B-B’间的碳空位密度(/cm3)的任意值(a.u.)。
(第二实施方式)
本实施方式的半导体装置,除了半导体层20以及半导体层30为栅格状以外,与第一实施方式相同。因而,对于与第一实施方式重复的内容将记述省略。
图5(a)以及(b)是本实施方式的半导体装置的示意平面图。是与第一实施方式的图1(b)相当的图。如图5(a)所示,半导体层30配置为栅格状。由此,能够通过增加通电时的少数载流子注入量来减小元件的电阻。
另一方面,如图5(b)所示,半导体层20可以配置为栅格状。由此能够整体减少碳空位25,能够进一步降低导通电阻。
(第三实施方式)
本实施方式的半导体装置,除了半导体层20以及半导体层30为蜂窝状以外,与第一实施方式相同。因而,对于与第一实施方式重复的内容将记述省略。
图6(a)以及(b)是本实施方式的半导体装置的示意平面图。是与第一实施方式的图1(b)相当的图。如图6(a)所示,半导体层20以及半导体层30配置为蜂窝状。由此,能够将半导体层20以及半导体层30高密度地配置,能够降低导通电阻。此外,如图6(b)所示,也可以将半导体层20和半导体层30相反地配置。
半导体装置1中,与上述的参考例相比,碳空位密度降低。由此,由碳空位25进行的少数载流子捕获得以抑制,防止少数载流子的寿命降低。即,在对半导体装置1施加正向偏置时,虽然从p极侧注入空穴,从n极侧注入电子,但空穴在半导体层20中难以消失,流动到n极侧。由此,半导体装置1内的导通电阻降低,半导体装置1中流动的电流进一步增加。
另外,作为计测碳空位25的手段,有DLTS法和微(micro)PCD法。根据DLTS法,对pn结部施加反向偏置,对从耗尽区域涌出的载流子进行测定,由此能够估计缺陷量。此时,通过改变测定温度,与特有的缺陷能级具有相关的载流子涌动,从而根据测定温度,缺陷的种类能够通过施加的偏置而改变接合部的耗尽层宽度,因此,能够通过施加偏置得到深度方向的信息。为了测定Z1/2缺陷,优选的是室温附近的测定温度。
此外,根据微PCD法,能够测定SiC半导体层的少数载流子寿命,能够间接地估计作为寿命损害的Z1/2量。此时,通过照射的激光波长能够调整侵入深度,因此能够得到深度方向的寿命信息(Z1/2密度信息)。
上述的实施方式中,所谓表达为“部位A设在部位B之上”的情况下的“之上”,除了部位A与部位B接触且部位A设在部位B之上的情况以外,有时也以部位A不与部位B接触且部位A设在部位B的上方的情况的含义使用。此外,“部位A设在部位B之上”有时也适用于使部位A和部位B反转而部位A位于部位B之下的情况、或部位A和部位B横向排列的情况。这是因为,即使将实施方式的半导体装置旋转,在旋转前后半导体装置的构造也不变。
以上,参照具体例对实施方式进行了说明。但是,实施方式不限于这些具体例。即,即使本领域技术人员对这些具体例适当加以设计变更,只要具备实施方式的特征,就包含在实施方式的范围内。上述的各具体例具备的各要素以及其配置、材料、条件、形状、尺寸等不限于例示的情况而能够适当变更。
此外,上述的各实施方式具备的各要素能够在技术上尽可能地复合,将它们组合而得的方案也只要包含实施方式的特征就包含在实施方式的范围内。此外,在实施方式的思想范畴内,本领域技术人员可以想到各种变更例以及修正例,这些变更例以及修正例也应被认为属于实施方式的范围。
对本发明几个实施方式进行了说明,但这些实施方式是作为例子而提示的,并不意欲限定发明的范围。这些新的实施方式可以以其他各种形态实施,在不脱离发明的主旨的范围内,能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中,也包含在权利要求所记载的发明及其等同范围内。

Claims (5)

1.一种半导体装置,其特征在于,
具备:
第1电极;
第2电极;
第1导电型的第1半导体层,设在上述第1电极与上述第2电极之间,具有在从上述第1电极朝向上述第2电极的第1方向上碳空位密度变低的区域;
第1导电型的第2半导体层,设在上述第1电极与上述第1半导体层之间,杂质元素浓度比上述第1半导体层高;以及
第2导电型的多个第3半导体层,设在上述第2电极与上述第1半导体层之间,
上述碳空位密度变低的区域为,从相邻的上述第3半导体层所夹着的上述第1半导体层的表面起到比上述第3半导体层深的位置。
2.如权利要求1记载的半导体装置,
相邻的上述第3半导体层所夹着的上述第1半导体层与上述第2电极之间设有绝缘层。
3.如权利要求1或2记载的半导体装置,
上述多个第3半导体层在与上述第1方向交叉的方向上延伸。
4.一种半导体装置的制造方法,其特征在于,
具备以下工序:
准备第1导电型的第1半导体层和相接于上述第1半导体层且杂质元素浓度比上述第1半导体层高的第1导电型的第2半导体层的工序;
在与上述第2半导体层相反侧的上述第1半导体层的表面,将第2导电型杂质元素选择性地导入而形成与上述第1半导体层相接的第2导电型的多个第3半导体层的工序;以及
在氧化气氛中对上述第1半导体层的上述表面以及上述多个第3半导体层的表面进行加热,从而形成与上述第1半导体层以及上述多个第3半导体层相接的氧化物层,并且使碳从相邻的上述第3半导体层所夹着的上述第1半导体层的上述表面朝向上述第2半导体层扩散到比上述第3半导体层深的位置,形成碳空位密度变低的区域的工序,
上述碳空位密度变低的区域为,从相邻的上述第3半导体层所夹着的上述第1半导体层的上述表面起到比上述第3半导体层深的位置。
5.如权利要求4记载的半导体装置的制造方法,
还具备在使上述碳扩散的工序后使上述多个第3半导体层从上述氧化物层露出的工序。
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