KR20220079636A - 개선된 단락 내구 시간을 갖는 반도체 디바이스 및 그 제조 방법들 - Google Patents

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Abstract

반도체 디바이스(10)는 기판(12), 드리프트층(14), 웰 영역(16), 및 소스 영역(18)을 포함한다. 기판(12)은 제1 도전형을 갖는다. 드리프트층(14)은 제1 도전형을 갖고 기판(12) 상에 있다. 웰 영역(16)은 제1 도전형과는 반대인 제2 도전형을 갖고 채널 영역(28)을 제공한다. 소스 영역(18)은 웰 영역(16) 내에 있고 제1 도전형을 갖는다. 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 농도는 웰 영역(16)이 소스 영역(18)과 웰 영역(16) 사이의 접합부로부터 거리를 두고 증가된 도핑 농도의 영역(30)을 포함하도록 가변적이다.

Description

개선된 단락 내구 시간을 갖는 반도체 디바이스 및 그 제조 방법들
본 개시내용은 반도체 디바이스들에 관한 것으로, 특히, 반도체 디바이스의 단락 내구 시간(short circuit withstand time)을 증가시키기 위한 그 개선들에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)은 전력 전자장치(power electronics)에서 널리 이용된다. 전력 응용들에 이용되는 MOSFET들의 하나의 중요한 성능 특성은 단락 내구 시간이다. MOSFET의 단락 내구 시간은 MOSFET가 고장이 발생하기 전에 단락 이벤트(예를 들어, 드레인-소스 단락)를 견딜 수 있는 시간의 양이다. MOSFET의 단락 내구 시간이 길수록, 단락 이벤트로 인해 응용에서 실패할 가능성이 적어진다. 따라서, 큰 단락 내구 시간을 갖는 것이 바람직하다.
최근에, 탄화 규소 MOSFET들은 전력 응용들을 위해 그 규소 대응물들을 대체하고 있다. 이것은 탄화 규소 MOSFET들의 온-상태 저항 및 스위칭 속도와 같은 성능에서의 상당한 개선들로 인한 것이다. 그러나, 탄화 규소 MOSFET들의 단락 내구 시간은 MOS 채널 특성들 및 단채널 효과(short channel effect)들로 인해 종래에는 제한되었다. MOS 채널 특성들에 있어서, 탄화 규소 MOSFET들의 임계 전압은 온도에 따라 감소하지만, 트랜스컨덕턴스는 온도에 따라 증가한다. 이러한 특성들은 탄화 규소 MOSFET들의 단락 내구 시간을 저하시킨다. 단채널 효과들과 관련하여, 이들은 비교적 낮은 출력 저항으로 불량한 포화 특성들을 초래한다. 이러한 효과들은 탄화 규소 MOSFET들의 단락 내구 시간을 추가로 저하시킨다.
종래에는, 탄화 규소 MOSFET들의 단락 내구 시간을 증가시키려는 노력들은 디바이스의 접합형 전계 효과 트랜지스터(JFET) 영역에서의 저항을 증가시키는 것 및/또는 디바이스의 소스에 외부 저항기들을 추가하는 것을 수반하였다. 이들 해결책들은 사실상 탄화 규소 MOSFET의 단락 내구 시간을 증가시키지만, 이들은 또한 그 온-상태 저항을 증가시켜 전체 성능을 저하시킨다.
따라서, 다른 성능 특성들을 손상시키지 않는 개선된 단락 내구 시간들을 갖는 MOSFET들 및 그 제조 방법들이 필요하다.
일 실시예에서, 반도체 디바이스는 기판, 드리프트층, 웰 영역, 및 소스 영역을 포함한다. 기판은 제1 도전형을 갖는다. 드리프트층은 제1 도전형을 갖고 기판 상에 있다. 웰 영역은 제1 도전형과는 반대인 제2 도전형을 갖고 채널 영역을 제공한다. 소스 영역은 웰 영역 내에 있고 제1 도전형을 갖는다. 웰 영역은 소스 영역과 드리프트층 사이에 있다. 기판에 대향하는 드리프트층의 표면을 따른 웰 영역의 도핑 농도는 불균일하여 웰 영역의 도핑 농도가 측방 치수에서 변한다. 설명된 바와 같이 웰 영역에 도핑 프로파일을 제공함으로써, 디바이스의 다른 성능 특성들을 유지하면서 반도체 디바이스의 단락 내구 시간이 개선될 수 있다.
일 실시예에서, 웰 영역은 소스 영역과 웰 영역 사이의 계면으로부터 거리를 두고 증가된 캐리어 농도의 영역을 포함한다. 증가된 캐리어 농도의 영역은 채널 영역과 중첩될 수 있다.
일 실시예에서, 반도체 디바이스는 기판, 드리프트층, 웰 영역, 및 소스 영역을 포함한다. 기판은 제1 도전형을 갖는다. 드리프트층은 제1 도전형을 갖고 기판 상에 있다. 웰 영역은 제1 도전형과는 반대인 제2 도전형을 갖고 채널 영역을 제공한다. 소스 영역은 웰 영역 내에 있고 제1 도전형을 갖는다. 웰 영역은 소스 영역과 드리프트층 사이에 있다. 소스 영역의 깊이는 불균일하다. 설명된 바와 같이 소스 영역에 가변 깊이를 제공함으로써, 디바이스의 다른 성능 특성들을 유지하면서 반도체 디바이스의 단락 내구 시간이 개선될 수 있다.
일 실시예에서, 소스 영역의 깊이는 채널 영역으로부터의 거리에 비례하여 증가한다.
일 실시예에서, 반도체 디바이스를 제조하기 위한 방법은 기판을 제공하는 단계, 기판 상에 드리프트층을 제공하는 단계, 드리프트층에 웰 영역을 제공하는 단계, 및 웰 영역에 소스 영역을 제공하는 단계를 포함한다. 기판 및 드리프트층은 제1 도전형을 갖는다. 웰 영역은 제1 도전형과는 반대인 제2 도전형을 갖고 채널 영역을 제공한다. 소스 영역은 제1 도전형을 갖고, 웰 영역이 소스 영역과 드리프트층 사이에 있도록 제공된다. 기판에 대향하는 드리프트층의 표면을 따른 웰 영역의 도핑 농도는 불균일하여 웰 영역의 도핑 농도가 측방 치수에서 변한다. 위에서 논의된 바와 같이 웰 영역에 가변 도핑 농도를 제공함으로써, 디바이스의 다른 성능 특성들을 유지하면서 반도체 디바이스의 단락 내구 시간이 개선될 수 있다.
다양한 실시예들에서, 반도체 디바이스는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다.
본 기술분야의 통상의 기술자라면 첨부된 도면과 연관한 바람직한 실시예들의 이하의 상세한 설명을 읽은 후에 본 개시내용의 범위를 이해하고 그 추가 양태들을 깨달을 것이다.
본 명세서에 통합되고 그 일부를 형성하는 첨부된 도면들은 본 개시내용의 여러 양태들을 예시하고, 설명과 함께 본 개시내용의 원리를 설명하는 역할을 한다.
도 1은 본 개시내용의 일 실시예에 따른 반도체 디바이스를 도시한다.
도 2a 내지 도 2d는 본 개시내용의 일 실시예에 따른 MOSFET 내의 웰 영역의 도핑 프로파일들을 도시한다.
도 3은 본 개시내용의 일 실시예에 따른 반도체 디바이스를 도시한다.
도 4는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 도시한다.
도 5는 본 개시내용의 일 실시예에 따라 반도체 디바이스를 제조하기 위한 방법을 나타내는 흐름도이다.
도 6a 내지 도 6e는 본 개시내용의 일 실시예에 따라 반도체 디바이스를 제조하기 위한 방법을 도시한다.
도 7은 본 개시내용의 일 실시예에 따라 반도체 디바이스에 웰 영역을 제공하기 위한 방법을 나타내는 흐름도이다.
도 8a 및 도 8b는 본 개시내용의 일 실시예에 따라 반도체 디바이스에 웰 영역을 제공하기 위한 방법을 도시한다.
도 9a 및 도 9b는 본 개시내용의 일 실시예에 따라 반도체 디바이스에 웰 영역을 제공하기 위한 방법을 도시한다.
도 10은 본 개시내용의 일 실시예에 따라 반도체 디바이스에 소스 영역을 제공하기 위한 방법을 나타내는 흐름도이다.
도 11a 및 도 11b는 본 개시내용의 일 실시예에 따라 반도체 디바이스에 소스 영역을 제공하기 위한 방법을 도시한다.
도 12a 및 도 12b는 본 개시내용의 일 실시예에 따라 반도체 디바이스에 소스 영역을 제공하기 위한 방법을 도시한다.
이하에 개시되는 실시예들은, 본 기술분야의 통상의 기술자가 본 실시예들을 실시할 수 있게 하는데 필요한 정보를 나타내며, 본 실시예들을 실시하는 최상의 모드를 나타낸다. 첨부된 도면에 비추어 이하의 설명을 읽으면, 본 기술분야의 통상의 기술자라면 본 개시내용의 개념을 이해하고 여기서 특별히 다루지 않은 이들 개념들의 응용을 인식할 것이다. 이들 개념들 및 응용들은 본 개시내용과 첨부된 청구항들의 범위 내에 든다는 것을 이해하여야 한다.
용어들 제1, 제2 등이 다양한 요소들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소들은 이들 용어들에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이들 용어들은 한 요소를 또 다른 요소로부터 구분하기 위해서만 사용된다. 예를 들어, 본 개시내용의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소라고 명명될 수 있고, 마찬가지로 제2 요소는 제1 요소라고 명명될 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 열거된 연관된 항목들 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
층, 영역, 또는 기판 등의 요소가 또 다른 요소 "상"에 있거나 또 다른 요소 "상으로" 연장된다고 언급될 때, 이 요소는 그 다른 요소 상에 직접 있거나 그 다른 요소 상으로 직접 연장되거나, 또는 중간 요소가 또한 존재할 수 있다는 것임을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소 "상에 직접" 있거나 또 다른 요소 "상으로 직접" 연장된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 마찬가지로, 층, 영역, 또는 기판 등의 요소가 또 다른 요소 "위"에 있거나 또 다른 요소 "위로" 연장된다고 언급될 때, 이 요소는 그 다른 요소 위에 직접 있거나 그 다른 요소 위로 직접 연장되거나, 또는 중간 요소가 또한 존재할 수 있다는 것임을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소 "위에 직접" 있거나 또 다른 요소 "위로 직접" 연장된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 한 요소가 또 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소가 존재할 수 있다는 것을 또한 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소에 "직접 접속"되거나 "직접 결합"된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "수직"과 같은 상대적 용어들은 본 명세서에서는, 도면에서 예시될 때 하나의 요소, 층, 또는 영역의 또 다른 요소, 층, 또는 영역에 대한 관계를 설명하기 위해 사용될 수 있다. 이들 용어들 및 위에서 논의된 용어들은 도면들에 도시된 배향 외에도 디바이스의 상이한 배향들을 포괄하도록 의도된 것임을 이해할 것이다.
본 명세서에 사용되는 용어는 특정한 실시예를 설명하기 위한 목적일 뿐이며, 본 개시내용을 제한하고자 함이 아니다. 본 명세서에 사용될 때, 단수 형태는, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 역시 포함하는 것을 의도한다. 용어들 "포함한다(comprises)", "포함하는(comprising)", "갖다(includes)" 및/또는 "갖는(including)"은 본 명세서에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소, 및/또는 이들의 그룹의 존재나 추가를 배제하는 것은 아님을 추가로 이해할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적 및 과학적 용어를 포함한) 모든 용어들은 본 개시내용이 속하는 분야의 통상의 기술자가 일반적으로 이해하는 바와 동일한 의미를 가진다. 본 명세서에서 사용되는 용어들은, 본 명세서 및 관련 기술의 문맥에서의 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 특별히 정의하지 않는 한, 이상적이거나 과도하게 형식적 의미로 해석되어서는 안 된다는 점을 추가로 이해할 것이다.
도 1은 본 개시내용의 일 실시예에 따른 반도체 디바이스(10)를 도시한다. 반도체 디바이스(10)는 기판(12), 기판(12) 상의 드리프트층(14), 기판(12)에 대향하는 드리프트층(14)의 표면 내의 웰 영역(16), 소스 영역(18)이 웰 영역(16) 내에 있도록 기판(12)에 대향하는 드리프트층(14)의 표면 내의 소스 영역(18), 기판(12)에 대향하는 드리프트층(14)의 표면 상의, 특히 웰 영역(16) 및 소스 영역(18)의 일부 상의 소스 콘택(source contact)(20), 드리프트층(14)에 대향하는 기판(12)의 표면 상의 드레인 콘택(22), 기판(12)에 대향하는 드리프트층(14)의 표면 상의, 특히 웰 영역(16) 및 소스 영역(18)의 일부 상의 게이트 산화물(24), 및 게이트 산화물(24) 상의 게이트 콘택(26)을 포함한다. 소스 콘택(20)은 기판(12)에 대향하는 드리프트층(14)의 표면 상의 게이트 산화물(24) 및 게이트 콘택(26)으로부터 분리된다. 게이트 산화물(24) 아래의 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 일부는 반도체 디바이스(10)의 채널 영역(28)을 형성한다.
기판(12) 및 드리프트층(14)은 탄화 규소를 포함할 수 있다. 일 실시예에서, 기판(12), 드리프트층(14), 및 소스 영역(18)은 모두 n-도핑되고, 웰 영역(16)은 p-도핑된다. 그러나, 본 개시내용의 원리들은 반도체 디바이스(10)에 동등하게 적용되고, 기판(12), 드리프트층(14), 및 소스 영역(18)은 p-도핑되고, 웰 영역은 n-도핑된다. 기판(12)은 5x1017 내지 1x1020 ㎝-3의 도핑 농도를 가질 수 있다. 다양한 실시예들에서, 기판(12)의 도핑 농도는 5x1017 내지 1x1020 ㎝-3의 범위 내의 임의의 도핑 농도일 수 있거나, 이 범위 내의 임의의 하위 범위를 커버할 수 있다. 드리프트층(14)은 5x1013 내지 1x1018 ㎝-3의 도핑 농도를 가질 수 있다. 다양한 실시예들에서, 드리프트층(14)의 도핑 농도는 5x1013 내지 1x1018 ㎝-3의 범위 내의 임의의 도핑 농도일 수 있거나, 이 범위 내의 임의의 하위 범위를 커버할 수 있다. 아래에 상세히 논의되는 바와 같이, 웰 영역(16)은 2x1017 내지 5x1019 ㎝-3의 도핑 농도를 갖는 증가된 도핑 농도의 영역(30)을 포함할 수 있다. 증가된 도핑 농도의 영역(30)의 도핑 농도는 2x1017 내지 5x1019 ㎝-3의 범위 내의 임의의 도핑 농도일 수 있거나, 이 범위 내의 임의의 하위 범위를 커버할 수 있다. 예를 들어, 증가된 도핑 농도의 영역(30)의 도핑 농도는 5x1017 내지 5x1019 ㎝-3, 1x1018 내지 5x1019 ㎝-3, 5x1018 내지 5x1019 ㎝-3, 1x1019 내지 5x1019 ㎝-3, 5x1017 내지 1x1018 ㎝-3, 1x1018 내지 1x1019 ㎝-3 등일 수 있다. 웰 영역(16)의 나머지는 5x1015 내지 5x1017 ㎝-3의 도핑 농도를 가질 수 있다. 웰 영역(16)의 나머지의 도핑 농도는 5x1015 내지 5x1017 ㎝-3의 범위 내의 임의의 도핑 농도일 수 있거나, 이 범위 내의 임의의 하위 범위를 커버할 수 있다. 예를 들어, 웰 영역(16)의 나머지의 도핑 농도는 1x1016 내지 5x1017 ㎝-3, 5x1016 내지 5x1017 ㎝-3, 1x1017 내지 5x1017 ㎝-3, 5x1015 내지 1x1017 ㎝-3, 5x1015 내지 5x1016 ㎝-3 등일 수 있다. 소스 영역(18)은 1x1018 내지 5x1021 ㎝-3의 도핑 농도를 가질 수 있다. 소스 영역(18)의 도핑 농도는 1x1018 내지 5x1021 ㎝-3의 범위 내의 임의의 도핑 농도일 수 있거나, 이 범위 내의 임의의 하위 범위를 커버할 수 있다. 예를 들어, 소스 영역(18)의 도핑 농도는 5x1018 내지 5x1021 ㎝-3, 1x1019 내지 5x1021 ㎝-3, 5x1019 내지 5x1021 ㎝-3, 1x1020 내지 5x1021 ㎝-3, 5x1020 내지 5x1021 ㎝-3, 1x1021 내지 5x1021 ㎝-3, 1x1018 내지 1x1021 ㎝-3, 1x1018 내지 5x1020 ㎝-3, 1x1018 내지 1x1020 ㎝-3, 1x1018 내지 5x1019 ㎝-3, 1x1018 내지 1x1019 ㎝-3 등일 수 있다.
일 실시예에서, 반도체 디바이스(10)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)일 수 있다. 동작시, 반도체 디바이스(10)의 임계 전압보다 높은, 게이트 콘택(26)에 제공되는 바이어스 전압은 디바이스의 채널 영역(28)이 도전성이 되게 하여 전류가 드레인 콘택(22)으로부터 그 소스 콘택(20)으로 흐를 수 있다. 바이어스 전압이 반도체 디바이스(10)의 임계 전압보다 낮을 때, 채널 영역(28)은 전류가 드레인 콘택(22)으로부터 소스 콘택(20)으로 흐를 수 있게 하기에 충분히 도전성이 아니다. 따라서, 반도체 디바이스(10)는 드리프트층(14) 양단의 드레인-소스 전압을 차단한다. 위에서 논의된 바와 같이, 일부 응용들에서, 반도체 디바이스(10)는 드레인 콘택(22)이 전원에 단락되도록 단락 이벤트를 경험할 수 있다. 이러한 단락 이벤트들은 극히 높은 전류들이 반도체 디바이스(10)를 통해 흐르게 하여 단기간 후에 디바이스에 손상 및 고장을 야기할 수 있다. 위에서 논의된 바와 같이, 디바이스가 고장 없이 단락 이벤트를 견딜 수 있는 시간의 양이 단락 내구 시간으로 지칭된다. 또한, 위에서 논의된 바와 같이, 종래의 MOSFET들, 특히 탄화 규소 MOSFET들은 비교적 짧은 단락 내구 시간들을 겪어 왔다.
전술한 바와 같이, 탄화 규소 MOSFET들의 비교적 짧은 단락 내구 시간들에 대한 하나의 이유는, 온도가 증가함에 따라 트랜스컨덕턴스가 증가하고 임계 전압이 감소하는 MOS 채널 특성들로 인한 것이다. 반도체 디바이스(10)가 온일 때, 전류는 드리프트층(14)으로부터, 웰 영역(16) 내의 반전층을 따라, 소스 영역(18) 내로, 그리고 소스 콘택(20)으로 흐른다. 이 전류 흐름은 소스 영역(18)의 유한 저항으로 인해 소스 영역(18) 양단의 전압 강하를 초래한다. 소스 영역(18) 저항 양단의 전압 강하(V sp )는 양이고, 따라서 소스 영역(18)과 웰 영역(16) 사이의 역 바이어스에 추가된다. 반도체 디바이스(10)의 임계 전압(V th )은 수학식 1에 따라 표현될 수 있다:
Figure pct00001
여기서, V th 는 반도체 디바이스(10)의 임계 전압이고, V th0 은 V sp (소스 영역(18) 저항 양단의 전압)가 0일 때 반도체 디바이스(10)의 임계 전압이고,
Figure pct00002
는 수학식 2에 의해 주어지는 바디 효과 파라미터이고,
Figure pct00003
Figure pct00004
는 수학식 3에 의해 주어진다:
Figure pct00005
여기서, N A 는 웰 영역(16)의 도핑 농도이다. 위의 수학식들에 나타내진 바와 같이, V th 는 V sp 가 증가함에 따라 증가한다. 또한, V th 는 웰 영역(16)의 도핑 농도(N A )가 높을수록 더 빨리 증가한다. 따라서, 반도체 디바이스(10)의 온도에 대한 임계 전압에서의 감소 및 트랜스컨덕턴스에서의 증가에 대응하거나 이를 상쇄하는 한 가지 방법은 웰 영역(16)의 도핑 농도를 증가시키는 것이다. 그러나, 웰 영역(16) 전체의 도핑 농도를 증가시키는 것은 정상 동작 조건들 동안 허용불가능하게 높은 임계 전압 및 낮은 채널 이동도(또는 낮은 트랜스컨덕턴스)를 초래한다. 반도체 디바이스(10)의 채널 영역(28)은 임계 전압을 낮추고 트랜스컨덕턴스를 증가시키기 위해 0.2 마이크로미터(㎛) 미만의 길이를 갖도록 단축될 수 있지만, 이러한 작은 치수들을 갖는 MOSFET들을 제조하는 것은 매우 어려울 수 있다.
따라서, 반도체 디바이스(10)의 단락 내구 시간을 증가시키려는 노력으로, 웰 영역(16)은 측방 치수에서 변하는 불균일한 도핑 프로파일을 갖는다. 구체적으로, 웰 영역(16)은 증가된 도핑 농도의 영역(30)을 포함한다. 증가된 도핑 농도의 영역(30)은 웰 영역(16)의 나머지보다 더 높게 도핑되는 웰 영역(16)의 하위 영역이다. 증가된 도핑 농도의 영역(30)은 기판(12)에 대향하는 드리프트층(14)의 표면을 따라 웰 영역(16) 내에 위치하고, 따라서 채널 영역(28)에 있다. 증가된 도핑 농도의 영역(30)은 기판(12)에 대향하는 드리프트층(14)의 표면을 따라 소스 영역(18)과 웰 영역(16) 사이의 접합부로부터 소정 거리(D is )에 위치하여, 증가된 도핑 농도의 영역(30)이 후술하는 바와 같은 거리만큼 소스 영역(18)으로부터 분리되게 한다. 증가된 도핑 농도의 영역(30)을 포함시키고, 웰 영역(16)의 나머지를 더 낮은 레벨로 도핑되게 유지함으로써, 단락 내구 시간, 임계 전압, 및 트랜스컨덕턴스 사이의 유리한 절충이 이루어진다. 구체적으로, 단락 내구 시간은 반도체 디바이스(10)의 임계 전압 및 트랜스컨덕턴스에 대한 최소의 영향으로 상당히 증가된다. 또한, 증가된 도핑 농도의 영역(30)은 또한 웰 영역(16)의 측방 공핍을 억제하고, 따라서 높은 전계들로부터의 채널 영역(28)의 차폐를 증가시킴으로써 단채널 효과들을 감소시킬 수 있다. 증가된 도핑 농도의 영역(30)이 웰 영역(16) 내의 별개의 영역으로서 도시되어 있지만, 증가된 도핑 농도의 영역(30)과 웰 영역(16)의 나머지 사이의 묘사는 점진적일 수 있다. 일반적으로, 웰 영역(16)의 도핑 농도는 기판(12)에 대향하는 드리프트 영역(14)의 표면을 따른 소스 영역(18)과 웰 영역(16) 사이의 계면(지점 X)으로부터 기판(12)에 대향하는 드리프트 영역(14)의 표면을 따른 웰 영역(16)과 드리프트 영역(14) 사이의 계면(지점 X")을 향하는 거리에 비례하여 증가할 수 있다. 따라서, 웰 영역(16)의 최고 도핑 농도는 기판(12)에 대향하는 드리프트 영역(14)의 표면을 따른 웰 영역(16)과 드리프트 영역(14) 사이의 계면(지점 X")에서 발생할 수 있는 반면, 웰 영역(16)의 최저 도핑 농도는 기판(12)에 대향하는 드리프트 영역의 표면을 따른 소스 영역(18)과 웰 영역(14) 사이의 계면(지점 X)에서 발생할 수 있다.
도 2a는 본 개시내용의 일 실시예에 따라 도 1에 도시된 지점들 X와 X" 사이의 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 프로파일을 도시하며, 여기서 지점 X는 기판(12)에 대향하는 드리프트층(14)의 표면에 수직으로 연장되는 소스 영역(18)의 에지(소스 영역(18)과 웰 영역(16) 사이의 계면) 상에 있고, 지점 X"는 기판(12)에 대향하는 드리프트층(14)의 표면에 수직으로 연장되는 웰 영역(16)의 에지(웰 영역(16)과 드리프트층(14) 사이의 계면) 상에 있다. 도시된 바와 같이, 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 농도는 지점들 X와 X' 사이에서 비교적 일정하게 유지되고, X'일 때 증가하여 웰 영역(16)의 측면과 드리프트층(14) 사이의 계면인 지점 X"까지 이 레벨로 유지된다. 증가된 도핑 농도의 영역(30)은 지점들 X'와 X" 사이에 있다.
일 실시예에서, 증가된 도핑 농도의 영역(30)은 웰 영역(16)의 나머지의 도핑 농도보다 1.1배 내지 250배 더 큰 도핑 농도를 갖는다. 증가된 도핑 농도의 영역(30)의 도핑 농도는 웰 영역(16)의 나머지의 도핑 농도보다 1.1 내지 250의 범위, 또는 이 범위의 임의의 하위 범위의 임의의 배만큼 더 클 수 있다. 예를 들어, 다양한 실시예들에서, 증가된 도핑 농도의 영역(30)의 도핑 농도는 웰 영역(16)의 나머지의 도핑 농도보다 10배 내지 250배 더 크고, 50배 내지 250배 더 크고, 100배 내지 250배 더 크고, 200배 내지 250배 더 크다. 특히, 전술한 바와 같이, 증가된 도핑 농도의 영역(30)은 2x1017 내지 5x1019 ㎝-3의 도핑 농도를 가질 수 있는 반면, 웰 영역(16)의 나머지는 5x1015 내지 5x1017 ㎝-3의 도핑 농도를 가질 수 있다. 소스 영역(18)과 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 증가된 도핑 농도의 영역(30) 사이의 거리인, 지점 X와 X' 사이의 거리(D is )는 0.2 내지 2 ㎛, 또는 이 범위의 임의의 하위 범위일 수 있다. 예를 들어, 다양한 실시예들에서, 지점 X와 X' 사이의 거리(D is )는 0.3 내지 2 ㎛, 0.4 내지 2 ㎛, 0.5 내지 2 ㎛, 0.6 내지 2 ㎛, 0.7 내지 2 ㎛, 0.8 내지 2 ㎛, 0.9 내지 2 ㎛, 1 내지 2 ㎛, 1.1 내지 2 ㎛, 1.2 내지 2 ㎛, 1.3 내지 2 ㎛, 1.4 내지 2 ㎛, 1.5 내지 2 ㎛, 1.6 내지 2 ㎛, 1.7 내지 2 ㎛, 1.8 내지 2 ㎛, 1.9 내지 2 ㎛, 0.5 내지 1 ㎛, 0.5 내지 1.5 ㎛, 1 내지 1.5 ㎛, 또는 0.2 내지 2 ㎛의 임의의 다른 하위 범위일 수 있다. 지점 X'와 X" 사이의 거리인, 증가된 도핑 농도의 영역(30)의 폭은 0.05 내지 0.5 ㎛일 수 있고, 이 범위의 임의의 하위 범위를 포함한다. 예를 들어, 다양한 실시예들에서, 증가된 도핑 농도의 영역(30)의 폭은 0.1 내지 0.5 ㎛, 0.15 내지 0.5 ㎛, 0.2 내지 0.5 ㎛, 0.25 내지 0.5 ㎛, 0.3 내지 0.5 ㎛, 0.35 내지 0.5 ㎛, 0.4 내지 0.5 ㎛, 0.45 내지 0.5 ㎛, 0.1 내지 0.2 ㎛, 0.1 내지 0.3 ㎛, 0.1 내지 0.4 ㎛, 또는 0.05 내지 0.5 ㎛의 임의의 다른 하위 범위일 수 있다.
도 2b는 본 개시내용의 추가 실시예에 따라 지점들 X와 X" 사이의 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 프로파일을 도시한다. 도시된 바와 같이, 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 농도는 지점 X'까지 비교적 일정하게 유지되고, X'일 때 단계적인 방식으로 증가하여, 지점 X"까지 유지되는 더 높은 레벨에 도달한다.
도 2c는 본 개시내용의 추가 실시예에 따라 지점들 X와 X" 사이의 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 프로파일을 도시한다. 도시된 바와 같이, 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 농도는 지점 X'까지 비교적 일정하게 유지되고, X'일 때 선형 방식으로 증가하여, 지점 X"까지 유지되는 더 높은 레벨에 도달한다.
도 2d는 본 개시내용의 추가 실시예에 따라 지점들 X와 X" 사이의 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 프로파일을 도시한다. 도시된 바와 같이, 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 농도는 지점 X'까지 비교적 일정하게 유지되고, X'일 때 지수적 방식으로 증가하여, 지점 X"까지 유지되는 더 높은 레벨에 도달한다. 특히, 이러한 도 2a 내지 도 2d는 단지 예시적이고, 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 도핑 프로파일은 본 개시내용의 원리들로부터 벗어나지 않고 임의의 적절한 방식으로 변할 수 있다. 일반적으로, 웰 영역(16)의 도핑 농도는 불균일하여 그 도핑 농도가 측방 치수에서 변한다. 웰 영역(16)의 도핑 농도는 제1 하위 영역(예를 들어, X와 X' 사이)에서 일정하고 제2 하위 영역(예를 들어, X'와 X" 사이)에서 가변적일 수 있거나, 웰 영역(16)의 도핑 농도는 웰 영역(16) 전체에 걸쳐(예를 들어, X와 X" 사이에서) 가변적일 수 있다. 웰 영역(16)의 도핑 농도는 임의의 적절한 방식(선형, 경사적, 단계적, 지수적 등)으로 변할 수 있다.
반도체 디바이스(10)의 단락 내구 시간을 추가로 개선하기 위해, 소스 영역(18)의 저항이 증가될 수 있다. 전술한 바와 같이, 이것은 통상적으로 소스 영역(18)에 외부 저항기를 추가함으로써 행해졌다. 그러나, 소스 영역(18)에 외부 저항기를 추가하는 것은 반도체 디바이스(10)의 다른 성능 특성들에 불리한 영향을 미칠 것이다. 소스 영역(18)의 저항을 증가시키는 다른 방법은 소스 영역(18)의 도핑 농도를 감소시키는 것이다. 그러나, 소스 영역(18)의 도핑 농도를 균일하게 감소시키는 것은 소스 콘택(20)에 대한 비선형 옴 접촉들을 초래할 수 있으며, 이는 반도체 디바이스(10)에 상당한 양의 순방향 전압 강하를 추가할 수 있다.
따라서, 도 3은 본 개시내용의 추가 실시예에 따른 반도체 디바이스(10)를 도시한다. 도 3에 도시된 반도체 디바이스(10)는, 소스 영역(18)의 깊이가 불균일하여 소스 영역(18)의 깊이가 측방 치수에서 변한다는 점을 제외하고는, 도 1에 도시된 것과 실질적으로 유사하다. 특히, 소스 영역(18)은, 소스 영역(18)의 나머지의 깊이보다 작은 깊이를 갖는, 감소된 깊이의 영역(32)을 포함한다. 그 에지가 기판(12)에 대향하는 드리프트층(14)의 표면에 수직인, 반도체 디바이스(10)의 채널 영역(28)에 인접한 소스 영역(18)의 에지(소스 영역(18)과 웰 영역(16) 사이의 계면) 상에 감소된 깊이의 영역(32)이 위치된다. 도시된 바와 같이, 소스 영역(18)은 지점 Y와 Y" 사이에 측방향으로 제공될 수 있고, 여기서 지점 Y"는 채널 영역(28)에 인접한 기판(12)에 대향하는 드리프트층(14)의 표면에 수직으로 연장되는 소스 영역(18)의 제1 에지 상에 위치되고, 지점 Y는 제1 에지에 평행하게 연장되는 소스 영역(18)의 제2 에지에 위치된다. 지점 Y'에서, 소스 영역(18)의 깊이가 감소하여 감소된 깊이의 영역(32)이 시작될 수 있다. 일 실시예에서, 지점들 Y와 Y' 사이의 소스 영역(18)의 폭은 0.1 내지 5 ㎛ 또는 이 범위의 임의의 하위 범위이다. 예를 들어, 다양한 실시예들에서, 지점들 Y와 Y' 사이의 소스 영역(18)의 폭은 0.2 내지 5 ㎛, 0.3 내지 5 ㎛, 0.4 내지 5 ㎛, 0.5 내지 5 ㎛, 1 내지 5 ㎛, 1.5 내지 5 ㎛, 2 내지 5 ㎛, 2.5 내지 5 ㎛, 3 내지 5 ㎛, 3.5 내지 5 ㎛, 4 내지 5 ㎛, 4.5 내지 5 ㎛, 0.1 내지 1 ㎛, 1 내지 2 ㎛, 0.1 내지 3 ㎛, 1 내지 3 ㎛, 1 내지 4 ㎛, 2 내지 4 ㎛, 3 내지 5 ㎛ 등일 수 있다. 지점들 Y'와 Y" 사이의 거리인, 감소된 깊이의 영역(32)의 폭은 또한 0.1 내지 5 ㎛ 또는 이 범위의 임의의 하위 범위이다. 예를 들어, 감소된 깊이의 영역(32)의 폭은 0.2 내지 5 ㎛, 0.3 내지 5 ㎛, 0.4 내지 5 ㎛, 0.5 내지 5 ㎛, 1 내지 5 ㎛, 1.5 내지 5 ㎛, 2 내지 5 ㎛, 2.5 내지 5 ㎛, 3 내지 5 ㎛, 3.5 내지 5 ㎛, 4 내지 5 ㎛, 4.5 내지 5 ㎛, 0.1 내지 1 ㎛, 1 내지 2 ㎛, 0.1 내지 3 ㎛, 1 내지 3 ㎛, 1 내지 4 ㎛, 2 내지 4 ㎛, 3 내지 5 ㎛ 등일 수 있다. 감소된 깊이의 영역(32) 내의 소스 영역(18)의 깊이(D ep )는 0.1 내지 1.0 ㎛ 또는 이 범위의 임의의 하위 범위일 수 있는 반면, 그 나머지에서의 소스 영역(18)의 깊이는 0.2 내지 1.5 ㎛ 또는 이 범위의 임의의 하위 범위일 수 있다. 예를 들어, 감소된 깊이의 영역(32) 내의 소스 영역(18)의 깊이(D ep )는 0.2 내지 1.0 ㎛, 0.3 내지 1.0 ㎛, 0.4 내지 1.0 ㎛, 0.5 내지 1.0 ㎛, 0.6 내지 1.0 ㎛, 0.7 내지 1.0 ㎛, 0.8 내지 1.0 ㎛, 0.9 내지 1.0 ㎛, 0.1 내지 0.2 ㎛, 0.1 내지 0.3 ㎛, 0.1 내지 0.4 ㎛, 0.1 내지 0.5 ㎛, 0.1 내지 0.6 ㎛, 0.1 내지 0.7 ㎛, 0.1 내지 0.8 ㎛, 0.1 내지 0.9 ㎛, 0.2 내지 0.5 ㎛, 0.3 내지 0.6 ㎛, 0.5 내지 0.8 ㎛ 등일 수 있다. 그 나머지에서의 소스 영역(18)의 깊이는 0.3 내지 1.5 ㎛, 0.4 내지 1.5 ㎛, 0.5 내지 1.5 ㎛, 0.6 내지 1.5 ㎛, 0.7 내지 1.5 ㎛, 0.8 내지 1.5 ㎛, 0.9 내지 1.5 ㎛, 1.0 내지 1.5 ㎛, 1.1 내지 1.5 ㎛, 1.2 내지 1.5 ㎛, 1.3 내지 1.5 ㎛, 1.4 내지 1.5 ㎛, 0.5 내지 1.0 ㎛, 0.1 내지 1.0 ㎛, 0.1 내지 0.5 ㎛ 등일 수 있다. 감소된 깊이의 영역(32)의 깊이는 소스 영역(18)의 나머지의 깊이보다 0.06배 내지 0.93배 더 작을 수 있다. 감소된 깊이의 영역(32)이 소스 영역(18)의 나머지에 비해 깊이가 한 단계 감소(single step down)로 도시되어 있지만, 감소된 깊이의 영역(32)은 소스 영역(18)이 채널 영역(28)에 접근함에 따라 소스 영역(18)의 깊이가 램핑 다운(ramp down)하거나 임의의 적절한 방식으로 감소하도록 또한 형성될 수 있다. 일반적으로, 그 측방 에지가 기판(12)에 대향하는 드리프트층(14)의 표면에 수직인, 채널 영역에 가장 가까운 소스 영역(18)의 측방 에지의 거리에 비례하여 소스 영역(18)의 깊이가 증가하도록, 소스 영역(18)의 깊이가 불균일할 수 있다.
도 4는 소스 영역(18)의 깊이가 채널 영역(28)에 접근함에 따라 점점 줄어드는 반도체 디바이스(10)의 다른 실시예를 도시한다. 감소된 깊이의 영역(32)은 소스 콘택(20)과의 선형 옴 접촉들을 또한 유지하면서 소스 영역(18)의 저항을 증가시킬 수 있다. 따라서, 반도체 디바이스(10)의 단락 내구 시간은 그 순방향 전압 강하를 증가시키지 않고 개선된다. 특히, 도 3 및 도 4에 도시된 실시예들은 단지 예시적이다. 일반적으로, 소스 영역(18)의 깊이는 임의의 적절한 방식으로 변할 수 있다. 예를 들어, 소스 영역(18)의 깊이는 측방 치수(예를 들어, Y와 Y" 사이), 또는 그 임의의 하위 영역(예를 들어, Y'와 Y" 사이)에서 소스 영역(18) 전체에 걸쳐 변할 수 있다. 소스 영역(18)의 깊이는 임의의 적절한 방식(예를 들어, 선형, 경사적, 단계적, 지수적 등)으로 변할 수 있다.
도 5는 본 개시내용의 일 실시예에 따라 반도체 디바이스(10)를 제조하기 위한 방법을 예시하는 흐름도이다. 도 6a 내지 도 6e는 도 5의 흐름도의 단계들을 예시하며, 따라서 도 5와 함께 논의된다. 먼저, 기판(12)이 제공된다(블록 100 및 도 6a). 기판(12)은 탄화 규소를 포함할 수 있고, 특히 탄화 규소 반도체 웨이퍼를 포함할 수 있다. 드리프트층(14)이 기판(12) 상에 제공된다(블록 102 및 도 6b). 드리프트층(14)은 임의의 적절한 프로세스, 예를 들어, 드리프트층(14)이 기판(12) 상에 성장되고 후속하여 처리(예를 들어, 세정, 연마 등)되는 에피택시 프로세스에 의해 제공될 수 있다. 웰 영역(16)은 기판(12)에 대향하는 드리프트층(14)의 표면에 제공된다(블록 104 및 도 6c). 아래에 더 상세히 논의되는 바와 같이, 웰 영역(16)은 이온 주입과 같은 주입 프로세스를 통해 제공될 수 있다. 증가된 도핑 농도의 영역(30)이 위에서 논의된 바와 같이 반도체 디바이스(10)의 단락 내구 시간을 증가시키기 위해 제공되도록, 웰 영역(16)에 원하는 도핑 프로파일을 형성하기 위해 주입 프로세스 동안 기판(12)에 대향하는 드리프트층(14)의 표면 상에 특수 마스크가 제공될 수 있다. 소스 영역(18)은 기판(12)에 대향하는 드리프트층(14)의 표면에 제공된다(블록 106 및 도 6d). 아래에 더 상세히 논의되는 바와 같이, 소스 영역(18)은 이온 주입과 같은 주입 프로세스를 통해 제공될 수 있다. 감소된 깊이의 영역(32)이 위에서 논의된 바와 같이 반도체 디바이스(10)의 단락 내구 시간을 증가시키기 위해 제공되도록, 소스 영역(18)의 원하는 깊이 프로파일을 형성하기 위해 주입 프로세스 동안 기판(12)에 대향하는 드리프트층(14)의 표면 상에 특수 마스크가 제공될 수 있다. 소스 콘택(20), 드레인 콘택(22), 게이트 산화물(24) 및 게이트 콘택(26)이 제공된다(블록 108 및 도 6e).
도 7은 본 개시내용의 일 실시예에 따라 웰 영역(16)을 제공하는 상세들을 예시하는 흐름도이다. 도 8a 및 도 8b는 물론, 도 9a 및 도 9b는 도 7의 흐름도의 단계들을 도시하며, 따라서 도 7과 함께 논의된다. 먼저, 웰 영역 주입 마스크(34)가 기판(12)에 대향하는 드리프트층(14)의 표면 상에 제공된다(블록 200, 도 8a 및 도 9a). 특히, 웰 영역 주입 마스크(34)는 웰 영역(16) 내에 원하는 도핑 프로파일을 생성하도록 구성되는 특수 마스크이다. 특히, 웰 영역 주입 마스크(34)의 두께, 웰 영역 주입 마스크(34)의 밀도, 및/또는 웰 영역 주입 마스크(34)의 재료는 웰 영역(16)의 원하는 도핑 프로파일을 생성하도록 변할 수 있다. 웰 영역(16)을 생성하기 위해 드리프트층(14) 내로 이온들을 주입하기 위한 도핑 깊이 프로파일을 선택하는 것과 함께 웰 영역 주입 마스크(34)의 특성들을 변화시키는 것은 이것이 이온들이 주입되는 깊이를 변화시키기 때문에 기판(12)에 대향하는 드리프트층(14)의 표면에서 웰 영역(16)의 도핑 농도를 변화시킨다. 도 8a에서, 증가된 도핑 농도의 영역(30)이 이온 주입 후에 형성될 영역에 걸친 웰 영역 주입 마스크(34)의 두께에서의 단순한 단계 감소가 도시되어 있다. 증가된 도핑 농도의 영역(30) 위의 웰 영역 주입 마스크(34)의 두께에서의 단계 감소는 이온들이 증가된 도핑 농도의 영역(30) 내로 깊게 침투하지 못하게 하여, 이 영역에서 기판(12)에 대향하는 드리프트층(14)의 표면 근처에서 더 높은 도핑 농도를 초래한다. 도 9a에서, 증가된 도핑 농도의 영역(30)이 이온 주입 후에 형성될 영역에 걸쳐 웰 영역 주입 마스크(34)의 두께에서의 램핑이 제공된다. 증가된 도핑 농도의 영역(30) 위의 웰 영역 주입 마스크(34)의 두께에서의 램핑은 이온들이 이 영역에서의 램핑에 걸쳐 상이한 깊이들로 침투하게 하여, 증가된 도핑 농도의 영역(30)에서 도핑 농도에서의 램핑된 증가를 초래한다. 특히, 도 8a 및 도 9a에 도시된 웰 영역 주입 마스크(34)는 단지 예시적이다. 증가된 도핑 농도의 영역(30)을 획득하기 위한 임의의 적절한 프로세스들이 웰 영역(16)을 생성하는데 이용될 수 있고, 이들 모두가 본 명세서에서 고려된다. 이온들은 이후 기판(12)에 대향하는 드리프트층(14)의 표면 내로 그리고 웰 영역 주입 마스크(34)를 통해 주입된다(블록 202, 도 8b 및 도 9b). 전술한 바와 같이, 이는 웰 영역(16) 및 증가된 도핑 농도의 영역(30)을 생성한다. 웰 영역 주입 마스크(34)는 이후 제거될 수 있다(도시되지 않음). 일 실시예에서, 이온들은 주입으로 인한 피크 도핑 농도가 주입의 표면 아래의 소정 거리에서 발생하도록 역행 도핑 프로파일을 이용하여 주입될 수 있다. 웰 영역 주입 마스크(34)의 특성들(예를 들어, 두께)과 함께 이온 주입의 역행 도핑 프로파일을 제어하는 것은 전술한 바와 같이 기판(12)에 대향하는 드리프트층(14)의 표면을 따른 웰 영역(16)의 원하는 도핑 프로파일의 생성을 허용한다. 웰 영역(16)의 원하는 도핑 프로파일을 달성하기 위해, 1x1012 내지 5x1015 ㎝-2의 주입 용량(dose)이 10 keV 내지 1.5 MeV의 주입 에너지와 함께 이용될 수 있다. 웰 영역을 형성하는데 이용되는 도펀트는 다양한 실시예들에서 알루미늄, 붕소, 또는 베릴륨일 수 있다.
도 10은 본 개시내용의 일 실시예에 따라 반도체 디바이스(10)를 제조하기 위한 방법을 예시하는 흐름도이다. 도 11a 및 도 11b와 도 12a 및 도 12b는 도 10의 흐름도의 단계들을 예시하며, 따라서 도 10과 함께 논의된다. 먼저, 소스 영역 주입 마스크(36)가 기판(12)에 대향하는 드리프트층(14)의 표면 상에 제공된다(블록 300, 도 11a 및 도 12a). 특히, 소스 영역 주입 마스크(36)는 소스 영역(18) 내에 원하는 깊이 프로파일을 생성하도록 구성되는 특수 마스크이다. 특히, 소스 영역 주입 마스크(36)의 두께, 소스 영역 주입 마스크(36)의 밀도, 및/또는 소스 영역 주입 마스크(36)의 재료는 소스 영역(18)의 원하는 깊이 프로파일을 생성하도록 변할 수 있다. 소스 영역(18)을 생성하기 위해 드리프트층(14) 내로 이온들을 주입하기 위한 도핑 깊이 프로파일뿐만 아니라 소스 영역 주입 마스크(36)의 특성들을 변화시키는 것은 이것이 이온들이 주입되는 깊이를 변화시키기 때문에 기판(12)에 대향하는 드리프트층(14)의 표면에서 소스 영역(18)의 도핑 농도를 변화시킨다. 도 11a에서, 도시되지는 않았지만 이온 주입 후에 형성될 감소된 깊이의 영역(32)에 걸친 소스 영역 주입 마스크(36)의 두께에서의 단순한 단계 감소는 이온들이 깊게 침투하지 못하게 하고 따라서 감소된 깊이의 영역(32)을 생성한다. 도 12a에서, 도시되지는 않았지만 이온 주입 후에 형성될 감소된 깊이의 영역(32)에 걸쳐 제공되는 소스 영역 주입 마스크(36)의 두께에서의 램핑은 그 램핑이 반도체 디바이스(10)의 채널 영역(28)을 향해 더 두꺼워짐에 따라 소스 영역(18)의 깊이를 감소시키게 한다. 특히, 도 11a 및 도 12a에 도시된 소스 영역 주입 마스크(36)는 단지 예시적이다. 감소된 깊이의 영역(32)을 획득하기 위한 임의의 적절한 프로세스들이 소스 영역(18)을 생성하는데 이용될 수 있고, 이들 모두가 본 명세서에서 고려된다. 이온들은 그 후 기판(12)에 대향하는 드리프트층(14)의 표면 내로 그리고 소스 영역 주입 마스크(36)를 통해 주입된다(블록 302, 도 11b 및 도 12b). 위에서 논의된 바와 같이, 이것은 소스 영역(18) 및 감소된 깊이의 영역(32)을 생성한다. 마스크는 그 후 제거될 수 있다(도시되지 않음). 일 실시예에서, 이온들은 이온 주입으로 인한 도핑 농도가 이온 주입 깊이까지 비교적 일정하도록 평탄한 도핑 프로파일을 이용하여 주입될 수 있다. 소스 영역 주입 마스크(36)의 특성들(예를 들어, 두께)과 함께 이온 주입의 평탄한 도핑 프로파일을 제어하는 것은 소스 영역(18)의 원하는 깊이 프로파일의 생성을 허용한다. 소스 영역(18)의 원하는 도핑 프로파일을 달성하기 위해, 1x1013 내지 5x1015 ㎝-2의 주입 용량이 10 keV 내지 1.5 MeV의 주입 에너지와 함께 이용될 수 있다. 소스 영역(18)을 형성하는데 이용되는 도펀트는 다양한 실시예들에서 질소, 인, 및 비소일 수 있다.
전술한 예들은 MOSFET 디바이스의 문맥에서 논의되지만, 본 개시내용의 원리들은 그렇게 제한되지 않는다. 위에서 논의된 특징들은 임의의 유형의 트랜지스터 디바이스, 임의의 유형의 다이오드 등과 같은 임의의 유형의 반도체 디바이스에 적용될 수 있다. 또한, 본 기술분야의 통상의 기술자는 본 개시내용의 바람직한 실시예들에 대한 개선들 및 수정들을 인식할 것이다. 모든 이러한 개선들 및 수정들은 본 명세서에 개시된 개념들 및 이하의 청구항들의 범위 내에 있는 것으로 고려된다.

Claims (26)

  1. 반도체 디바이스로서,
    제1 도전형을 갖는 기판;
    상기 기판 상의 상기 제1 도전형을 갖는 드리프트층;
    상기 드리프트층 내의 웰 영역 -
    상기 웰 영역은 상기 제1 도전형과는 반대인 제2 도전형을 갖고;
    상기 웰 영역은 채널 영역을 제공함 -; 및
    상기 웰 영역 내의 소스 영역 -
    상기 웰 영역은 상기 소스 영역과 상기 드리프트층 사이에 있고;
    상기 소스 영역은 상기 제1 도전형을 갖고;
    상기 기판에 대향하는 상기 드리프트층의 표면을 따른 상기 웰 영역의 도핑 농도는 상기 웰 영역의 도핑 농도가 상기 기판에 대향하는 상기 드리프트층의 표면을 따라 변하도록 불균일함 -
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 기판에 대향하는 상기 드리프트층의 표면을 따른 상기 웰 영역의 도핑 농도는 상기 도핑 농도에서의 증가가 상기 기판에 대향하는 드리프트 영역의 표면을 따라 상기 웰 영역과 상기 드리프트 영역 사이의 계면을 향하도록 상기 소스 영역과 상기 웰 영역 사이의 계면 간의 거리에 비례하여 증가하는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 웰 영역은 증가된 도핑 농도의 영역이 상기 웰 영역과 드리프트 영역 사이의 계면을 따라 위치하도록 하는 거리만큼 상기 소스 영역과 상기 웰 영역 사이의 계면으로부터 분리된 상기 증가된 도핑 농도의 영역을 포함하는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 웰 영역 내의 상기 증가된 도핑 농도의 영역의 도핑 농도는 상기 웰 영역의 나머지의 도핑 농도보다 1.1배 내지 250배 더 큰, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 웰 영역 내의 상기 증가된 도핑 농도의 영역의 도핑 농도는 2x1017 내지 5x1019 ㎝-3인, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 웰 영역의 나머지의 도핑 농도는 5x1015 내지 5x1017 ㎝-3인, 반도체 디바이스.
  7. 제3항에 있어서,
    상기 증가된 도핑 농도의 영역과 상기 소스 영역과 상기 웰 영역 사이의 계면 간의 거리는 0.2 내지 2 ㎛인, 반도체 디바이스.
  8. 제3항에 있어서,
    상기 기판에 대향하는 상기 드리프트층의 표면을 따른 상기 웰 영역의 도핑 농도는 상기 소스 영역과 상기 웰 영역 사이의 계면과 상기 웰 영역과 상기 드리프트 영역 사이의 계면 사이에서 선형 방식으로 변하는, 반도체 디바이스.
  9. 제3항에 있어서,
    상기 기판에 대향하는 상기 드리프트층의 표면을 따른 상기 웰 영역의 도핑 농도는 상기 소스 영역과 상기 웰 영역 사이의 계면과 상기 웰 영역과 상기 드리프트 영역 사이의 계면 사이에서 단계적인 방식으로 변하는, 반도체 디바이스.
  10. 제3항에 있어서,
    상기 기판에 대향하는 상기 드리프트층의 표면을 따른 상기 웰 영역의 도핑 농도는 상기 소스 영역과 상기 웰 영역 사이의 계면과 상기 웰 영역과 상기 드리프트 영역 사이의 계면 사이에서 지수적 방식으로 변하는, 반도체 디바이스.
  11. 제1항에 있어서,
    상기 반도체 디바이스는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)인, 반도체 디바이스.
  12. 제11항에 있어서,
    상기 드리프트층에 대향하는 상기 기판의 표면 상의 드레인 콘택(drain contact);
    상기 기판에 대향하는 상기 드리프트층의 표면 상의 소스 콘택 - 상기 소스 콘택은 상기 소스 영역 및 상기 웰 영역과 접촉함 -;
    상기 기판에 대향하는 상기 드리프트층의 표면 상의 게이트 산화물 - 상기 게이트 산화물은 상기 웰 영역 및 상기 소스 영역과 접촉하고 상기 소스 콘택으로부터 분리되며, 상기 MOSFET의 채널 영역은 상기 웰 영역에서의 상기 게이트 산화물 아래에 있음 -; 및
    상기 게이트 산화물 상의 게이트 콘택
    을 더 포함하는, 반도체 디바이스.
  13. 제1항에 있어서,
    상기 소스 영역의 깊이는 불균일한, 반도체 디바이스.
  14. 제13항에 있어서,
    상기 소스 영역의 깊이는 상기 채널 영역으로부터의 거리에 비례하여 증가하는, 반도체 디바이스.
  15. 반도체 디바이스로서,
    제1 도전형을 갖는 기판;
    상기 기판 상의 상기 제1 도전형을 갖는 드리프트층;
    상기 드리프트층 내의 웰 영역 -
    상기 웰 영역은 상기 제1 도전형과는 반대인 제2 도전형을 갖고;
    상기 웰 영역은 채널 영역을 제공함 -; 및
    상기 웰 영역 내의 소스 영역 -
    상기 웰 영역은 상기 소스 영역과 상기 드리프트층 사이에 있고;
    상기 소스 영역은 상기 제1 도전형을 갖고;
    상기 소스 영역의 깊이는 불균일함 -
    을 포함하는, 반도체 디바이스.
  16. 제15항에 있어서,
    상기 소스 영역의 깊이는 상기 채널 영역으로부터의 거리에 비례하여 증가하는, 반도체 디바이스.
  17. 제16항에 있어서,
    상기 채널 영역에 가장 가까운 상기 소스 영역의 제1 에지에서의 상기 소스 영역의 깊이는 상기 제1 에지에 대향하는 상기 소스 영역의 제2 에지에서의 상기 소스 영역의 깊이보다 0.06배 내지 0.93배 더 작은, 반도체 디바이스.
  18. 제16항에 있어서,
    상기 소스 영역의 깊이는 선형 방식으로 변하는, 반도체 디바이스.
  19. 제16항에 있어서,
    상기 소스 영역의 깊이는 단계적인 방식으로 변하는, 반도체 디바이스.
  20. 반도체 디바이스를 제조하기 위한 방법으로서,
    제1 도전형을 갖는 기판을 제공하는 단계;
    상기 기판 상에 상기 제1 도전형을 갖는 드리프트층을 제공하는 단계;
    상기 드리프트층에 웰 영역을 제공하는 단계 -
    상기 웰 영역은 상기 제1 도전형과는 반대인 제2 도전형을 갖고;
    상기 웰 영역은 채널 영역을 제공함 -; 및
    상기 웰 영역에 소스 영역을 제공하는 단계 -
    상기 웰 영역은 상기 소스 영역과 상기 드리프트층 사이에 있고;
    상기 소스 영역은 상기 제1 도전형을 갖고;
    상기 기판에 대향하는 상기 드리프트층의 표면을 따른 상기 웰 영역의 도핑 농도는 상기 웰 영역이 상기 소스 영역과 상기 웰 영역 사이의 접합부로부터 거리를 두고 증가된 도핑 농도의 영역을 포함하도록 가변적임 -
    를 포함하는, 방법.
  21. 제20항에 있어서,
    상기 웰 영역은 상기 증가된 도핑 농도의 영역의 도핑 농도가 상기 웰 영역의 나머지의 도핑 농도보다 1.1배 내지 250배 더 크도록 제공되는, 방법.
  22. 제20항에 있어서,
    상기 웰 영역 내의 상기 증가된 도핑 농도의 영역의 도핑 농도는 2x1017 내지 5x1019 ㎝-3인, 방법.
  23. 제22항에 있어서,
    상기 웰 영역의 나머지의 도핑 농도는 5x1015 내지 5x1017 ㎝-3인, 방법.
  24. 제20항에 있어서,
    상기 증가된 도핑 농도의 영역과 상기 소스 영역과 상기 웰 영역 사이의 접합부 간의 거리는 0.2 내지 2 ㎛인, 방법.
  25. 제20항에 있어서,
    상기 웰 영역을 제공하는 단계는 상기 드리프트층 상에 웰 주입 마스크를 제공하고 이온 주입 프로세스를 수행하는 단계를 포함하고;
    상기 소스 영역을 제공하는 단계는 상기 드리프트층 상에 소스 주입 마스크를 제공하고 이온 주입 프로세스를 수행하는 단계를 포함하는, 방법.
  26. 제25항에 있어서,
    상기 드리프트층을 제공하는 단계는 에피택시 프로세스를 통해 상기 드리프트층을 성장시키는 단계를 포함하는, 방법.
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