CN104851873A - 势垒层结构及方法 - Google Patents

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Abstract

本发明提供了一种用于形成多层势垒的方法，包括在衬底上方形成导线，在导线上方沉积介电层，在介电层中形成插塞开口，通过多个沉积工艺和相应的等离子体处理工艺形成多层势垒。

Description

势垒层结构及方法
技术领域
本发明涉及半导体领域，更具体地，涉及势垒层结构及方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，半导体工业经历了快速的发展。在大多数情况下，这种集成度的提高源自最小部件尺寸的不断减小，这允许将更多组件集成到给定区域中。随着近年来对甚至更小电子器件需求的增长，对更小且更具有创造性的半导体管芯的封装技术的需求也随之增长。
随着半导体技术的发展，为了进一步减小半导体器件的物理尺寸，出现了晶圆级芯片规模的封装结构以作为有效的替代。在晶圆级芯片规模的封装结构中，有源器件(诸如晶体管等)形成于晶圆级芯片规模的封装结构的衬底的顶面处。包括互连结构的各种金属化层形成于衬底上方。半导体器件的互连结构可以包括多个横向互连件(诸如金属线)和多个垂直互连件(诸如通孔、插塞等)。通过介电层将金属化层的金属线间隔开。沟槽和通孔形成于介电层中以在金属线之间提供电连接。半导体器件的各种有源电路可以通过各种由垂直和横向互连件形成的导电沟道连接至外部电路。
金属线和通孔可以由铜形成。为了防止铜扩散到周围的材料内，使用势垒层环绕金属线和通孔。随着工艺节点的进一步缩小，通孔的尺寸也随之减小。减小的通孔尺寸需要薄的势垒层。然而，已经发现沿通孔的侧壁和底部沉积的势垒层的厚度可能影响通孔的电特性，诸如接触电阻。
发明内容
为解决上述问题，本发明提供了一种装置，包括：导线，形成于衬底上方；介电层，形成于导线上方；开口，形成于介电层中；以及多层势垒，沿着开口的侧壁和底部形成，其中，多层势垒包括：第一势垒层，沿着开口的侧壁和底部形成，其中，第一势垒层的底部的杂质浓度高于第一势垒层的上部的杂质浓度；第二势垒层，形成于第一势垒层上方，其中，第二势垒层的底部的杂质浓度高于第二势垒层的上部的杂质浓度；第三势垒层，形成于第二势垒层上方，其中，第三势垒层的底部的杂质浓度高于第三势垒层的上部的杂质浓度；第四势垒层，形成于第三势垒层上方，其中，第四势垒层的底部的杂质浓度高于第四势垒层的上部的杂质浓度。
其中：多层势垒的厚度为约250埃。
其中：导线由铜形成。
该装置进一步包括：形成于开口中的导电插塞。
其中：导电插塞由钨形成。
该装置进一步包括：形成于多层势垒上方的晶种层。
其中：介电层是金属间介电层。
此外，还提供了一种方法，包括：在衬底上方形成导线；在导线上方沉积介电层；在介电层中形成插塞开口；在插塞开口的表面上方沉积第一势垒层；对第一势垒层施加第一等离子体处理工艺；在第一势垒层上方沉积第二势垒层；对第二势垒层施加第二等离子体处理工艺；在第二势垒层上方沉积第三势垒层；对第三势垒层施加第三等离子体处理工艺；在第三势垒层上方沉积第四势垒层；以及对第四势垒层施加第四等离子体处理工艺。
其中：第一势垒层的厚度小于或等于60埃；第二势垒层的厚度小于或等于60埃；第三势垒层的厚度小于或等于60埃；以及第四势垒层的厚度小于或等于60埃。
该方法进一步包括：使用第一化学汽相沉积工艺沉积第一势垒层；使用第二化学汽相沉积工艺沉积第二势垒层；使用第三化学汽相沉积工艺沉积第三势垒层；以及使用第四化学汽相沉积工艺沉积第四势垒层。
其中：导线由铜形成。
该方法进一步包括：使用钨填充插塞开口。
该方法进一步包括：应用平坦化工艺以去除多余的钨直到露出介电层。
其中：第一势垒层、第二势垒层、第三势垒层和第四势垒层形成多层势垒，并且其中，多层势垒的厚度小于或等于250埃。
此外，还提供了一种方法，包括：在衬底上方形成导线；在导线上方沉积介电层；在介电层中形成插塞开口；通过多个沉积工艺和相应的等离子体处理工艺形成多层势垒，其中，沿着插塞开口的侧壁和底部形成第一势垒层，其中，第一势垒层的底部的杂质浓度高于第一势垒层的上部的杂质浓度；第二势垒层形成于第一势垒层上方，其中，第二势垒层的底部的杂质浓度高于第二势垒层的上部的杂质浓度；第三势垒层形成于第二势垒层上方，其中，第三势垒层的底部的杂质浓度高于第三势垒层的上部的杂质浓度；以及第四势垒层形成于第三势垒层上方，其中，第四势垒层的底部的杂质浓度高于第四势垒层的上部的杂质浓度。
该方法进一步包括：使用导电材料填充插塞开口。
其中：导电材料是钨。
该方法进一步包括：应用平坦化工艺以去除介电层的顶面上方的导电材料。
该方法进一步包括：在使用导电材料填充插塞开口的步骤之前，沿插塞开口的侧壁和底部沉积晶种层。
其中：通过使用N2H2等离子体束实施等离子体处理工艺。
附图说明
当结合参考附图进行阅读时，根据下文具体的描述可以更好地理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘出。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1根据本发明的各个实施例示出了半导体器件的截面图；
图2根据本发明的各个实施例示出了在金属线上方沉积第一介电层之后的图1中所示的半导体器件的部分的截面图；
图3根据各个实施例示出了在第一介电层中形成开口之后的图2中所示的半导体器件的截面图；
图4根据本发明的各个实施例示出了在半导体器件上方沉积第一势垒层之后的图3中所示的半导体器件的截面图；
图5根据本发明的各个实施例示出了在第一势垒层上方形成多个势垒层之后的图4中所示的半导体器件的截面图；
图6根据本发明的各个实施例示出了在使用导电材料填充开口之后的图5中所示的半导体器件的截面图；以及
图7根据本发明的各个实施例示出了在实施平坦化工艺以去除多余的导电材料之后的图6中所示的半导体器件的截面图；以及
图8示出了通过诸如本文所描述的这些实施例可以获得的结果。
具体实施方式
以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件直接接触的实施例，并且也可以包括在第一部件和第二部件之间形成有额外的部件，从而使得第一部件和第二部件不直接接触的实施例。另外，本公开可以在多个实施例中重复参考标号和/或字符。这种重复是为了简明和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
图1根据本发明的各个实施例示出了半导体器件的截面图。半导体器件100包括形成于衬底102中的晶体管器件200以及形成于衬底102上方的多个互连结构。
衬底102可以由硅形成，也可以由其它III族、IV族和/或V族元素(诸如硅、锗、镓、砷和它们的组合)形成。衬底102也可以是绝缘体上硅(SOI)的形式。SOI衬底可以包括形成于绝缘体层(例如，掩埋氧化物等)上方的半导体材料(例如，硅、锗等)的层，其形成于硅衬底中。此外，可以使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底等。
衬底102可以进一步包括各种电路(未示出)。形成于衬底102上的电路可以是适用于特定应用的各种类型的电路。根据实施例，电路可以包括各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器等。电路可以互连以实施一种或多种功能。能够实现这些功能的结构可以包括存储结构、工艺结构、传感器、放大器、配电器、输入/输出电路等。本领域普通技术人员应该理解，所提供的上述实例仅用于示出的目的，并不旨在将各个实施例限制于特定的应用。
衬底102可以包括各种电路，诸如金属氧化物半导体(MOS)晶体管(例如，晶体管器件200)以及相关的接触插塞(例如，接触插塞118)。为了简化的目的，仅介绍了单个MOS晶体管和单个接触插塞以示出各个实施例的创新部分。
晶体管器件200包括第一漏极/源极区域106和第二漏极/源极区域108。第一漏极/源极区域106和第二漏极/源极区域108形成于晶体管器件200的栅极结构的相对两侧上。栅极结构形成于介电层112中且其位于衬底102上方。栅极结构可以包括栅极介电层113、栅电极114和间隔件116。
栅极介电层113可以是介电材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、它们的组合等。栅极介电层113可以具有大于4的相对介电常数值。这种材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、任意它们的组合等。在栅极介电层113包括氧化物层的实施例中，可以通过合适的沉积工艺(诸如使用四乙氧基硅烷(TEOS)和氧作为前体的等离子体增强化学汽相沉积(PECVD)工艺)形成栅极介电层113。根据实施例，栅极介电层113的厚度可以介于约8埃至约200埃的范围内。
栅电极114可以包括导电材料，诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅、其他导电材料、它们的组合等。在由多晶硅形成栅电极114的实施例中，可以通过低压化学汽相沉积(LPCVD)沉积掺杂或非掺杂的多晶硅以形成栅电极114，所形成的栅电极114的厚度介于约400埃至约2400埃的范围内。
可以在栅电极114和衬底102上方通过毯式沉积一个或多个间隔件层(未示出)以形成间隔件116。间隔件116可以包括合适的介电材料，诸如SiN、氮氧化物、SiC、SiON、氧化物等。可以通过常用的技术形成间隔件116，这些常用的技术包括诸如化学汽相沉积(CVD)、PECVD、溅射等。
第一和第二漏极/源极区域106和108可以形成于衬底102上，且位于栅极介电层113的相对两侧上。在衬底102是n型衬底的实施例中，可以通过注入合适的p型掺杂剂(诸如硼、镓、铟等)以形成第一和第二漏极/源极区域106和108。可选地，在衬底102是p型衬底的实施例中，可以通过注入合适的n型掺杂剂(诸如磷、砷等)以形成第一和第二漏极/源极区域106和108。
如图1所示，在晶体管器件200的相对两侧上可以形成两个隔离区域。隔离区域104可以是浅沟槽隔离(STI)区域。可以通过蚀刻衬底102以形成沟槽并使用本领域已知的介电材料填充沟槽，从而形成STI区域。例如，隔离区域104可以用介电材料填充，诸如氧化物材料、高密度等离子体(HDP)氧化物等。可以对顶面施加诸如化学机械平坦化(CMP)的平坦化工艺，从而去除多余介电材料。
介电层112形成于在衬底102的顶部。使用例如低K介电材料(诸如氧化硅)形成介电层112。可以通过本领域已知的任何合适的方法(诸如溅射、CVD和PECVD)形成介电层112。应该注意，本领域普通技术人员应理解，尽管图1仅示出了单层的介电层，但介电层112可以包括多个介电层。
如图1所示，接触插塞118可以形成于介电层112中。接触插塞118形成于栅电极114上方，从而在晶体管器件200和形成于介电层112上方的互连结构之间提供电连接。
可以通过使用光刻技术以沉积并图案化介电层112上的光刻胶材料(未示出)从而形成接触插塞118。根据接触插塞118的位置和形状，露出光刻胶的部分。可以使用诸如各向异性干蚀刻工艺的蚀刻工艺在介电层112中制造开口。
然后使用导电材料填充开口，可以通过使用CVD、等离子体汽相沉积(PVD)、原子层沉积(ALD)等沉积导电材料。在接触插塞开口中沉积导电材料。通过使用平坦化工艺(诸如CMP)从介电层112的顶面去除导电材料的多余部分。导电材料可以包括铜、钨、铝、银、钛、氮化钛、钽和他们的任意组合等。
第一介电层201形成于介电层112上方。在一些实施例中，第一介电层201起到金属间介电层的功能。在本说明书中，第一介电层201可选地称为第一金属间介电层。
如图1所示，在第一金属间介电层201中可以形成一条金属线203。如图1所示，在第一金属化层201上方形成两个额外的金属化层216和226。尽管图1仅示出了形成于第一金属化层201上方的两个金属化层216和226，但是本领域普通技术人员应该认识到，可以在图1中示出的金属化层(例如，金属化层216和226)之间形成多个金属间介电层(未示出)以及相关的金属线和插塞(未示出)。具体地，可以通过介电材料(例如，超低k介电材料)和导电材料(例如，铜)的交替的层形成图1中所示的金属化层216和226之间的层。
应该进一步的注意，可以通过单镶嵌工艺形成图1中所示的金属化层，也可以可选地使用诸如沉积、双镶嵌的其他合适的技术。单镶嵌和双镶嵌工艺均为本领域已知的，因此在本文中不对其进行讨论。
金属线212和插塞214形成于金属间介电层216中。第二金属线212嵌入到金属间介电层216中，金属间介电层216与第一金属间介电层201相似。插塞214形成于金属线212上方且与金属线212直接接触。插塞214形成在沟槽中。如图1所示，多层势垒210可以形成于沟槽的侧壁和底部上。
多层势垒210可以包括多个势垒层。每个势垒层均可以由氮化钛(TiN)形成。根据实施例，势垒层的总个数大于或等于4。多层势垒210的总厚度小于或等于250埃。多层势垒210的详细结构和形成工艺将在下文中结合图2至图7进行描述。
金属线212和插塞214可以由金属材料形成，这些金属材料诸如铜、铜合金、铝、银、钨、金、它们的任意组合等。金属线222与金属线212相似，因此，为避免不必要的重复，在本文中将不再进行讨论。
图2至图7根据本发明的各个实施例示出了用于制造图1所示的多层势垒的中间步骤。图2根据本发明的各个实施例示出了图1中所示的半导体器件在将第一介电层沉积在金属线上方之后的部分的截面图。如上面结合图1所述，金属线212可以由任何合适的金属材料(诸如，铜或铜合金等)形成。可以通过任何合适的技术(例如，沉积、镶嵌等)形成金属线212。
第一介电层218可以由低K介电材料(诸如氟硅酸盐(FSG)等)形成。第一介电层218可以起到金属间介电层的功能。可以通过合适的沉积技术形成第一介电层218，这些合适的沉积技术包括诸如PECVD技术、高密度等离子体化学汽相沉积(HDPCVD)等。
图3根据各个实施例示出了图2中所示的半导体器件在第一介电层中形成开口之后的截面图。根据形成在金属线212上的插塞的位置，将开口302形成于第一介电层218中。可以通过任何合适的半导体图案化技术(诸如，蚀刻工艺、激光烧蚀工艺等)形成开口302。例如，可以通过使用光刻技术以沉积并图案化第一介电层218上的光刻胶材料，从而形成开口302。根据图1中所示的插塞214的位置和形状暴露光刻胶的一部分。可以使用诸如各向异性干蚀刻工艺的蚀刻工艺以在第一介电层218中制造开口。
图4根据本发明的各个实施例示出了在将第一势垒层沉积到图3中所示的半导体器件上方之后的截面图。在第一介电层218内形成开口302之后，可以将第一势垒层402沉积到开口302的侧壁和底部。
在一些实施例中，第一势垒层402可以包括TiN。可选地，第一势垒层402可以包括其他合适的介电材料和/或导电材料，诸如由杂质(例如硼)掺杂的含氮层、含碳层、含氢层、含硅层、金属层或含金属层，这些金属包括诸如钽、氮化钽、钛、氮化钛、钛锆、氮化钛锆、钨、氮化钨、硼化钴、合金、它们的组合等。
在一些实施例中，可以通过CVD形成第一势垒层402。可选地，可以通过其他合适的沉积技术(诸如PVD、ALD或其他合适的方法)形成第一势垒层402。第一势垒层402的厚度小于或等于60埃。
在通过CVD工艺形成第一势垒层402之后，可以将一些杂质(诸如碳)注入到第一势垒层402中。碳杂质可以在第一势垒层402中导致较高的电阻等级。为了改进第一势垒层402的电阻，可以实施第一等离子体处理(诸如N2H2等离子体处理)以降低碳杂质的浓度，从而改进第一势垒层的电阻。
在一些实施例中，在第一等离子体处理之后，第一势垒层的底部的杂质浓度高于第一势垒层的上部的杂质浓度。在可选实施例中，第一势垒层的杂质浓度与第一势垒层的深度成正比。换句话说，第一势垒层的底部具有最高的杂质浓度，并且第一势垒层的顶部具有最低的杂质浓度。
图5根据本发明的各个实施例示出了在图4中所示的半导体器件的第一势垒层上方形成多个势垒层之后的截面图。第二势垒层可以形成于第一势垒层402上方。第二势垒层的材料可以与第一势垒层402的材料相同。此外，第二势垒层的厚度可以与第一势垒层402的厚度相同。相似地，在形成第二势垒层之后，对第二势垒层实施第二等离子体处理，从而减小碳杂质的浓度，进而改进了第二势垒层的电阻。在一些实施例中，第二等离子体处理可以与前文结合图4描述的第一等离子体处理相似。
通过重复前文的CVD和等离子体处理工艺，多个势垒层可以形成于开口302中以及第一介电层218的顶面。多个势垒层共同称为多层势垒502。
具有多层势垒502的一个优势特征在于，多层势垒502薄于传统势垒层。例如，在相同电阻等级下，传统势垒的厚度大于或等于500埃。相比而言，为实现相同的性能特征，多层势垒502的厚度小于或等于250埃。
图6根据本发明的各个实施例示出了图5中所示的半导体器件在使用导电材料填充开口之后的截面图。在一些实施例中，晶种层(未示出)可以形成于多层势垒上方。晶种层可以由铜、镍、金、任意它们的组合等形成。可以通过合适的沉积技术(诸如PVD、CVD等)形成晶种层。晶种层的厚度可以介于约50埃至约1000埃的范围内。
此外，晶种层可以用提高晶种层粘合性能的材料合金化，从而使其可以作为粘合层。例如，晶种层可以是诸如锰或铝的材料的合金，其将转移至晶种层和势垒层之间的界面，并且其将增强这两层之间的粘合性。在形成晶种层的过程中可以引入合金材料。合金材料可以包括不超过晶种层的10％。
在形成晶种层之后，在开口中填充导电材料。导电材料602可以是钨，但也可以是任何合适的导电材料，诸如铜合金、铝、铜、钛、银、它们的任意组合等。可以通过合适的技术(诸如化学镀工艺、CVD、电镀等)形成导电材料602。
图7根据本发明的各个实施例示出了图6中所示的半导体器件在实施平坦化工艺以去除多余的导电材料之后的截面图。可以通过使用合适的技术以实施平坦化工艺，这些合适的技术诸如研磨、抛光和/或化学蚀刻、蚀刻和研磨技术的组合。
结合各个实施例，可以通过使用CMP工艺以实施平坦化工艺。在CMP工艺中，将蚀刻材料和研磨材料的组合与半导体器件的顶面相接触，并且研磨焊盘(未示出)用于研磨掉多余的导电材料和多层势垒，直到如图7中所示的露出第一介电层218。
图8示出了可以通过诸如这些本文描述的实施例获得的结果。在经历如前文结合图4和图5描述的四个等离子体处理工艺之后，通过扫描电子显微镜(SEM)获得多层势垒的图片802、804和806。图片804示出了具有四个层的多层势垒的侧壁部分。同样的，图片806示出了具有四个层的多层势垒的底部。
根据实施例，一种装置包括：形成于衬底上方的导线，形成于导线上方的介电层，形成于介电层中的开口，以及沿着开口的侧壁及底部形成的多层势垒。
多层势垒包括沿着开口的侧壁及底部形成的第一势垒层，其中，第一势垒层的底部的杂质浓度高于第一势垒层的上部的杂质浓度，第二势垒层形成于第一势垒层上方，其中，第二势垒层的底部的杂质浓度高于第二势垒层上部的杂质浓度，第三势垒层形成于第二势垒层上方，其中，第三势垒层的底部的杂质浓度高于第三势垒层的上部的杂质浓度，并且第四势垒层形成于第三势垒层上方，其中，第四势垒层的底部的杂质浓度高于第四势垒层的上部的杂质浓度。
根据实施例，一种方法包括：在衬底上方形成导线，在导线上方沉积介电层，在介电层中形成插塞开口，在插塞开口的表面上方沉积第一势垒层，对第一势垒层施加第一等离子体处理工艺，在第一势垒层上方沉积第二势垒层，对第二势垒层施加第二等离子体处理工艺，在第二势垒层上方沉积第三势垒层，对第三势垒层施加第三等离子体处理工艺，在第三势垒层上方沉积第四势垒层，以及对第四势垒层施加第四等离子体处理工艺。
根据实施例，一种方法包括：在衬底上方形成导线，在导线上方沉积介电层，在介电层中形成插塞开口，通过多个沉积工艺和相应的等离子体处理工艺形成多层势垒，其中，沿着插塞开口的侧壁以及底部形成第一势垒层，其中，第一势垒层的底部的杂质浓度高于第一势垒层的上部的杂质浓度，在第一势垒层上方形成第二势垒层，其中，第二势垒层的底部的杂质浓度高于第二势垒层的上部的杂质浓度，在第二势垒层上方形成第三势垒层，其中，第三势垒层的底部的杂质浓度高于第三势垒层的上部的杂质浓度，在第三势垒层上方形成第四势垒层，其中，第四势垒层的底部的杂质浓度高于第四势垒层的上部的杂质浓度。
以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种装置，包括：
导线，形成于衬底上方；
介电层，形成于所述导线上方；
开口，形成于所述介电层中；以及
多层势垒，沿着所述开口的侧壁和底部形成，其中，所述多层势垒包括：
第一势垒层，沿着所述开口的侧壁和底部形成，其中，所述第一势垒层的底部的杂质浓度高于所述第一势垒层的上部的杂质浓度；
第二势垒层，形成于所述第一势垒层上方，其中，所述第二势垒层的底部的杂质浓度高于所述第二势垒层的上部的杂质浓度；
第三势垒层，形成于所述第二势垒层上方，其中，所述第三势垒层的底部的杂质浓度高于所述第三势垒层的上部的杂质浓度；
第四势垒层，形成于所述第三势垒层上方，其中，所述第四势垒层的底部的杂质浓度高于所述第四势垒层的上部的杂质浓度。
2.根据权利要求1所述的装置，其中：
所述多层势垒的厚度为约250埃。
3.根据权利要求1所述的装置，其中：
所述导线由铜形成。
4.根据权利要求1所述的装置，进一步包括：
形成于所述开口中的导电插塞。
5.根据权利要求4所述的装置，其中：
所述导电插塞由钨形成。
6.根据权利要求1所述的装置，进一步包括：
形成于多层势垒上方的晶种层。
7.根据权利要求1所述的装置，其中：
所述介电层是金属间介电层。
8.一种方法，包括：
在衬底上方形成导线；
在所述导线上方沉积介电层；
在所述介电层中形成插塞开口；
在所述插塞开口的表面上方沉积第一势垒层；
对所述第一势垒层施加第一等离子体处理工艺；
在所述第一势垒层上方沉积第二势垒层；
对所述第二势垒层施加第二等离子体处理工艺；
在所述第二势垒层上方沉积第三势垒层；
对所述第三势垒层施加第三等离子体处理工艺；
在所述第三势垒层上方沉积第四势垒层；以及
对所述第四势垒层施加第四等离子体处理工艺。
9.根据权利要求8所述的方法，其中：
所述第一势垒层的厚度小于或等于60埃；
所述第二势垒层的厚度小于或等于60埃；
所述第三势垒层的厚度小于或等于60埃；以及
所述第四势垒层的厚度小于或等于60埃。
10.一种方法，包括：
在衬底上方形成导线；
在所述导线上方沉积介电层；
在所述介电层中形成插塞开口；
通过多个沉积工艺和相应的等离子体处理工艺形成多层势垒，其中，
沿着所述插塞开口的侧壁和底部形成第一势垒层，其中，所述第一势垒层的底部的杂质浓度高于所述第一势垒层的上部的杂质浓度；
第二势垒层形成于第一势垒层上方，其中，所述第二势垒层的底部的杂质浓度高于所述第二势垒层的上部的杂质浓度；
第三势垒层形成于第二势垒层上方，其中，所述第三势垒层的底部的杂质浓度高于所述第三势垒层的上部的杂质浓度；以及
第四势垒层形成于第三势垒层上方，其中，所述第四势垒层的底部的杂质浓度高于所述第四势垒层的上部的杂质浓度。
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