CN104752513A - 基于65nm工艺的冗余掺杂抗辐照MOS场效应管 - Google Patents
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Abstract
本发明公开了一种基于65nm工艺的冗余掺杂抗辐照MOS场效应管，主要解决传统65nm MOS场效应管在总剂量辐照环境下，阈值电压漂移、亚阈值摆幅退化和关态漏电流退化的问题。其包括P型衬底(1)和位于衬底上的外延层(2)，外延层的上方四周和中部分别设有隔离槽(3)和栅极(6)，栅极两侧边界到隔离槽内边界之间的外延层中设有源漏有源区(4)，栅极两侧边界下方的外延层中设有轻掺杂源漏区(5)，栅极正下方位于两个轻掺杂源漏区之间的区域形成沟道，在与沟道长度方向平行的两个侧边隔离槽底部，即该处的外延层界面上插有冗余掺杂区(7)。本发明提高了器件抗总剂量辐照能力，可用于大规模集成电路的制备。
Description
技术领域
本发明属于半导体器件技术领域，特别涉及一种抗总剂量辐照的65nm MOS场效应晶体管，可用于大规模集成电路的制备。
背景技术
自从1964年首次发现金属氧化物半导体场效应晶体管MOSFET的电离辐射效应以来，对于空间应用的电子系统器件和电路来说，电离辐射的总剂量效应都是导致功能衰退的最重要因素之一。总剂量效应是指，能量大于半导体禁带宽度的致电离辐射粒子照射半导体时，半导体内部部分束缚态电子吸收辐射粒子能量，被激发到导带，产生电子空穴对的效应。研究表明，总剂量效应主要对器件的介质及界面产生重要影响。总剂量效应对于体硅结构器件的影响可以归结为以下几个方面：阈值电压、亚阈值摆幅以及关态泄漏电流，这些参数的退化会严重影响器件性能及可靠性。
随着集成电路技术按照摩尔定律飞速的发展，商用集成电路器件已经进入了22nm等级，而航空航天等国防军用系统器件和电路也在朝着更小尺寸不断迈进。对于商用集成电路系统中来说，采用SOI绝缘体上硅结构代替传统的体硅结构可以有效地消除闩锁效应，提高器件性能。对于航天航空应用来说，SOI结构在一定程度上减小了单粒子效应的影响，但是由于隔离介质层的存在，使得其抵抗总剂量效应的能力大大下降。而对于传统的65nm MOS场效应晶体管，随着尺寸的不断减小，栅氧化层厚度减薄，总剂量效应抗性有所提升。有研究表明，总剂量导致的阈值电压漂移与介质厚度呈指数关系。随着器件尺寸缩小至65nm，其SiO2的栅氧化层厚度减薄至1nm量级，且具有很高的界面质量。介质厚度减薄及界面质量的提升使得总剂量效应得到自然的改善，但却使浅槽隔离STI以及互连介质对器件的影响变得重要。浅槽隔离STI引入的寄生沟道会导致器件阈值电压漂移、亚阈值摆幅退化以及关态泄漏电流增加，甚至在总剂量累积至一定程度时沟道无法正常关断导致器件失效，严重威胁电路及系统的可靠性。
发明内容
本发明的目的在于针对上述现有65nm MOS场效应晶体管的不足，提出一种基于65nm工艺的冗余掺杂抗辐照MOS场效应管，提高器件在辐照环境下的可靠性。
本发明的技术思路是在65nm MOS工艺基础上，参照微纳尺寸MOS器件的阈值掺杂调节技术，通过对特定区域进行掺杂调节来调整寄生结构的反型条件，大幅降低敏感区域对于总剂量辐照的敏感性，从而实现辐照加固的目的。
本发明的65nm MOS场效应晶体管，包括P型衬底，和位于衬底上的外延层，外延层的上方四周设有隔离槽、外延层的上方中部设有栅极，栅极两侧边界到隔离槽内边界之间的外延层中设有源漏有源区，栅极两侧边界下方的外延层中设有轻掺杂源漏区，栅极正下方位于两个轻掺杂源漏区之间的区域形成沟道，其特征在于：在与沟道长度方向平行的两个侧边隔离槽底部，即该处的外延层界面上插有冗余掺杂区，以使沟道靠近隔离槽界面处的寄生沟道阈值电压正向漂移，抑制由辐照产生的寄生器件的导通。
制作本发明的65nm MOS场效应晶体管的方法，包括如下步骤：
1)在P型衬底上生长厚度600-1200nm的外延层，再对外延层进行深度为100-150nm，浓度为2×1017cm-3至1×1018cm-3的掺杂，以调节沟道浓度；
2)在该外延层上通过干氧工艺在1100-1250℃的温度下热氧化生长5-10nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长20-25nm厚度的Si3N4保护层，在Si3N4保护层上制作一层光刻胶，通过曝光在光刻胶四周侧边制作隔离槽窗口并进行刻蚀，形成两个和沟道方向平行的隔离槽和两个与沟道方向垂直的隔离槽，刻蚀完成后清洗光刻胶，再在175-185℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层；
3)在去除SiO2缓冲层与Si3N4保护层的外延层上，通过干氧工艺在1100-1250℃的温度下热氧化形成一个5-10nm厚度的薄SiO2缓冲层，在该SiO2缓冲层上生长20-25nm厚度的Si3N4保护层，在Si3N4保护层上制作一层光刻胶，并在位于沟道长度方向平行的两个侧边隔离槽底部，通过曝光在隔离槽侧壁附近外延层界面上方的光刻胶上刻蚀冗余掺杂区的两个宽度为60-100nm的注入窗口，在窗口内注入浓度为5×1018cm-3至5×1019cm-3的硼离子，形成深度为20-50nm的冗余掺杂；
4)冗余掺杂完成后，使用化学汽相淀积CVD的方法生长隔离氧化物SiO2，以填充隔离槽，并进行化学机械抛光，抛光完成后再在温度为175-185℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层；
5)磷酸清洗后，通过干氧工艺在1100-1200℃的温度下热氧化生长6-12nm牺牲氧化层，再使用HF溶液去除牺牲氧化层，使得Si表面更加洁净，再在1100-1200℃的温度下热氧化生长厚度1-2nm的栅氧化层，厚度精确±；
6)栅氧化层完成后，使用化学汽相淀积CVD的方法生长厚度50-80nm厚度的多晶硅层，在多晶硅层上通过干氧工艺在1100-1250℃的温度下热氧化生长5-10nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长20-25nm厚度的Si3N4保护层，在Si3N4保护层上制作一层用于刻蚀栅极的光刻胶，通过曝光在保护层上方中间位置的光刻胶上刻蚀多晶硅栅极窗口并光刻65nm多晶硅栅，之后，在175-185℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层；
7)在1100-1250℃的温度下对多晶硅栅与外延层进行热氧化，使多晶硅栅与外延层表面生长出3-5nm氧化层作为缓冲隔离层，再在缓冲隔离层上制作一层光刻胶，通过曝光在栅极两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入浓度为5×1017cm-3至5×1018cm-3的砷离子，形成深度为30-50nm的轻掺杂源漏掺杂，再清洗掉光刻胶保留缓冲隔离层；
8)在缓冲隔离层上生长20-25nm厚度的Si3N4保护层，再在其上制作一层光刻胶，通过曝光在栅极与栅极两侧的缓冲层上刻蚀出有源区的注入窗口，并对Si3N4层进行反应离子刻蚀形成栅极侧墙，接着进行源漏有源区掺杂，采用浓度2×1019cm-3至1×1020cm-3的砷离子注入，形成深度为40-80nm的源漏有源区掺杂；
9)有源区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于65nm工艺的冗余掺杂抗辐照MOS场效应管的制作。
本发明具有如下优点：
本发明由于在外延层界面上插有冗余掺杂区，使得沟道与隔离槽界面处的寄生沟道阈值电压正向移动，抑制辐照环境下该寄生沟道的导通，从而降低寄生沟道对总剂量效应的敏感程度，增强了器件抗总剂量辐照的能力。同时由于寄生沟道阈值电压向正漂移，随总剂量累积寄生沟道电流减小，使得器件辐照后关态漏电流整体下降，减小了寄生结构对器件阈值电压以及亚阈值摆幅的影响，提高了器件的工作可靠性。此外由于本器件在制作过程中仅比常规65nmMOS场效应晶体管增加了一道掺杂工序，不影响电路面积以及集成度，故可以在保证高集成度的前提下增强器件抗总剂量辐照的能力。
仿真结果表明，本发明具有较强的抗总剂量辐照能力，在相同总剂量辐照条件下，关态漏电流较普通MOS器件明显降低；在较低剂量累积时基本不出现明显漏电，在剂量累积至1Mrad时关态漏电流仍比普通MOS器件小7个数量级，表现出十分良好的抗总剂量辐照特性。
附图说明
图1是常规65nm MOS场效应晶体管结构示意图；
图2是本发明65nm MOS场效应晶体管结构示意图；
图3是本发明中的冗余掺杂区空间位置示意图；
图4是制备本发明器件的工艺步骤框图；
图5是本发明第一组65nm MOS器件与常规65nm MOS场效应晶体管的电特性仿真图；
图6是本发明第二组65nm MOS器件与常规65nm MOS场效应晶体管的电特性仿真图；
图7是对本发明的三组65nm MOS场效应晶体管在不同沟道掺杂浓度下的关态漏电流随总剂量变化的曲线。
具体实施方式
以下结合附图对本发明的技术方案和效果做进一步详细描述。
参照图1，常规65nmMOS场效应晶体管，包括P型衬底1和位于衬底上的外延层2，外延层2的上方四周设有隔离槽3、外延层2的上方中部设有栅极6，栅极6两侧边界到隔离槽3内边界之间的外延层2中设有源漏有源区4，栅极6两侧边界下方的外延层2中设有轻掺杂源漏区5，栅极6正下方位于两个轻掺杂源漏区5之间的区域形成沟道。
参照图2，本发明65nmMOS场效应晶体管与常规65nmMOS场效应晶体管的主要结构相同，其不同点是：在与沟道长度方向平行的两个侧边隔离槽底部，即该处的外延层界面上插有冗余掺杂区7，如图3。该冗余掺杂区的宽度为60-100nm，掺入浓度为5×1018cm-3至5×1019cm-3的硼离子，形成的深度为20-50nm。
本发明器件的工作原理上与常规MOS器件类似，但是由于冗余掺杂相当于在场效应晶体管隔离槽与沟道界面添加了一个隔离层，故可以阻止寄生沟道的形成，减小关态漏电，从而提高了器件抗总剂量辐照能力。由于场效应晶体管导通时P型衬底反型，有源区均为N型掺杂，与冗余掺杂区域形成天然的PN结隔离，从而不影响器件导通性能。
参照图4，本发明器件的制备给出如下三种实施例：
实例1，制作冗余掺杂宽度为100nm、深度为50nm、浓度为5×1019cm-3的65nmMOS场效应晶体管。
步骤1，生长外延层。
使用化学气相淀积的方法在650℃的温度下以SiH4为反应物在P型衬底上生长厚度为1200nm的外延层；
再对外延层进行深度为150nm，浓度为1×1018cm-3的掺杂，以调节沟道浓度；
步骤2，刻蚀隔离槽。
在外延层上通过干氧工艺在1250℃的温度下热氧化生长10nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长25nm厚度的Si3N4保护层；
在Si3N4保护层上制作一层光刻胶，通过曝光在光刻胶四周侧边制作隔离槽窗口并进行刻蚀，形成两个和沟道方向平行的隔离槽和两个与沟道方向垂直的隔离槽；
刻蚀完成后清洗光刻胶，再在185℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层。
步骤3，制作冗余掺杂区。
在去除SiO2缓冲层与Si3N4保护层的外延层上，通过干氧工艺在1250℃的温度下热氧化形成一个10nm厚度的薄SiO2缓冲层，在该SiO2缓冲层上生长25nm厚度的Si3N4保护层；
在Si3N4保护层上制作一层光刻胶，并在位于沟道长度方向平行的两个侧边隔离槽底部，通过曝光在隔离槽侧壁附近外延层界面上方的光刻胶上刻蚀冗余掺杂区的两个宽度为100nm的注入窗口，在窗口内注入浓度为5×1019cm-3的硼离子，形成深度为50nm的冗余掺杂。
步骤4，填充隔离槽。
冗余掺杂完成后，使用化学气相淀积的方法在450℃的温度下以O2与SiH4为反应物生长隔离氧化物SiO2，以填充隔离槽，并进行化学机械抛光；
抛光完成后再在温度为185℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤5，生长栅氧化层。
磷酸清洗后，通过干氧工艺在1200℃的温度下热氧化生长12nm牺牲氧化层，再使用HF溶液去除牺牲氧化层，使得Si表面更加洁净；
再在1200℃的温度下热氧化生长厚度2nm的栅氧化层，厚度精确±。
步骤6，光刻多晶硅栅。
栅氧化层完成后，使用化学气相淀积的方法在500℃的温度下以SiH4为反应物生长厚度80nm厚度的多晶硅层；
在多晶硅层上通过干氧工艺在1250℃的温度下热氧化生长10nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长25nm厚度的Si3N4保护层；
在Si3N4保护层上制作一层用于刻蚀栅极的光刻胶，通过曝光在保护层上方中间位置的光刻胶上刻蚀多晶硅栅极窗口并光刻65nm多晶硅栅；
之后，在185℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤7，制作轻掺杂源漏区。
在1250℃的温度下对多晶硅栅与外延层进行热氧化，使多晶硅栅与外延层表面生长出5nm氧化层作为缓冲隔离层；
再在缓冲隔离层上制作一层光刻胶，通过曝光在栅极两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入浓度为5×1018cm-3的砷离子，形成深度为50nm的轻掺杂源漏掺杂，再清洗掉光刻胶保留缓冲隔离层。
步骤8，制作有源区。
在缓冲隔离层上生长25nm厚度的Si3N4保护层；
再在Si3N4保护层上制作一层光刻胶，通过曝光在栅极与栅极两侧的缓冲层上刻蚀出有源区的注入窗口；
对Si3N4层进行反应离子刻蚀形成栅极侧墙，接着进行源漏有源区掺杂，采用浓度1×1020cm-3的砷离子注入，形成深度为80nm的源漏有源区掺杂。
步骤9，有源区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于65nm工艺的冗余掺杂抗辐照MOS场效应管的制作。
实例2，制作冗余掺杂宽度为80nm、深度为40nm、浓度为1×1019cm-3的65nmMOS场效应晶体管。
步骤一，使用化学气相淀积的方法在600℃的温度下以SiH4为反应物在P型衬底上生长厚度为1200nm的外延层，再对外延层进行深度为125nm，浓度为7×1017cm-3的掺杂，以调节沟道浓度；
步骤二，刻蚀隔离槽。
在该外延层上通过干氧工艺在1200℃的温度下热氧化生长8nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长22nm厚度的Si3N4保护层；在Si3N4保护层上制作一层光刻胶，通过曝光在光刻胶四周侧边制作隔离槽窗口并进行刻蚀，形成两个和沟道方向平行的隔离槽和两个与沟道方向垂直的隔离槽；刻蚀完成后清洗光刻胶，再在180℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层。
步骤三，制作冗余掺杂区。
在去除SiO2缓冲层与Si3N4保护层的外延层上，通过干氧工艺在1200℃的温度下热氧化形成一个8nm厚度的薄SiO2缓冲层，在该SiO2缓冲层上生长22nm厚度的Si3N4保护层；在Si3N4保护层上制作一层光刻胶，并在位于沟道长度方向平行的两个侧边隔离槽底部，通过曝光在隔离槽侧壁附近外延层界面上方的光刻胶上刻蚀冗余掺杂区的两个宽度为80nm的注入窗口，在窗口内注入浓度为1×1019cm-3的硼离子，形成深度为40nm的冗余掺杂。
步骤四，填充隔离槽。
冗余掺杂完成后，使用化学气相淀积的方法在425℃的温度下以O2与SiH4为反应物生长隔离氧化物SiO2，以填充隔离槽，并进行化学机械抛光；抛光完成后再在温度为180℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤五，生长栅氧化层。
磷酸清洗后，通过干氧工艺在1150℃的温度下热氧化生长10nm牺牲氧化层，再使用HF溶液去除牺牲氧化层，使得Si表面更加洁净；再在1150℃的温度下热氧化生长厚度1.5nm的栅氧化层，厚度精确±。
步骤六，光刻多晶硅栅。
栅氧化层完成后，使用化学气相淀积的方法在450℃的温度下以SiH4为反应物生长厚度70nm厚度的多晶硅层；在多晶硅层上通过干氧工艺在1200℃的温度下热氧化生长8nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长22nm厚度的Si3N4保护层；在Si3N4保护层上制作一层用于刻蚀栅极的光刻胶，通过曝光在保护层上方中间位置的光刻胶上刻蚀多晶硅栅极窗口并光刻65nm多晶硅栅；之后，在180℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤七，制作轻掺杂源漏区。
在1200℃的温度下对多晶硅栅与外延层进行热氧化，使多晶硅栅与外延层表面生长出4nm氧化层作为缓冲隔离层；再在缓冲隔离层上制作一层光刻胶，通过曝光在栅极两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入浓度为1×1018cm-3的砷离子，形成深度为40nm的轻掺杂源漏掺杂，再清洗掉光刻胶保留缓冲隔离层。
步骤八，制作有源区。
在缓冲隔离层上生长22nm厚度的Si3N4保护层；再在其上制作一层光刻胶，通过曝光在栅极与栅极两侧的缓冲层上刻蚀出有源区的注入窗口；对Si3N4层进行反应离子刻蚀形成栅极侧墙，接着进行源漏有源区掺杂，采用浓度5×1019cm-3的砷离子注入，形成深度为50nm的源漏有源区掺杂。
步骤九，有源区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于65nm工艺的冗余掺杂抗辐照MOS场效应管的制作。
实例3，制作冗余掺杂宽度为60nm、深度为20nm、浓度为5×1018cm-3的65nmMOS场效应晶体管。
步骤A，生长外延层。
A1)使用化学气相淀积的方法在550℃的温度下以SiH4为反应物在P型衬底上生长厚度为1200nm的外延层。
A2)对外延层进行深度为100nm，浓度为2×1017cm-3的掺杂，以调节沟道浓度；
步骤B，刻蚀隔离槽。
B1)在该外延层上通过干氧工艺在1100℃的温度下热氧化生长5nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长20nm厚度的Si3N4保护层；
B2)在Si3N4保护层上制作一层光刻胶，通过曝光在光刻胶四周侧边制作隔离槽窗口并进行刻蚀，形成两个和沟道方向平行的隔离槽和两个与沟道方向垂直的隔离槽；
B3)刻蚀完成后清洗光刻胶，再在175℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层。
步骤C，制作冗余掺杂区。
C1)在去除SiO2缓冲层与Si3N4保护层的外延层上，通过干氧工艺在1100℃的温度下热氧化形成一个5nm厚度的薄SiO2缓冲层，在该SiO2缓冲层上生长20nm厚度的Si3N4保护层；
C2)在Si3N4保护层上制作一层光刻胶，并在位于沟道长度方向平行的两个侧边隔离槽底部，通过曝光在隔离槽侧壁附近外延层界面上方的光刻胶上刻蚀冗余掺杂区的两个宽度为60nm的注入窗口，在窗口内注入浓度为5×1018cm-3的硼离子，形成深度为20nm的冗余掺杂。
步骤D，填充隔离槽。
D1)冗余掺杂完成后，使用化学气相淀积的方法在400℃的温度下以O2与SiH4为反应物生长隔离氧化物SiO2，以填充隔离槽，并进行化学机械抛光；
D2)抛光完成后再在温度为175℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤E，生长栅氧化层。
E1)磷酸清洗后，通过干氧工艺在1100℃的温度下热氧化生长6nm牺牲氧化层，再使用HF溶液去除牺牲氧化层，使得Si表面更加洁净；
E2)在1100℃的温度下热氧化生长厚度1nm的栅氧化层，厚度精确±。
步骤F，光刻多晶硅栅。
F1)栅氧化层完成后，使用化学气相淀积的方法在400℃的温度下以SiH4为反应物生长厚度50nm厚度的多晶硅层；
F2)在多晶硅层上通过干氧工艺在1100℃的温度下热氧化生长5nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长20nm厚度的Si3N4保护层；
F3)在Si3N4保护层上制作一层用于刻蚀栅极的光刻胶，通过曝光在保护层上方中间位置的光刻胶上刻蚀多晶硅栅极窗口并光刻65nm多晶硅栅；
F4)在175℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层。
步骤G，制作轻掺杂源漏区。
G1)在1100℃的温度下对多晶硅栅与外延层进行热氧化，使多晶硅栅与外延层表面生长出3nm氧化层作为缓冲隔离层；
G2)在缓冲隔离层上制作一层光刻胶，通过曝光在栅极两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入浓度为5×1017cm-3的砷离子，形成深度为30nm的轻掺杂源漏掺杂，再清洗掉光刻胶保留缓冲隔离层。
步骤H，制作有源区。
H1)在缓冲隔离层上生长20nm厚度的Si3N4保护层；
H2)在Si3N4保护层上制作一层光刻胶，通过曝光在栅极与栅极两侧的缓冲层上刻蚀出有源区的注入窗口；
H3)对Si3N4层进行反应离子刻蚀形成栅极侧墙，接着进行源漏有源区掺杂，采用浓度2×1019cm-3的砷离子注入，形成深度为40的源漏有源区掺杂。
步骤I，有源区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于65nm工艺的冗余掺杂抗辐照MOS场效应管的制作。
本发明的效果可以通过以下仿真进一步说明：
一.仿真条件：
第一组参数：氧化物陷阱最大浓度5×1018cm-3，辐照剂量0、50krad、100krad、200krad、1Mrad；
第二组参数：氧化物陷阱最大浓度5×1017cm-3，辐照剂量0、50krad、100krad、200krad、1Mrad；
第三组参数：沟道掺杂浓度1×1018cm-3，5×1017cm-3，2×1017cm-3，辐照剂量0、50krad、100krad、200krad、1Mrad。
器件三维模型通过ISE-TCAD软件的器件描述工具DEVICES生成，仿真物理环境通过器件模拟工具DESSIS设置。
通过ISE-TCAD软件描述工具DEVICES生成本发明器件和常规器件。
二.仿真内容：
仿真1
利用第一组参数仿真本发明实例2制作的器件和常规器件的电特性，结果如图5，其中图5(a)是本发明器件与常规器件随总剂量累积，关态漏电的增长趋势图；图5(b)是常规器件的转移特性曲线图；图5(c)是本发明实例2制作的器件的转移特性曲线。
从图5(a)中可以看出常规器件随着总剂量累积，关态漏电迅速增加，当总剂量累积至200krad时，常规器件已经出现明显的关态漏电流。而本发明器件在200krad以下的关态漏电几乎不增加，当总剂量累积至1Mrad时，关态漏电流仅上升了2个数量级，比常规器件关态漏电流小近7个数量级。
从图5(b)、图5(c)中可以看出，在氧化物空间陷阱电荷浓度高的恶劣工艺条件下，本发明器件无论在关态漏电、阈值电压漂移以及亚阈值特性退化方面均大幅优于常规器件。
仿真2
利用第二组参数仿真本发明实例2制作的器件和常规器件的电特性，结果如图6，其中图6(a)是本发明器件与常规器件随总剂量累积，关态漏电的增长趋势；其中图6(b)是常规器件的转移特性曲线；其中图6(c)是本发明实例2制作的器件的转移特性曲线。
从图6(a)中可以看出常规器件随着总剂量累积，关态漏电迅速增加，当总剂量累积至200krad时，常规器件已经出现明显的关态漏电流。而本发明器件当总剂量累积至1Mrad时关态漏电几乎不增加，比常规器件关态漏电流小7个数量级。
从图6(b)、图6(c)中可以看出，在氧化物空间陷阱电荷浓度低的优良工艺条件下，本发明器件无论在关态漏电、阈值电压漂移以及亚阈值特性退化方面均大幅优于常规器件。
仿真3
利用第三组参数仿真本发明实例1、实例2、实例3制作的器件在不同沟道掺杂浓度下关态漏电流随总剂量变化曲线，结果如图7。
从图7中可以看出，随着沟道掺杂增加，本发明器件关态漏电呈减小趋势，采用较高的沟道掺杂可以使本发明器件获得更小的关态泄漏电流。
以上描述仅是本发明的三个具体实例，不构成对本发明的任何限制。显然对于本领域的专业人员来说，在了解本发明内容和原理后，都可能在不背离本发明的原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于发明思想的修正和改变仍在本发明的权利要求保护范围之内。
Claims (7)
1.一种基于65nm工艺的冗余掺杂抗辐照MOS场效应管，包括P型衬底(1)，和位于衬底上的外延层(2)，外延层(2)的上方四周设有隔离槽(3)、外延层(2)的上方中部设有栅极(6)，栅极(6)两侧边界到隔离槽(3)内边界之间的外延层(2)中设有源漏有源区(4)，栅极(6)两侧边界下方的外延层(2)中设有轻掺杂源漏区(5)，栅极(6)正下方位于两个轻掺杂源漏区(5)之间的区域形成沟道，其特征在于：在与沟道长度方向平行的两个侧边隔离槽底部，即该处的外延层界面上插有冗余掺杂区(7)，以使沟道靠近隔离槽界面处的寄生沟道阈值电压正向漂移，抑制由辐照产生的寄生器件的导通。
2.根据权利要求1所述的基于65nm工艺的冗余掺杂抗辐照MOS场效应管，其特征在于：冗余掺杂区(7)的宽度为80-120nm。
3.根据权利要求1所述的具有抗总剂量辐照性能的65nmMOS场效应晶体管，其特征在于：冗余掺杂区(7)中注入浓度为5×1018cm-3至5×1019cm-3的硼离子，掺杂深度为20-50nm。
4.一种制备基于65nm工艺的冗余掺杂抗辐照MOS场效应管的方法，包括如下过程：
1)在P型衬底上生长厚度600-1200nm的外延层，再对外延层进行深度为100-150nm，浓度为2×1017cm-3至1×1018cm-3的掺杂，以调节沟道浓度；
2)在该外延层上通过干氧工艺在1100-1250℃的温度下热氧化生长5-10nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长20-25nm厚度的Si3N4保护层，在Si3N4保护层上制作一层光刻胶，通过曝光在光刻胶四周侧边制作隔离槽窗口并进行刻蚀，形成两个和沟道方向平行的隔离槽和两个与沟道方向垂直的隔离槽，刻蚀完成后清洗光刻胶，再在175-185℃的热磷酸中清洗去除SiO2缓冲层与Si3N4保护层；
3)在去除SiO2缓冲层与Si3N4保护层的外延层上，通过干氧工艺在1100-1250℃的温度下热氧化形成一个5-10nm厚度的薄SiO2缓冲层，在该SiO2缓冲层上生长20-25nm厚度的Si3N4保护层，在Si3N4保护层上制作一层光刻胶，并在位于沟道长度方向平行的两个侧边隔离槽底部，通过曝光在隔离槽侧壁附近外延层界面上方的光刻胶上刻蚀冗余掺杂区的两个宽度为60-100nm的注入窗口，在窗口内注入浓度为5×1018cm-3至5×1019cm-3的硼离子，形成深度为20-50nm的冗余掺杂；
4)冗余掺杂完成后，使用化学汽相淀积CVD的方法生长隔离氧化物SiO2，以填充隔离槽，并进行化学机械抛光，抛光完成后再在温度为175-185℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层；
5)磷酸清洗后，通过干氧工艺在1100-1200℃的温度下热氧化生长6-12nm牺牲氧化层，再使用HF溶液去除牺牲氧化层，使得Si表面更加洁净，再在1100-1200℃的温度下热氧化生长厚度1-2nm的栅氧化层，厚度精确
6)栅氧化层完成后，使用化学汽相淀积CVD的方法生长厚度50-80nm厚度的多晶硅层，在多晶硅层上通过干氧工艺在1100-1250℃的温度下热氧化生长5-10nm厚度的薄SiO2缓冲层，在SiO2缓冲层上生长20-25nm厚度的Si3N4保护层，在Si3N4保护层上制作一层用于刻蚀栅极的光刻胶，通过曝光在保护层上方中间位置的光刻胶上刻蚀多晶硅栅极窗口并光刻65nm多晶硅栅，之后，在175-185℃的热磷酸液中清洗去除SiO2缓冲层与Si3N4保护层；
7)在1100-1250℃的温度下对多晶硅栅与外延层进行热氧化，使多晶硅栅与外延层表面生长出3-5nm氧化层作为缓冲隔离层，再在缓冲隔离层上制作一层光刻胶，通过曝光在栅极两侧的光刻胶上刻蚀出轻掺杂源漏区的注入窗口，并在该窗口内注入浓度为5×1017cm-3至5×1018cm-3的砷离子，形成深度为30-50nm的轻掺杂源漏掺杂，再清洗掉光刻胶保留缓冲隔离层；
8)在缓冲隔离层上生长20-25nm厚度的Si3N4保护层，再在其上制作一层光刻胶，通过曝光在栅极与栅极两侧的缓冲层上刻蚀出有源区的注入窗口，并对Si3N4层进行反应离子刻蚀形成栅极侧墙，接着进行源漏有源区掺杂，采用浓度2×1019cm-3至1×1020cm-3的砷离子注入，形成深度为40-80nm的源漏有源区掺杂；
9)有源区掺杂完成后，使用氢氟酸HF溶液除去表面氧化物，完成基于65nm工艺的冗余掺杂抗辐照MOS场效应管的制作。
5.根据权利要求4所述的方法，其中所述步骤1)在P型衬底上生长厚度600-1200nm的外延层，是采用化学汽相淀积的方法，其工艺条件是：反应物为SiH4；温度为550-650℃。
6.根据权利要求4所述的方法，其中所述步骤4)使用化学汽相淀积CVD的方法生长隔离氧化物SiO2，其工艺条件是：反应物为O2与SiH4；温度为400-450℃。
7.根据权利要求4所述的方法，其中所述步骤6)使用化学汽相淀积CVD的方法生长厚度50-80nm的多晶硅层，其工艺条件是：反应物为SiH4；温度为400-500℃。
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