CN104733394B - 一种嵌入闪存栅极的制作方法 - Google Patents

Abstract

本发明公开了一种嵌入闪存栅极的制作方法，根据本发明的方法在闪存单元区域中依次形成作为字线栅极的多晶硅层和作为虚拟栅极的非晶硅层，采用化学机械研磨工艺完全去除所述非晶硅层，以形成嵌入式闪存结构，最终提高嵌入闪存的整体的性能和嵌入闪存的良品率。

Description

一种嵌入闪存栅极的制作方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种嵌入闪存栅极的制作方法。

背景技术

存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、SRAM（静态随机存储器）、DRAM(动态随机存储器)和FRAM(铁电存储器)等。

随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮置栅极概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。

非易失性存储器主要包括两种基本结构：栅极叠层(stack gate)结构和分离栅极式(split gate)结构。

栅极叠层结构式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。

分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。

但与栅极叠层式存储器不同的是，分离栅极式存储器还在栅极叠层结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。同时，分离栅极式闪存存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，包括高压晶体管和逻辑晶体管。分离栅极式快闪存储器的控制栅极电连接至字线，分离栅极式快闪存储器的源漏区电连接至位线。该字线电连接至行译码器且位线电连接至读写电路。

现有技术将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，以在将分离栅极式快闪存储器、高压晶体管和逻辑晶体管集成在一个电路中，形成嵌入快闪存储器（embedded flash）。嵌入快闪存储器包括存储单元（Memory cell）和逻辑外围电路（logic peripherals），同时在半导体衬底上形成的逻辑电路栅极多晶硅层和闪存栅极多晶硅层的高度不同。在制作嵌入快闪存储器的过程中，在逻辑电路区域中的半导体衬底上形成有两层多晶硅层并且这两层多晶硅层之间有一层氧化物，同时在闪存单元区域中的半导体衬底上也形成两层多晶硅，但是这两层多晶硅之间没有氧化物层。采用化学机械研磨工艺处理闪存单元区域中的多晶硅层以形成字线栅极（WL gate）多晶硅层，执行所述化学机械研磨停止于逻辑电路区域中的氧化物层，所以，根据现有技术制作的嵌入快闪存储器的闪存单元区域中的字线栅极具有两层多晶硅。

现有的嵌入快闪存储器中的字线栅极多晶硅之间的界面处形成有自然氧化物层，自然氧化物层会引起钴硅化物的非正常生长。为了避免字线栅极具有两层多晶硅，提出了增强化学机械研磨以去除位于闪存单元区域中的第二层多晶硅层，但是过度的化学机械研磨将损伤控制栅极。

因此，需要一种新的方法，以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种嵌入闪存栅极的制作方法，包括：提供半导体衬底，所述半导体衬底具有逻辑电路区域和闪存单元区域，以及位于所述半导体衬底上所述闪存单元区域中的栅极堆栈结构；在所述半导体衬底上沉积第一栅极材料层，其中位于所述逻辑电路区域中的所述第一栅极材料层用于形成逻辑电路栅极，位于所述闪存单元区域中的所述第一栅极材料层用于形成位线；在所述第一栅极材料层上形成第二栅极材料层；平坦化所述第二栅极材料和所述第一栅极材料层，以露出所述栅极堆栈结构的顶部；继续平坦化所述第二栅极材料层，以完全去除所述第二栅极材料层；其中，所述第二栅极材料层比所述第一栅极材料层的硬度小。

优选地，所述第一栅极材料层的材料为多晶硅，所述第二栅极材料层的材料为非晶硅。

优选地，采用化学机械研磨工艺执行所述平坦化步骤。

优选地，在平坦化所述第二栅极材料层的步骤中所述平坦化工艺具有去除所述第二栅材料层的高去除速率。

优选地，在逻辑电路区域中所述第一栅极材料层和所述第二栅极材料层之间形成有氧化物层。

优选地，所述栅极堆栈结构包括自下而上依次层叠的栅极介电层、浮栅层、ONO介电层和控制栅层。

综上所示，本发明的方法在闪存单元区域中依次形成作为字线栅极的多晶硅层和作为虚拟栅极的非晶硅层，采用化学机械研磨工艺完全去除所述非晶硅层，以形成嵌入式闪存结构，最终提高嵌入闪存的整体的性能和嵌入闪存的良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1C为根据本发明一个实施方式制作嵌入闪存器件结构的相关步骤所获得的器件的剖面结构示意图；

图2为根据本发明一个实施方式制作嵌入闪存器件结构的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决目前存在的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面将结合图1A-1C对本发明所述嵌入闪存存储器的制作方法进行详细描述，图1A-1C为根据本实施例制作嵌入闪存的过程中存储器的结构截面图。

如图1A所示，提供半导体衬底100，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。

将半导体衬底100包括两个区域，分别为：用于形成逻辑器件的第一区域I，逻辑电路区域I；用于形成闪存存储器的第二区域II，闪存单元区域II。需要说明的是，逻辑电路区域I在真实布局里都是位于外围电路区，因此，逻辑器件位置关系不受本实施例所提供的图的限制。

在半导体衬底上形成栅极氧化层，将半导体衬底与后续将形成的闪存存储器浮置栅极、逻辑器件栅极隔离。栅极氧化层可以通过热氧化、化学气相沉积（CVD）或氧氮化工艺形成。栅极氧化层可以包括如下的任何传统电介质：SiO₂、SiON、SiON₂、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧化层的材料优选用氧化硅，形成方式采用热氧化法。

在闪存单元区域的栅极氧化层上形成栅极堆栈结构，栅极堆栈结构从底向上包括栅极介电层101、浮栅层102、ONO介电层103和控制栅层103，在栅极介电层101、所述浮栅层102、ONO介电层103和控制栅层104的侧面形成侧墙。此处为本领域技术人员熟知的技术，在此不详细介绍。

在半导体衬底100上形成有位于闪存单元区域中的栅极材料层105比逻辑电路区域中的栅极材料层105’高的结构，闪存单元区域中的栅极材料层105比逻辑电路区域中的栅极材料层105’高约几百埃。此处为本领域技术人员熟知的技术，在此不详细介绍。所述栅极材料层材料优选为多晶硅。所述栅极材料层105的厚度为1000埃至2000埃，优选1500埃。

如图1A所示，在半导体衬底100上逻辑电路区域中形成有逻辑电路栅极材料层105’，在半导体衬底100上闪存单元区域中形成有栅极介电层101、浮栅层102、ONO介电层103、控制栅层104以及栅极材料层105，其中，用于形成逻辑电路栅极的栅极材料层105’和位于闪存单元区域的栅极材料层105之间的梯度高度范围为几百埃，闪存单元区域中的的栅极材料层105高于逻辑电路区域中的栅极材料层105’，栅极材料层105完全覆盖栅极介电层101、浮栅层103、ONO介电层103、控制栅极层104以及两侧的侧墙。其中逻辑电路区域中的栅极材料层105’用于形成CMOS（互补金属氧化物半导体器件），闪存单元区域中的的栅极材料层105用于形成字线（WL）和擦除栅极（EG）。

接着，如图1A所示，在逻辑电路区域中的栅极材料层105’上形成氧化物层106，所述氧化物层106的厚度为500埃至1500埃，优选1000埃。

示例性地，形成氧化物层106方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

然后，在所述半导体衬底100上形成栅极材料层107，所述第二栅极材料层107比所述第一栅极材料层105的硬度小，栅极材料层107的材料优选非晶硅，所述非晶硅层用于形成字线虚拟栅极层，第二栅极材料层107的厚度为1000埃至2000埃，优选1500埃。其中，多晶硅材料和非晶硅材料的硬度不用，多晶硅材料比非晶硅材料的硬度大。

示例性地，栅极材料层107完全覆盖闪存单元区域中的栅极材料层105以及逻辑电路区域中的栅极材料层105’和氧化物层106。位于闪存单元区域中的栅极材料层107高于位于逻辑电路区域中的栅极材料层107。

示例性地，非晶硅材料的硬度相对于多晶硅材料的硬度小，当执行化学机械研磨时非晶硅层的具有较高的去除速率。

如图1B所示，采用平坦化工艺处理所述闪存单元区域中的栅极材料层，优选采用化学机械研磨处理所述栅极材料层。

示例性地，在平坦化处理所述闪存单元区域中的所述栅极材料层之后，露出栅极堆栈结构的顶部，具体的，所述控制栅层104和栅极材料层105以及栅极材料层107的顶部齐平。

可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨平坦化方法。化学机械研磨平坦化方法更常用。

由于栅极材料层105和栅极材料层107的材料硬度不同，在具体研磨工艺中根据实际工艺需要选择适当的研磨条件，研磨工艺为本领域的常用技术手段，本领域的技术人员可以根据实际工艺需求实施研磨步骤，在此就不详细赘述。

如图1C所示，采用平坦化工艺处理所述闪存单元区域中的栅极材料层107，以完全去除所述栅极材料层107，露出栅极材料层105，优选采用化学机械研磨处理所述栅极材料层107。

示例性地，化学机械研磨闪存单元区域中字线栅极材料层107，执行所述化学机械研磨停止于栅极材料层107和栅极材料层105的界面处，栅极材料层107采用化学机械研磨工艺很容易去除掉。

示例性地，由于采用化学机械研磨非晶硅层，所述化学机械研磨具有去除所述非晶硅层的高去除速率，所以在采用化学机械研磨处理字线栅极材料层，虚拟非晶硅层很容易去除掉。

参照图2，其中示出了为根据本发明一个实施方式制作嵌入闪存器件结构的工艺流程图。用于简要示出整个制造工艺的流程。

在步骤201中，提供半导体衬底，将半导体衬底具有两个区域，分别为：用于形成闪存存储器的闪存单元区域；用于形成逻辑器件的逻辑电路区域。在半导体衬底上形成栅极氧化层，在闪存单元区域的栅极氧化层上形成栅极堆栈结构，栅极堆栈结构从底向上包括栅极介电层、浮栅层、ONO介电层和控制栅层，在所述栅极介电层、所述浮栅层、ONO介电层和控制栅层的侧面形成侧墙，在半导体衬底上形成覆盖逻辑电路区域和闪存单元区域的第一栅极材料层；

在步骤202中，在所述第一栅极材料层上形成第二栅极材料层；

在步骤203中，采用化学机械研磨平坦化所述第一栅极材料层和所述第二栅极材料层，以露出所述硬掩膜层；

在步骤204中，采用化学机械研磨去除闪存单元区域中的所述第二栅极材料层。

综上所示，根据本发明的方法在闪存单元区域中依次形成作为字线栅极的多晶硅层和作为虚拟栅极的非晶硅层，采用化学机械研磨工艺完全去除所述非晶硅层，以形成嵌入式闪存结构，最终提高嵌入闪存的整体的性能和嵌入闪存的良品率。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (6)

1.一种嵌入闪存栅极的制作方法，包括：

提供半导体衬底，所述半导体衬底具有逻辑电路区域和闪存单元区域，以及位于所述半导体衬底上所述闪存单元区域中的栅极堆栈结构；

在所述半导体衬底上沉积第一栅极材料层，其中位于所述逻辑电路区域中的所述第一栅极材料层用于形成逻辑电路栅极，位于所述闪存单元区域中的所述第一栅极材料层用于形成位线；

在所述第一栅极材料层上形成第二栅极材料层；

平坦化所述第二栅极材料和所述第一栅极材料层，以露出所述栅极堆栈结构的顶部；

继续平坦化所述第二栅极材料层，以完全去除所述第二栅极材料层；

其中，所述第二栅极材料层比所述第一栅极材料层的硬度小，以提高所述嵌入闪存栅极的整体性能和良率。

2.如权利要求1所述的方法，其特征在于，所述第一栅极材料层的材料为多晶硅，所述第二栅极材料层的材料为非晶硅。

3.如权利要求1所述的方法，其特征在于，采用化学机械研磨工艺执行所述平坦化步骤。

4.如权利要求1所述的方法，其特征在于，在平坦化所述第二栅极材料层的步骤中所述平坦化工艺具有去除所述第二栅材料层的高去除速率。

5.如权利要求1所述的方法，其特征在于，在逻辑电路区域中所述第一栅极材料层和所述第二栅极材料层之间形成有氧化物层。

6.如权利要求1所述的方法，其特征在于，所述栅极堆栈结构包括自下而上依次层叠的栅极介电层、浮栅层、ONO介电层和控制栅层。