CN104733338B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及适用于接触插塞的检查所用的半导体器件而有效的技术。
背景技术
在半导体器件中为了得到高可靠性，减少布线、过孔、接触插塞等的形成不良成为课题。作为由于工艺引起的形成不良，概率较高的有接触插塞关联的不良。例如，由于接触插塞的底部的埋入不良或变质等导致的高电阻所引起的不良等。
在检查接触插塞的形成不良的情况下，公知有如下方法：对例如为了检查而形成的器件、即是包括在半导体衬底连接了接触插塞的结构在内的TEG(Test ElementalGroup，测试元件组)照射电子射线，来检测接触插塞与半导体衬底之间的导通。该方法被称为VC(Voltage contrast，电压对比)检查。
在专利文献1(日本特开平09－63994号公报)记载了为了抑制充电(charge up)，在包含SOI(Silicon On Insulator，绝缘物上硅)衬底的晶片的划片槽内设置除去埋入氧化膜而使支承衬底露出的块体(bulk)区域。在此，对在块体区域设置元件构造没有记载。
在专利文献2(日本特开2003－172766号公报)记载了为了取得SRAM(StaticRandom Access Memory，静态随机读取存储器)的电特性，在晶片的切割槽内形成与SRAM相同构成的TEG。在专利文献2没有记载使用SOI衬底。此外，在专利文献1及专利文献2均没有记载为了设置用于VC检查的TEG。
在先技术文献
专利文献
专利文献1：日本特开平09－63994号公报
专利文献2：日本特开2003－172766号公报
发明内容
在VC检查中照射电子射线(电子束)时，由于半导体衬底内的电子流向正常形成的接触插塞，能够确认到发光。与此相对，由于电子不会流向与半导体衬底的连接不充分的接触插塞而不会发光，因此通过确认形成发光的接触插塞的部位不发光这一情况，能够检测接触插塞的异常。
在此，在使用包括由支承衬底、埋入氧化膜及硅层的层叠构造构成的SOI衬底的晶片的情况下，在SOI衬底上形成元件，考虑形成具有在该元件连接有接触插塞的构造的TEG。如此对连接于SOI衬底上表面的接触插塞进行VC检查时，接触插塞通过埋入氧化膜而与支承衬底绝缘，因此即使对正常的接触插塞照射电子射线，流向接触插塞的电子少，接触插塞不发光。因此，即使对形成于SOI衬底上的元件进行VC检查，也无法判别正常的接触插塞和具有异常的接触插塞，存在半导体器件的可靠性降低的问题。
从本说明书的描述和附图可以清楚地看出本发明的其它问题和新颖特征。
解决问题的手段
如下所示，简单说明本申请所示的实施方式中的代表性技术方案的概要。
一实施方式的半导体器件，在芯片区域的SOI衬底上具有SRAM，并在TEG区域的块体硅衬底上具有接触插塞连接于半导体衬底的SRAM，作为VC检查用的TEG。
此外，一实施方式的半导体器件的制造方法是，在芯片区域的SOI衬底上形成SRAM，进而在TEG区域的块体硅衬底上形成接触插塞连接于半导体衬底的SRAM，作为VC检查用的TEG。
发明效果
根据本申请所示的一实施方式，能够提高半导体器件的可靠性。
附图说明
图1是本发明的实施方式1的包含半导体器件的检查方法所用的TEG的半导体晶片的俯视图。
图2是将图1的一部分放大表示的俯视图。
图3是本发明的实施方式1的SRAM的等价电路图。
图4是将图2的一部分放大表示的平面布局。
图5是将图2的一部分放大表示的平面布局。
图6是本发明的实施方式1的半导体器件的剖视图。
图7是表示本发明的实施方式1的半导体器件的制造方法的剖视图。
图8是表示接着图7之后的半导体器件的制造方法的剖视图。
图9是表示接着图8之后的半导体器件的制造方法的剖视图。
图10是表示接着图9之后的半导体器件的制造方法的剖视图。
图11是表示接着图10之后的半导体器件的制造方法的剖视图。
图12是表示接着图11之后的半导体器件的制造方法的剖视图。
图13是表示接着图12之后的半导体器件的制造方法的剖视图。
图14是本发明的实施方式1的变形例的半导体器件的俯视图。
图15是本发明的实施方式2的半导体器件的俯视图。
图16是本发明的实施方式3的半导体器件的剖视图。
图17是说明VC检查中的TEG的发光强度的曲线图及半导体器件的剖视图。
图18是说明VC检查中的TEG的发光强度的曲线图及半导体器件的剖视图。
图19是表示本发明的实施方式3的半导体器件的制造方法剖视图。
图20是表示接着图19之后的半导体器件的制造方法的剖视图。
图21是表示接着图20之后的半导体器件的制造方法的剖视图。
图22是表示接着图21之后的半导体器件的制造方法的剖视图。
图23是表示接着图22之后的半导体器件的制造方法的剖视图。
图24是表示接着图23之后的半导体器件的制造方法的剖视图。
图25是表示接着图24之后的半导体器件的制造方法的剖视图。
图26是表示接着图25之后的半导体器件的制造方法的剖视图。
图27是表示接着图26之后的半导体器件的制造方法的剖视图。
图28是本发明的实施方式4的半导体器件的俯视图。
图29是比较例的半导体器件的剖视图。
附图标记的说明
1A 芯片区域
1B TEG区域
1R SRAM区域
2R、3R 虚设区域
A、B 积蓄节点
AN1、AN2、AP1、AP2 活性区域
BX BOX膜
CP 芯片区域
CP1、CP2、CP3、CPa、CPb、CPc 接触插塞
D1、D2 扩散层
DL1、DL2 数据线
EP 外延层
EX、EXp 扩展区域
G1 栅电极
GF 栅极绝缘膜
HM 绝缘膜
INV1、INV2 CMOS反相器
MC、MC1、MC2 存储器单元
N1、N2 氮化硅膜
O1 氧化硅膜
QD1、QD2 驱动用MOSFET
QP1、QP2 负载用MOSFET
QT1、QT2 传送用MOSFET
RP1、RP2 抗蚀剂图案
S1 SOI层(硅层、半导体层)
SB 半导体衬底
SC 硅化物层
SL 划片槽
SW 侧壁
VO 空隙
WF 半导体晶片
WL1 字线
具体实施方式
以下，基于附图详细说明实施方式。另外，在用于说明实施方式的所有附图中，对具有同一功能的部件标注相同附图标记，省略其重复说明。此外，在以下的实施方式中，除非特别必要，原则上不重复对相同或同样的部分的说明。
此外，本申请所述的SOI衬底是指具有如下层叠构造的衬底，即该层叠构造包括由半导体衬底构成的支承衬底、作为支承衬底上的埋入氧化膜的BOX(Buried Oxide，隐埋氧化物)膜、作为BOX膜上的半导体层的硅膜(SOI层)。此外，将半导体晶片内具有这样层叠构造的区域称为SOI区域。
此外，本申请所述的块体区域是指在半导体晶片内中作为支承衬底的半导体衬底从上述BOX膜及硅膜露出的区域。包括SOI衬底的半导体晶片有时包含SOI区域和块体区域。在此，有时在块体区域中从BOX膜露出的支承衬底称为块体硅衬底。
此外，在本申请中，将构成半导体晶片的区域中的、成为通过切割工序分片化的半导体芯片的区域称为芯片区域，将在半导体晶片中呈矩阵状排列的芯片区域彼此之间的区域称为划片槽(scribe line)或划片区域。另外，也可以在芯片区域内在切割工序不切削，而形成残留于半导体芯片的划片区域。
(实施方式1)
本实施方式的半导体器件涉及在VC检查中接触插塞的检查所用的TEG。VC检查是通过例如对连接于半导体衬底的接触插塞照射电子射线，由此来检查接触插塞的形成不良、也就是说衬底泄漏不良的有无。衬底泄漏不良是指，在形成了接触插塞的情况下，由于在接触插塞的形成工序中的金属膜的埋入不良等，引起无法确保接触插塞与半导体衬底充分连接的不良。
对于相对于半导体衬底正常连接的接触插塞，在VC检查中照射电子射线时，在接触插塞带电正电荷，因此半导体衬底内的电子流向接触插塞而放出。此时，接触插塞发光，因此通过检测该光，能够确认接触插塞已相对于衬底正常连接。
与此相对，对于未与半导体衬底正常连接的接触插塞即使照射电子射线，半导体衬底内的电子不流向接触插塞，因此接触插塞不发光。因此，在VC检查中通过检测不发光的接触插塞，能够检测出接触插塞的连接不良，也就是形成不良。关于接触插塞的导通/非导通的判别如下这样进行：例如通过视觉确认拍摄检查时的接触插塞而得的图像，观察正发光的正常的接触插塞的发光(明部)与未发光的非导通的接触插塞(暗部)的对比度来进行判别。
在发现了接触插塞的不良时，中止使用发现了不良的半导体晶片进行的制造，由此能够防止制造存在不良的产品，而且通过将检查结果向其后的制造工序反馈，由此能够防止不良的发生。由此，能够提高半导体器件的可靠性。
本实施方式具有在半导体晶片的芯片区域的SOI衬底上形成SRAM、并且在半导体晶片的划片区域的块体硅衬底上形成连接有接触插塞的SRAM构造的TEG这一特征，由此提高了半导体器件的可靠性。以下使用图1～图6说明本实施方式的半导体器件的构造。图1是包含本实施方式的半导体器件的半导体晶片的俯视图。图2是将图1的一部分放大表示的俯视图。此外，图4及图5是将图2的一部分放大表示的平面布局。图3是本实施方式的SRAM的等价电路图。图6是包括图4的A－A线处的截面和图5的B－B线处的截面的剖视图。
图1表示包含本实施方式的半导体器件的半导体晶片WF的俯视图。如图1所示，在俯视下具有圆形形状的半导体晶片WF的主面形成有多个划片槽SL，所述多个划片槽SL分别沿着沿半导体晶片WF的主面的y方向和沿半导体晶片WF的主面且与y方向正交的x方向延伸。沿y方向延伸的划片槽SL在x方向上并列多个地配置，沿x方向延伸的划片槽SL在y方向上并列多个地配置。也就是说，多个划片槽SL呈格子状配置。
在半导体晶片WF的主面存在有被划片槽SL划分而配置成矩阵状的多个芯片区域CP。在y方向及x方向上并列的多个芯片区域CP分别在俯视下具有矩形形状。也就是说，芯片区域CP是在半导体晶片WF的主面上被划片槽SL包围的区域。在此，半导体晶片WF具有包括支承衬底、支承衬底上的BOX膜、BOX膜上的硅层的SOI区域。
接着，图2表示将芯片区域CP的周边区域放大了的俯视图。如图2所示，多个芯片区域CP呈阵列状并列配置，在y方向及x方向上相邻的芯片区域CP彼此之间被划片槽SL划分。划片槽SL、也就是划片区域是在半导体芯片的形成工序中的切割工序中被切割刀切削的区域。芯片区域CP是通过切割工序被分片而成为半导体芯片的区域，是残留于产品的区域。
在芯片区域CP内的一部分具有形成有用作为存储元件的SRAM的区域即SRAM区域1R。SRAM是用于暂时存储信息的易失性存储器，由组合了多个晶体管的触发电路构成。有时SRAM包括4个或6个MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)，在本实施方式中，对包括6个MOSFET的SRAM进行说明。但是，对于形成SRAM区域1R包括4个MOSFET的SRAM的情况，也能适用本实施方式的TEG。后述的本实施方式的TEG形成于划片槽SL。
以下，说明SRAM。首先，图3表示构成SRAM的1个存储器单元MC的等价电路。如图3所示，该存储器单元MC包括：一对互补性数据线即数据线DL1及数据线DL2、也就是说一对比特线；配置在与字线WL1的交叉部的驱动用晶体管、负载用晶体管及传送用晶体管。也就是说，SRAM的存储器单元MC由一对驱动用MOSFETQD1、QD2、一对负载用MOSFETQP1、QP2及一对传送用MOSFETQT1、QT2构成。驱动用MOSFETQD1、QD2及传送用MOSFETQT1、QT2由n沟道型MOSFET构成，负载用MOSFETQP1、QP2由p沟道型MOSFET构成。
构成存储器单元MC的上述6个MOSFET中的驱动用MOSFETQD1及负载用MOSFETQP1构成CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)反相器INV1，驱动用MOSFETQD2及负载用MOSFETQP2构成CMOS反相器INV2。这些一对CMOS反相器INV1、INV2的相互的输入输出端子即积蓄节点A、B交叉结合，构成作为存储1比特信息的信息积蓄部的触发电路。此外，该触发电路的一方的输入输出端子即积蓄节点A与传送用MOSFETQT1的源极漏极区域中的一方连接，另一方的输入输出端子即积蓄节点B与传送用MOSFETQT2的源极漏极区域中的一方连接。
而且，传送用MOSFETQT1的源极漏极区域的另一方与数据线DL1连接，传送用MOSFETQT2的源极漏极区域的另一方与数据线DL2连接。此外，触发电路的一端、也就是负载用MOSFETQP1、QP2的各源极区域与电源电压Vdd连接，另一端、也就是驱动用MOSFETQD1、QD2的各源极区域与基准电压Vss连接。
说明上述电路的工作，在一方的CMOS反相器INV1的积蓄节点A为高电位(H)时，驱动用MOSFETQD2导通，因此另一方的CMOS反相器INV2的积蓄节点B成为低电位(L)。因而，驱动用MOSFETQD1截止，保持积蓄节点A的高电位(H)。即，通过使一对CMOS反相器INV1、INV2交叉结合的锁存电路来保持相互的积蓄节点A、B的状态，在施加电源电压期间保存信息。
字线WL1连接于传送用MOSFETQT1、QT2的各自的栅电极，通过该字线WL1控制传送用MOSFETQT1、QT2的导通/非导通。即，在字线WL1为高电位(H)时，传送用MOSFETQT1、QT2导通，锁存电路与互补性数据线(数据线DL1、DL2)被电连接，因此积蓄节点A、B的电位状态(H或L)显现于数据线DL1、DL2，作为存储器单元MC的信息被读取。
在读取动作中，在传送用MOSFETQT1中电流从数据线DL1流向积蓄节点A，在传送用MOSFETQT2中，电流从数据线DL2流向积蓄节点B。也就是说，在读取时，传送用MOSFETQT1、QT2的各自的活性区域中，积蓄节点A、B一侧成为源极区域，数据线DL1、DL2一侧成为漏极区域。
要向存储器单元MC写入信息时，使字线WL1为(H)电位电平、传送用MOSFETQT1、QT2为导通状态而将数据线DL1、DL2的信息传递到积蓄节点A、B。在该写入动作中，在传送用MOSFETQT1中，电流从积蓄节点A流向数据线DL1，在传送用MOSFETQT2中，电流从积蓄节点B流向数据线DL2。也就是说，在写入时，传送用MOSFETQT1、QT2的各自的活性区域中，数据线DL1、DL2一侧成为源极区域，积蓄节点A、B一侧成为漏极区域。能够如以上这样使SRAM工作。
接着，说明本实施方式的SRAM的布局构成。在此，图4表示构成形成于SRAM区域1R(参照图2)的SRAM的1个存储器单元MC1，也就是第一存储器单元的平面布局。SRAM的存储器单元MC1由形成于SOI衬底(未图示)上的一对驱动用MOSFETQD1、QD2、一对负载用MOSFETQP1、QP2及一对传送用MOSFETQT1、QT2这6个场效应晶体管构成。
另外，在此由双点划线划分地表示1个存储器单元MC1与其相邻的存储器单元MC1(未图示)的交界。在图4中省略了其他存储器单元MC1的图示，但具有在y方向或x方向上相邻的存储器单元MC1彼此以该双点划线为轴线而线对称的布局。
一对驱动用MOSFETQD1、QD2及一对传送用MOSFETQT1、QT2由n沟道型MOSFET构成，一对负载用MOSFETQP1、QP2由p沟道型MOSFET构成。
SOI衬底上部的半导体层被元件分离区域(未图示)划分为多个活性区域AN1、AN2、AP1及AP2。也就是说，活性区域AN1、AN2、AP1及AP2的周围被元件分离区域包围，这些活性区域的布局由元件分离区域规定。沿y方向延伸的多个活性区域AN1、AN2、AP1及AP2在x方向上并列配置。活性区域AN1、AN2、AP1及AP2由图6所示的芯片区域1A的SOI层S1构成，作为支承衬底的半导体衬底SB(参照图6)隔着BOX膜BX(参照图6)形成于图4所示的各MOSFET之下。
如图4所示，在形成于n沟道型MOSFET的上部的活性区域AN1及AN2中，通过在活性区域AN1内及AN2内导入P(磷)或As(砷)等n型杂质而形成源极区域及漏极区域。并且，在源极区域与漏极区域之间的活性区域AN1上及AN2上隔着栅极绝缘膜(未图示)地形成栅电极G1。
栅电极G1沿与活性区域AN1、AN2、AP1及AP2分别延伸的y方向交叉的x方向延伸。由形成在活性区域AN1上及AN2上的栅电极G1和以夹着该栅电极G1的方式分别形成于活性区域AN1内及AN2内的源极漏极区域构成n沟道型MOSFET。同样，由形成于活性区域AP1上及AP2上的栅电极G1和以夹着该栅电极G1的方式分别形成于活性区域AP1内及AP2内的源极漏极区域构成p沟道型MOSFET。
在SRAM的存储器单元MC1，由形成于活性区域AN1的源极区域及漏极区域和1个栅电极G1形成驱动用MOSFETQD1。此外，由形成于活性区域AN1的源极区域及漏极区域和另一个栅电极G1形成传送用MOSFETQT1。也就是说，驱动用MOSFETQD1及传送用MOSFETQT1形成在同一活性区域AN1上。同样，由于形成于活性区域AN2的源极区域及漏极区域和栅电极G1，驱动用MOSFETQD2及传送用MOSFETQT2形成于同一活性区域AN2上。
此外，由形成于活性区域AP1的源极区域及漏极区域和栅电极G1形成负载用MOSFETQP1。同样，由形成于活性区域AP2的源极区域及漏极区域和栅电极G1形成负载MOSFETQP2。
在作为p沟道型MOSFET的负载用MOSFETQP1、QP2中，在栅电极G1内导入B(硼)等p型杂质，在作为n沟道型MOSFET的传送用MOSFETQT1、QT2、驱动用MOSFETQD1及QD2中，在栅电极G1内导入P(磷)或As(砷)等n型杂质。也就是说，在活性区域AP1上及AP2上的栅电极G1内导入B(硼)等p型杂质，在活性区域AN1上及AN2上的栅电极G1内导入P(磷)或As(砷)等n型杂质。
在此，省略了与图4所示的存储器单元MC1相邻的存储器单元MC1的图示，但是在x方向上相邻的存储器单元MC1彼此共用构成传送用MOSFETQT1或QT2的栅电极G1。此外，在y方向上相邻的存储器单元MC1彼此共用活性区域AN1、AN2，进而共用活性区域AP1或AP2。另外，在x方向也就是栅宽方向上，活性区域AN1、AN2的宽度大于活性区域AP1、AP2的宽度。
接触插塞CP1连接于活性区域AN1、AN2、AP1、AP2及栅电极G1。活性区域AP1、AP2在各自的y方向的端部经由接触插塞CP1与栅电极G1电连接。也就是说，将栅电极G1和活性区域AP1或AP2连接起来的接触插塞CP1是公共接触插塞。即，该公共接触插塞以跨过栅电极G1和活性区域AP1或AP2的方式配置。
以上，对在图2所示的芯片区域CP内的SRAM区域1R内形成的SRAM的结构进行了说明。接着，使用图5说明在划片槽SL的TEG区域形成的具有SRAM构造的TEG。图5是表示本实施方式的半导体器件的TEG即SRAM的平面布局。
图5所示的SRAM的元件构造与图4所示的构造相同。也就是说，图5中表示在TEG区域中构成SRAM的存储器单元MC2、也就是第二存储器单元。此外，接触插塞CP2连接于活性区域AN1、AN2、AP1、AP2及栅电极G1。但是，使用图4说明的SRAM是形成于SOI衬底上，而图5所示的SRAM形成于块体硅衬底上。
也就是说，形成于芯片区域CP(参照图2)内的SRAM形成在SOI衬底上，但形成于划片槽SL(参照图2)的TEG即SRAM形成在从SOI层及BOX膜露出的半导体衬底上。即，构成划片槽SL的SRAM的活性区域AN1、AN2、AP1及AP2(参照图5)由图6所示的TEG区域1B的半导体衬底SB内的上部的半导体区域构成，在TEG区域未形成BOX膜BX及SOI层S1(参照图6)。
以下，使用图6，利用剖视图对芯片区域1A与TEG区域1B的各自的SRAM的差异进行说明。在图6的左侧表示图4的A－A线的剖视图，在图6的右侧表示图5的B－B线的剖视图。也就是说，在图6的左侧表示半导体晶片的芯片区域1A、也就是第一区域，在图6的右侧表示半导体晶片的TEG区域1B、也就是第二区域。换言之，图6所示的半导体衬底SB，具有在其主面并列的芯片区域1A及TEG区域1B。A－A线及B－B线都是将与构成SRAM的MOSFET的有源区域连接的接触插塞横向剖切的线。
如图6所示，本实施方式的半导体器件具有SOI衬底，该SOI衬底包括作为支承衬底的半导体衬底SB、半导体衬底SB上的BOX膜BX及作为BOX膜BX上的半导体层的SOI层S1。半导体衬底SB为具有例如500μm～700μm左右的厚度、具有例如750Ωcm以上的高电阻的单晶硅衬底。BOX膜BX由例如氧化硅膜构成，其膜厚为50nm以下。在此，BOX膜的膜厚为10nm。SOI层S1是由具有例如1～10Ωcm左右的电阻的单晶硅构成的半导体层。SOI层S1的膜厚为例如20nm，与半导体衬底SB的膜厚相比非常小。
图4所示的负载用MOSFETQP2的栅电极G1的直下的SOI层、也就是硅层，是在各MOSFET的驱动时供电流流过的沟道区域，以夹着该沟道区域的方式在栅电极G1的横向的SOI层内形成一对源极漏极区域。一对源极漏极区域分别具有：扩展(extension)区域，其为n型的半导体层，且杂质浓度较低；扩散层，其为n型的半导体层，且杂质浓度比扩展区域高。关于MOSFET的截面构造，使用图9后述。
在图6的芯片区域1A的SOI层S1内形成有构成负载用MOSFETQP2(参照图4)的一对源极漏极区域中的一方的扩散层D1。同样，在图6的TEG区域1B的块体硅衬底即半导体衬底SB内的上部，形成由构成负载用MOSFETQP2(参照图5)的一对源极漏极区域中的一方的p型的扩散层D1。在扩散层D1注入p型的杂质(例如B(硼))。形成有扩散层D1的是图4及图5所示的活性区域AP1、AP2的各自的内部。
此外，在图4及图5所示的活性区域AN1、AN2的各自的内部形成有扩散层D2(参照图6)。图6所示的芯片区域1A的扩散层D2是在SOI层S1内注入n型杂质(例如P(磷)或As(砷))而形成的n型的半导体层。此外，TEG区域1B的扩散层D2是在半导体衬底SB内注入n型的杂质(例如P(磷)或As(砷))而形成的n型的半导体层。扩散层D2构成驱动用MOSFETQD2的源极漏极区域，该源极漏极区域具有n型的扩展区域(未图示)。
另外，图4及图5所示的负载用MOSFETQP1中，在栅电极G1的横向两侧的活性区域AP1内分别具有扩散层D1。同样，负载用MOSFETQP2在栅电极G1的横向两侧的活性区域AP2内分别具有扩散层D1。
此外，图4及图5所示的驱动用MOSFETQD1及传送用MOSFETQT1在栅电极G1的横向两侧的活性区域AN1内分别具有扩散层D2。同样，驱动用MOSFETQD2及传送用MOSFETQT2在栅电极G1的横向两侧的活性区域AN2内分别具有扩散层D2。
如图6所示，在芯片区域1A和TEG区域1B的各区域，扩散层D1和扩散层D2被元件分离区域STI分离。在芯片区域1A，元件分离区域STI从SOI层S1的上表面达到半导体衬底SB的中途深度。在TEG区域1B，元件分离区域STI从半导体衬底SB的上表面达到半导体衬底SB的中途深度。
另外，虽然未图示，可以在芯片区域1A的SOI层S1上及TEG区域1B的半导体衬底SB上通过外延生长法堆积而成的外延层。在外延层内也注入高浓度的n型杂质或p型杂质而形成扩散层D1或扩散层D2。此外，在各扩散层D1、D2的上表面及栅电极(未图示)的上表面形成有硅化物层SC。硅化物层SC例如包括CoSi(钴硅化物)。
以覆盖驱动用MOSFETQD2、传送用MOSFETQT2的方式，在SOI衬底上按顺序层叠绝缘膜ES及层间绝缘膜CL。此外，以贯通层间绝缘膜CL及绝缘膜ES的方式形成有多个接触孔。在芯片区域1A的多个接触孔内形成接触插塞CP1，在TEG区域1B的多个接触孔内形成接触插塞CP2。绝缘膜ES例如由氮化硅膜构成，在接触孔形成时作为蚀刻阻挡膜发挥作用。层间绝缘膜CL例如由氧化硅膜构成，其上表面在与接触插塞CP1、CP2的各自的上表面相同的高度被平坦化。
接触插塞CP1、CP2都是具有同样构造的柱状的导体，例如由覆盖接触孔内的侧壁及底面的势垒导体膜、和隔着该势垒导体膜而形成在接触孔内且将接触孔完全填埋的主导体膜构成。势垒导体膜例如包括Ti(钛)或TiN(氮化钛)，主导体膜例如由W(钨)构成。接触插塞CP1、CP2都经由硅化物层SC与各MOSFET的源极漏极区域电连接。
在此，虽然未图示，层间绝缘膜CL、接触插塞CP1及CP2上方的区域是形成例如由SiOC构成的层间绝缘膜、和贯穿该层间绝缘膜的布线槽内的布线的区域。该布线至少与接触插塞CP1连接。
如以上所述，本实施方式的半导体器件在图2所示的芯片区域CP内具有SRAM，而且在划片槽SL内具有具备SRAM的元件构造的TEG。接触插塞CP1(参照图4及图6)连接于芯片区域CP的SRAM，接触插塞CP2(参照图5及图6)连接于划片槽SL的SRAM。
如图6所示，芯片区域1A的SRAM形成在SOI衬底上，而TEG区域1B的SRAM形成在块体硅衬底上。因此，接触插塞CP1与SOI层S1连接，接触插塞CP2与半导体衬底SB连接。
本实施方式的TEG是为了通过VC检查来检查接触插塞的连接不良而设置的。为了检测在切割工序后也残留于半导体芯片的芯片区域1A的SRAM可能产生的不良，在TEG区域1B也与芯片区域1A同样地形成SRAM的元件构造，对该SRAM连接接触插塞CP2。但是，芯片区域1A的SRAM形成在SOI衬底上，而TEG区域1B的SRAM形成在块体硅衬底上。
在半导体衬底SB上形成了层间绝缘膜CL及接触插塞CP2的状态下进行VC检查时，正常形成而与半导体衬底SB连接的接触插塞CP2发光，未与半导体衬底SB正常连接的接触插塞CP2不发光。因此，可以从明部与暗部的对比度的强度来判别不良发生的有无。
正常形成而与半导体衬底SB连接的接触插塞CP2发光是由于，在VC检查中照射电子束时，体积较大的半导体衬底SB内的电子向带有正电荷的接触插塞CP2流出而放出，此时引起发光。与此相对，在接触插塞CP2未完全埋入贯穿层间绝缘膜CL的接触孔内而出现形成不良时等，接触插塞CP2与半导体衬底SB未充分连接。因而，VC检查时电子不流向该接触插塞CP2，不会引起发光，因此能够检测接触插塞CP2的连接不良。这样通过检测TEG区域1B的接触插塞CP2的连接不良，能够推测芯片区域1A的接触插塞CP1的接触不良的发生。
对于上述构成，考虑模仿在芯片区域1A中形成于SOI衬底上的SRAM，而将TEG区域1B的SRAM形成在SOI衬底上，但若将具有这种结构的SRAM用作TEG进行VC检查，则引起接下来说明的问题。
在此，作为比较例，在图29表示在SOI衬底上设置SRAM的元件构造作为TEG，在构成该SRAM的MOSFET的扩散层连接有接触插塞CPa的构造。图29是作为比较例示出的半导体器件的剖视图，示出与图6的TEG区域1B同样部位的截面。与本实施方式不同，在比较例的TEG区域1B，在包含半导体衬底SB、BOX膜BX及SOI层S1的SOI衬底的上表面连接接触插塞CPa。
在图29中，在图的左侧表示正常与SOI层S1连接的接触插塞CPa，在图的中央及右侧分别表示未正常形成而未与SOI层S1连接的接触插塞CPb、CPc。在接触插塞CPa、CPb及CPc的各自的正下方的SOI层S1内分别形成有扩散层D1、D2及D1。
作为在接触插塞产生导通不良的原因，认为例如有：由于接触孔的底部未达到SOI层S1的上表面，该接触孔内的接触插塞CPb未与SOI层S1连接。此外，认为在接触孔内，通过在接触插塞CPc与SOI层S1之间形成空隙VO，会使接触插塞CPc与SOI层S1相分离。如此，在接触插塞CPb、CPc中发生开路不良。
对上述比较例的TEG，在VC检查照射电子射线时，与上述的本实施方式同样，在未与SOI衬底上部的SOI层S1、也就是未与扩散层D1或D2正常连接的接触插塞CPb、CPc，没有电子从SOI衬底侧流过因此不会发光。此外，在VC检查中照射电子射线时，在与SOI衬底的上部的SOI层S1、也就是与扩散层D1正常连接的接触插塞CPa，SOI层S1内的电子流过。但是，SOI层S1是与半导体衬底SB相比膜厚非常小的层，由于元件分离区域STI而与其他的SOI层S1分离，因此体积非常小。此外，SOI层S1经由BOX膜BX与半导体衬底SB绝缘。
在薄SOI层S1内存在的电子的量远小于半导体衬底SB内的电子的量，因此在VC检查中照射电子射线时，从SOI层S1内流向接触插塞CPa的电子的量很少。因而，正常与SOI层S1连接的接触插塞CPa在VC检查中发光的强度非常小，因此难以确认发光。因此，对比较例的TEG进行VC检查时，无论发生不良的接触插塞CPb、CPc还是正常的接触插塞CPa都无法确认发光，明部与暗部的对比度低，因此存在无法准确检测不良发生的问题。
因此，在本实施方式中，在图6所示的TEG区域1B中，在与SOI层S1相比体积大的半导体衬底SB连接接触插塞CP2。由此，能使在VC检查中确认正常的接触插塞CP2的发光所需的量的电子，从半导体衬底SB内流向接触插塞CP2。因而，能够防止正常的接触插塞和存在不良的接触插塞二者在VC检查中都不发光、无法判别不良的有无的情况。因此，在本实施方式中，通过将TEG区域1B的SRAM形成在与芯片区域1A不同的块体硅衬底上，由此能够提高包括VC检查所用的TEG在内的半导体器件的可靠性。
接着，使用图7～图13说明本实施方式的半导体器件的制造方法。图7～图13是说明本实施方式的半导体器件的制造工序的剖视图。
首先，如图7所示，准备在上方按顺序层叠有BOX膜BX及SOI层S1的半导体衬底SB。半导体衬底SB是由Si(硅)构成的支承衬底，半导体衬底SB上的BOX膜BX是氧化硅膜。BOX膜BX上的SOI层S1是具有1～10Ωcm左右的电阻的由单晶硅构成的层，其膜厚例如为20nm以下。
由半导体衬底SB、BOX膜BX及SOI层S1构成的SOI衬底，具有在沿着半导体衬底SB的主面的方向上并列的芯片区域1A及TEG区域1B。芯片区域1A是在半导体晶片的主面上被划片槽SL(参照图2)包围的区域。此外，本实施方式的TEG区域1B是划片槽SL内的区域。
该SOI衬底可以通过SIMOX(Silicon Implanted Oxide，注氧隔离)法而形成。也就是说，在由Si(硅)构成的半导体衬底SB的主面以高能级离子注入O2(氧)，在其后的热处理使Si(硅)和氧结合，在比半导体衬底的表面稍深的位置形成埋入氧化膜(BOX膜)，由此能够形成SOI衬底。此外，SOI衬底可以通过对表面形成有氧化膜的半导体衬底SB和由另一张由Si(硅)构成的半导体衬底施加高热及压力将其粘接贴合后，对单侧的硅层研磨而使其薄膜化，由此形成SOI衬底。
接着，如图8所示，通过使用光刻技术及蚀刻法将TEG区域1B的SOI层S1及BOX膜BX除去，使半导体衬底SB的上表面露出。由此，块体硅衬底的上表面在TEG区域1B露出。另外，在此，在利用抗蚀剂图案(未图示)将芯片区域1A覆盖的状态下进行蚀刻工序，因此芯片区域1A的SOI层S1及BOX膜BX未被除去而残留。
接着，如图9所示，使用公知的方法形成多个元件分离区域STI。芯片区域1A的元件分离区域STI是将SOI衬底的上表面开口的槽，由BOX膜BX的上表面或在达到半导体衬底SB的中途深度的槽内埋入的绝缘膜构成。此外，TEG区域1B的元件分离区域STI将半导体衬底SB的上表面开口，由在达到半导体衬底SB的中途深度的槽内埋入的绝缘膜构成。由此，得到图9所示的构造。
接着，虽然未图示，在SOI层S1上隔着栅极绝缘膜形成栅电极。该工序详细情况将使用图19～图22后述。另外，在此说明在SOI层S1上未形成外延层的情况。
接着，如图10所示，将栅电极(未图示)作为掩膜，使用离子注入法将n型的杂质(例如P(磷)或As(砷))以较低的浓度注入芯片区域1A的SOI层S1及TEG区域1B的半导体衬底SB的各自的规定活性区域。由此，在栅电极的横向露出的芯片区域1A的SOI层S1的上表面及TEG区域1B的半导体衬底SB的上表面分别形成扩展区域EX。在栅电极的直下的SOI层S1及半导体衬底SB的上表面的各自的一部分未形成扩展区域EX。此外，在其他活性区域的SOI层S1及半导体衬底SB的上表面分别使用离子注入法而以较低的浓度注入p型的杂质(例如B(硼))，由此形成扩展区域EXp。
作为n型半导体层的扩展区域EX与作为p型半导体层的扩展区域EXp是使用光刻技术来分别注入杂质离子，由此形成在不同区域。
接着，虽然未图示，自匹配地形成覆盖栅电极侧壁的由绝缘膜构成的侧壁。关于形成侧壁的工序的详细情况将使用图20～图24后述。
接着，如图11所示，将栅电极(未图示)及侧壁(未图示)作为掩膜，从半导体衬底SB的上方以较高的浓度离子注入n型的杂质(例如P(磷)或As(砷))，由此在露出的SOI层S1内及半导体衬底SB内分别形成扩散层D2。扩散层D2的杂质浓度比扩展区域EX(参照图10)的杂质浓度高。
此外，将栅电极及侧壁作为掩膜，从半导体衬底SB的上方以较高的浓度离子注入p型的杂质(例如B(硼))，由此在露出的SOI层S1内及半导体衬底SB内分别形成扩散层D1。扩散层D1的杂质浓度比扩展区域EXp(参照图10)的杂质浓度高。扩散层D1及D2分别是使用光刻技术来分别注入杂质离子，由此形成在不同区域。
通过以上所述，形成了包括栅电极、和由扩展区域EX及扩散层D2构成的源极漏极区域在内的n沟道型MOSFET即传送用MOSFET及驱动用MOSFET。此外，通过以上，形成了包括栅电极、和由扩展区域EXp及扩散层D1构成的源极漏极区域在内的p沟道型负载用MOSFET。通过上述工序，在芯片区域1A的SOI衬底上形成由多个MOSFET构成的SRAM，在TEG区域1B的块体硅衬底上形成由多个MOSFET构成的SRAM作为TEG。
接着，如图12所示，使用公知的自对准多晶硅化物技术在栅电极及SOI层S1的各自的上表面形成了硅化物层SC之后，用绝缘膜ES及层间绝缘膜CL依次覆盖各MOSFET。硅化物层SC例如由CoSi(钴硅化物)构成。此外，通过CVD法等形成例如由氮化硅膜构成的绝缘膜ES及例如由氧化硅膜构成的层间绝缘膜CL。其后，通过例如CMP(Chemical MechanicalPolishing，化学机械研磨)法等对层间绝缘膜CL的上表面研磨使其平坦化。
接着，如图13所示，将绝缘膜ES用作蚀刻阻挡膜，使用光刻技术及干式蚀刻法将层间绝缘膜CL及绝缘膜ES开口，形成使硅化物层SC的上表面露出的多个接触孔。其后，使用例如溅射法依次形成例如含有Ti(钛)或TiN(氮化钛)的势垒导体膜和例如由W(钨)构成的主导体膜，由此将各接触孔完全填埋。接着，利用例如CMP法对势垒导体膜和主导体膜进行研磨而使层间绝缘膜CL的上表面露出，由此形成埋入多个接触孔内的由势垒导体膜及主导体膜构成的接触插塞CP1及CP2。
接触插塞CP1形成于芯片区域1A，与SOI层S1电连接。此外，接触插塞CP2形成于TEG区域1B，与半导体衬底SB的主面电连接。通过以上，芯片区域1A的SRAM(参照图4)和TEG区域1B的SRAM(参照图5)完成。
上述VC检查是在刚刚形成接触插塞CP1、CP2后的时刻进行。即，在VC检查中，对包含接触插塞CP2的TEG区域1B的SRAM照射电子射线，由此能够检测在形成于半导体晶片的有无接触插塞的导通不良。
上述检查工序之后，接触插塞CP1、CP2的各自之上层叠多个布线层。接着，对半导体衬底SB、也就是半导体晶片进行切割，切削划片槽SL(参照图2)。由此，形成多个包括芯片区域1A的半导体芯片。
在本实施方式的半导体器件的制造方法中，可获得与使用图1～图6及图29说明的效果同样的效果。即，通过使构成TEG的接触插塞与块体硅衬底的上表面连接而不与SOI衬底的上表面连接，从而能够防止正常形成的接触插塞与具有不良的接触插塞同样地在VC检查中不发光。由此，可提高半导体器件的可靠性。
接着，作为本实施方式的变形例，在TEG区域设置集中多个接触插塞的TEG而不设置SRAM的元件构造，关于这一点使用图14进行说明。图14是本实施方式的变形例的半导体器件的平面布局。
如图14所示，形成于划片槽SL(参照图2)形成的TEG具有使多个接触插塞CP3与从BOX膜露出的半导体衬底的上表面连接的构造。多个接触插塞CP3在俯视下呈矩阵状排列地配置。此外，虽然未图示，可以在半导体衬底的上表面与图6所示的半导体器件同样地形成扩散层。
这样，在芯片区域具有SOI区域的半导体晶片中，形成为TEG的构造不限于SRAM等的元件构造，也可以仅将接触插塞CP3连接于块体硅衬底的构造。即使在这样的TEG中，通过使接触插塞CP3与块体硅衬底连接而不与SOI衬底的SOI层连接，能够如上述那样提高半导体器件的可靠性。
该变形例的半导体器件的制造工序可以采用与使用图7～图13说明的工序同样的方法进行。另外，在相邻的接触插塞彼此之间，可以不形成元件分离区域。此外，扩展区域及扩散层各自也可以不形成。
(实施方式2)
以下，使用图15说明在具有SOI衬底的芯片区域内设置无助于作为产品的半导体芯片的工作的虚设区域、在该虚设区域内的块体硅衬底上设置用于VC检查的TEG的情况。图15是本实施方式的半导体器件的俯视图，表示与图2所示的俯视图对应的芯片区域周边的构造。
如图15所示，关于本实施方式的芯片区域CP的周边的结构，与使用图2说明的上述实施方式大致相同。但是，在此将用于VC检查的TEG形成于芯片区域CP内的虚设区域2R内。在芯片区域CP内，与上述实施方式1同样地，设置形成在SOI衬底上的包括SRAM的SRAM区域1R。SRAM区域1R与虚设区域2R相分离地配置。在SRAM区域1R内形成有与图4和图6的芯片区域1A所示的构造同样的SRAM。
与此相对，在虚设区域2R内，存在半导体衬底从SOI层及BOX膜露出的块体硅衬底。在虚设区域2R内的块体硅衬底上形成有与图5和图6的TEG区域1B所示的构造同样的SRAM。也就是说，形成在虚设区域2R内的SRAM为成为VC检查的对象的TEG，在通过切割工序形成的半导体芯片中，是不能作为存储元件使用的构造体。在虚设区域2R内的SRAM连接有图5及图6所示的接触插塞CP2。
如本实施方式所示，即使将TEG形成在芯片区域CP内，也能得到与上述实施方式1同样的效果。由于本实施方式的TEG形成于芯片区域CP内而非划片槽SL内，因此在切割工序不被除去，残留于单片化后的半导体芯片内。
本实施方式的半导体器件的制造工序可以通过与使用图7～图13说明的工序同样的方法进行。但是，如使用图15说明的那样，TEG形成在芯片区域CP内。也就是说，在具有SOI衬底构造的芯片区域CP内，形成块体硅衬底露出的TEG区域，在该TEG区域内形成SRAM构造的TEG。
另外，与使用图14说明的上述实施方式1的变形例相同，形成于虚设区域2R内的TEG不限于SRAM等的元件构造，可以由与半导体衬底连接的多个接触插塞构成。
(实施方式3)
以下，使用图16～图18说明在SOI衬底上设置未形成扩散层的SRAM的元件构造来作为VC检查用的TEG，由此提高半导体器件的可靠性的情况。图16是本实施方式的半导体器件的剖视图。此外，图17及图18是用于说明VC检查中的TEG的发光强度的曲线图及半导体器件的剖视图。
本实施方式的半导体器件，如使用图1～图5所说明，在半导体晶片的芯片区域内具有在SOI衬底上形成有SRAM的SRAM区域，而且在半导体晶片的划片区域设有具有SRAM的布局的VC检查用的TEG。但是，与上述实施方式1不同，构成TEG的SRAM与芯片区域同样地形成于SOI衬底上，而且在构成TEG的SRAM未形成扩散层。也就是说，构成TEG区域的SRAM的各MOSFET不具有源极漏极区域。
在此，图16表示本实施方式的构成芯片区域1A的SRAM的驱动用MOSFETQD1及传送用MOSFETQT1、和构成TEG区域1B的SRAM的驱动用MOSFETQD1及传送用MOSFETQT1。在图16的左侧表示芯片区域1A的截面且是图4的C－C线的截面，在图16的右侧表示TEG区域1B的截面且是与图5的D－D线对应的部位的截面。TEG区域1B是划片槽SL(参照图2)内的区域。
如图16所示，本实施方式的半导体器件中，在芯片区域1A及TEG区域1B分别具有由半导体衬底SB、BOX膜BX及SOI层S1构成的SOI衬底。半导体衬底SB例如具有500μm～700μm左右的厚度，SOI层S1具有20nm以下的膜厚。
在芯片区域1A及TEG区域1B的各区域中，栅电极G1隔着栅极绝缘膜GF形成于SOI层S1上。栅极绝缘膜GF例如由氧化硅膜构成，栅电极G1例如由多晶硅膜构成。栅电极G1的侧壁被具有氧化硅膜及氮化硅膜的层叠构造的侧壁SW覆盖。
在芯片区域1A，栅电极G1的正下方的SOI层S1、也就是硅层为在各MOSFET驱动时供电流流过的沟道区域，以夹着该沟道区域的方式在栅电极G1的横向的SOI层S1内形成有一对源极漏极区域。一对源极漏极区域分别具有扩展区域EX和扩散层D2，扩展区域EX是n型的半导体层，且杂质浓度较低，扩散层D2是n型的半导体层，且杂质浓度比扩展区域EX高。如此源极漏极区域具有包括高浓度及低浓度的杂质扩散区域的LDD(Lightly Doped Drain，轻掺杂漏极)构造。
在扩展区域EX及扩散层D2注入n型的杂质(例如P(磷)或As(砷))。扩展区域EX形成在比扩散层D2更接近上述沟道区域的区域。也就是说，扩展区域EX的形成位置比扩散层D2的形成位置更接近栅电极G1。
在从栅极绝缘膜GF、栅电极G1及侧壁SW露出的SOI层S1上，形成有通过外延生长法堆积而成的外延层EP。在外延层EP内也注入高浓度的n型杂质而形成扩散层D2。此外，在外延层EP的上表面及栅电极G1的上表面形成硅化物层SC。在此，说明形成外延层EP的构造，但也可以不形成外延层EP。
与此相对，TEG区域1B的各MOSFET具有栅极绝缘膜GF、栅电极G1及外延层EP，但不具有扩展区域及扩散层。也就是说，在TEG区域1B的SOI层S1及外延层EP未导入用于形成源极漏极区域的n型杂质(例如P(磷)或As(砷))。即，在TEG区域1B，在接触插塞CP2所连接的各MOSFET的活性区域内，均不形成扩展区域及扩散层。
另外，图16所示的TEG区域1B的构造不具有源极漏极区域，不形成MOSFET的结构，但在此为了方便，在TEG区域1B形成不含有源极漏极区域的驱动用MOSFET、传送用MOSFET及负载用MOSFET，作为形成有SRAM的构造进行说明。也就是说，TEG区域1B的各MOSFET是不能作用半导体元件使用的虚拟MOSFET。同样，由这些MOSFET构成的SRAM的存储器单元是不能用于信息存储等的虚拟存储器单元。即，图16所示的TEG区域1B的多个MOSFET均是虚设的MOSFET，含有这些MOSFET的SRAM的存储器单元是虚设的存储器单元。
以覆盖驱动用MOSFETQD1、传送用MOSFETQT1的方式，在SOI衬底上按顺序层叠绝缘膜ES及层间绝缘膜CL。此外，以贯穿层间绝缘膜CL及绝缘膜ES的方式形成多个接触孔，并在该多个接触孔内形成接触插塞CP1、CP2。
接触插塞CP1在芯片区域1A中连接于扩散层D2，接触插塞CP2在TEG区域1B中连接于外延层EP。另外，如图4及图5所示，在其他活性区域及栅电极G1也连接接触插塞CP1、CP2。
在此，虽然未图示，层间绝缘膜CL、接触插塞CP1及CP2的上方区域是形成例如由SiOC构成的层间绝缘膜、贯穿该层间绝缘膜的布线槽内的布线的区域。该布线至少与接触插塞CP1连接。
接着，使用图17及图18说明本实施方式的。在图17及图18表示在VC检查中观察的MOSFET的剖视图和MOSFET的栅极长方向的位置与横轴对应的曲线图。这些曲线图的纵轴表示在VC检查中检测到的光强度。也就是说，在图17及图18的各曲线图表示在VC检查中在MOSFET的接触插塞周边能检测到的光的强度。
图17及图18的各曲线图的横轴方向的中心部与这些曲线图下方所示的剖视图的横方向的中心部、也就是栅电极G1近旁的位置对应。此外，这些曲线图的横轴方向的中心部的横向两侧的区域，与各个曲线图下方的剖视图所示的接触插塞CP1、CP2的形成部位对应。另外，在图17及图18仅图示了一个MOSFET，但在栅极长方向上，在一个活性区域上并列形成多个与该MOSFET同样的MOSFET。
在图17的剖视图表示具有源极漏极区域的MOSFETQ1。MOSFETQ1是具有与图16的芯片区域1A所示的各MOSFET同样的构造的n沟道型的MOSFET。也就是说，MOSFETQ1形成在SOI衬底上，具有扩散层D2及扩展区域EX。在扩散层D2的上表面经由硅化物层SC而正常连接接触插塞CP1，在VC检查中对这样的元件照射电子射线，其结果示于图17的曲线图。
如该曲线图所示，在VC检查中对具有扩散层D2的MOSFETQ1照射电子射线时，从接触插塞CP1的近旁检测到的光的强度小。因此，通过进行VC检查，难以判别接触插塞CP1是否正常连接于SOI层S1。
这样在图17所示的元件中确认到的发光强度小的理由在于，如上所述SOI层S1的体积小，在SOI层S1内的电子少，而且形成了包含扩散层D2的源极漏极区域。
在形成了扩散层D2的情况下，在作为n型半导体层的扩散层D2与作为p型半导体层的SOI层S1之间形成PN结。在膜厚薄的SOI层S1内形成扩散层D2时，难以将未达到SOI层S1底面的扩散层D2形成在SOI层S1的上表面。因此认为，扩散层D2达到SOI层S1的底面，在栅极长方向上并列的多个MOSFET(参照图16)的沟道区域彼此之间隔着扩散层D2而被分离。
当对图17所示的MOSFETQ1照射电子射线时，接触插塞CP1的正下方的扩散层D2内的电子流向接触插塞CP1而促进发光。但是，在SOI层S1内夹着该扩散层D2的沟道区域内及这些沟道区域外侧的SOI层S1内的电子，由于PN结而不流向该扩散层D2及接触插塞CP1内。因此，即使在SOI层S1内存在电子，这些电子被该扩散层D2与其两相邻的沟道区域的交界的PN结而妨碍移动，无助于接触插塞CP1的发光。
也就是说，若形成扩散层D2，则即使对正常形成的接触插塞CP1照射电子射线，仅有SOI层S1内及外延层EP内的电子的一部分流向接触插塞CP1，因此发光强度变小。因此，若将在SOI衬底内含有扩散层D2的MOSFETQ1用作TEG，则正常形成的接触插塞CP1与具有不良的接触插塞CP1的对比度变低，难以判断不良的有无，产生半导体器件的可靠性降低的问题。
与此相对，在图18示出未形成扩散层的MOSFETQ2的剖视图。MOSFETQ2的构造中不形成包括扩散层及扩展区域的半导体层、也就是不形成源极漏极区域，除此之外与图17所示的MOSFETQ1的构造相同。也就是说，MOSFETQ2是具有与图16的TEG区域1B所示的各MOSFET相同构造的n沟道型的MOSFET。在MOSFETQ2的横向的SOI层S1，经由外延层EP及硅化物层SC而正常连接接触插塞CP2。
如图18的曲线图所示，在VC检查中对形成扩散层的MOSFETQ2照射电子射线时，从接触插塞CP2的近旁检测到的光的强度比图17所示的光的强度大。因此，通过进行VC检查，能够容易判别接触插塞CP2是否正常连接于SOI层S1。
在本实施方式中，如图16的TEG区域1B所示，与图18同样不形成扩散层及扩展区域，形成不具有源极漏极区域的驱动用MOSFETQD1及传送用MOSFETQT1。如此，将构成TEG的SRAM内的MOSFET做成不含有源极漏极区域的结构，与使用图17说明的构造相比，在VC检查中能够使更多的电子从SOI层S1内流向接触插塞CP2。
由此，在VC检查中能够提高接触插塞CP2的发光强度，因此能够容易判断接触插塞CP2的不良的有无。因此，通过实现具有VC检查用的TEG、即图16的TEG区域1B所示的TEG的半导体器件，能够提高所示半导体器件的可靠性。
在此以n沟道型的MOSFET为例进行了说明，但对于p沟道型的MOSFET也可使用VC检查，此外，通过不形成扩散层，能够提高VC检查时的接触插塞的发光强度。在具有SRAM的元件构造的TEG中检查p沟道型的MOSFET时，将图5所示的活性区域AP1上的负载用MOSFETQP1或AP2上的负载用MOSFETQP2所连接的接触插塞CP2作为VC检查的对象进行检查。
如上所述，在VC检查中SOI衬底上的接触孔的发光强度变小的理由在于，SOI层的膜厚小、体积小。认为若增大SOI层的膜厚则可解决上述问题，但若增大SOI层的膜厚，则引起SOI衬底上的元件工作的低速化或元件的集成密度降低等，并非现实的对策。但是，关于SOI层的体积，可以根据活性区域的图案而使体积变大。
在此，如图5所示，与活性区域AP1或AP2相比，活性区域AN1或AN2的y方向上的长度和x方向上的宽度大。因此，活性区域AN1、AN2各自上方的驱动用MOSFETQD1、QD2、传送用MOSFETQT1及QT2的SOI层的体积比负载用MOSFETQP1、QP2的SOI层的体积大，因此在VC检查时正常的接触插塞CP2的发光强度变大。
也就是说，与活性区域AN1或AN2连接的接触插塞CP2，在VC检查中的暗部与发光部的对比度高，因此能够更准确地判断不良的有无。因此，在对具有SRAM布局的TEG进行VC检查时，优选是以与构成SRAM的n沟道型MOSFET连接的接触插塞作为对象进行检查。
接着，使用图19～图27说明本实施方式的半导体器件的制造方法。图19～图27是说明本实施方式的半导体器件的制造工序的剖视图。在图19～图27中，与图16同样，在图的左侧表示芯片区域1A，在图的右侧表示TEG区域1B。另外，在此，省略了作为p沟道型MOSFET的负载用MOSFET的制造工序的说明。芯片区域1A是图2所示的SRAM区域1R内的区域，TEG区域1B是图2所示的划片槽SL内的区域。
首先，进行与使用图7及图9说明的工序同样的工序。也就是说，准备了SOI衬底之后，在SOI衬底的上表面形成元件分离区域。另外，不进行如上述实施方式1那样使块体硅衬底露出的工序。
接着，如图19所示，使用热氧化法或CVD法等在SOI层S1上形成氧化硅膜。其后，使用CVD法等在所述氧化硅膜上依次形成多晶硅膜及氮化硅(Si3N4)膜，然后使用光刻技术及干式蚀刻法对氮化硅膜进行图案化，由此形成由氮化硅膜构成的绝缘膜HM。接着，将绝缘膜HM用作硬质掩膜，利用干式蚀刻法将所述多晶硅膜及所述氧化硅膜形成图案。由此，在SOI层S1上形成由所述氧化硅膜构成的栅极绝缘膜GF，并在栅极绝缘膜GF上形成由所述多晶硅膜构成的栅电极G1。
另外，构成栅电极G1的多晶硅膜通过离子注入等注入P(磷)或As(砷)等的n型杂质而做成低电阻的n型半导体膜(掺杂多晶硅膜)。此外，所述多晶硅膜可以是将成膜时无定型硅膜通过成膜后(离子注入后)的热处理而改变为多晶硅膜。
接着，如图20所示，在SOI层S1的上表面以覆盖绝缘膜HM及栅电极G1的方式使用例如CVD法依次堆积氧化硅膜O1及氮化硅(Si3N4)膜N1而形成层叠膜。其后，通过RIE(Reactive Ion Etching，反应离子蚀刻)法等进行各向异性蚀刻，由此将由氧化硅膜O1及氮化硅膜N1构成的该层叠膜除去一部分，使SOI层S1的上表面及绝缘膜HM的上表面露出。由此，在栅电极G1的侧壁，自匹配地形成由氧化硅膜O1及氮化硅膜N1构成的侧壁状的层叠膜。
在此，氧化硅膜O1是侧壁形成用的绝缘膜，氮化硅膜N1是构成虚设侧壁的绝缘膜，所述虚设侧壁是为了在后工序在从栅电极离开位置形成外延层、也就是选择生长层而使用的。也就是说，由氧化硅膜O1及氮化硅膜N1构成的层叠膜构成虚设侧壁，在完成的半导体器件中残留氧化硅膜O1但不残留氮化硅膜N1。
接着，如图21所示，在从栅电极G1、氧化硅膜O1及氮化硅膜N1露出的SOI层S1的上表面，使用外延生长法形成主要由Si(硅)构成的外延层EP。由此，在相对于包括栅电极G1、氧化硅膜O1及氮化硅膜N1的构造体的在y方向的横向区域中，形成上表面的高度比SOI层S1高的硅层即外延层EP。在从栅电极G1的侧壁分离开的位置，以20～50nm的膜厚形成外延层EP。
另外，在栅电极G1的横向形成外延层EP，是由于SOI层S1的膜厚极薄。也就是说，形成外延层EP的理由之一是，在形成硅化物层时，需要弥补构成源极漏极区域的SOI层S1厚度。
接着，如图22所示，使用湿式蚀刻法，将栅电极G1的上部的绝缘膜HM及虚设侧壁形成用的绝缘膜即氮化硅膜N1除去。
接着，如图23所示，使用光刻技术，形成将TEG区域1B的SOI衬底的主面覆盖的抗蚀剂图案RP1。其后，将抗蚀剂图案RP1及栅电极G1作为掩膜，使用离子注入法以较低的浓度向SOI层S1注入n型杂质(例如P(磷)或As(砷))，由此在芯片区域1A的栅电极G1及栅极绝缘膜GF的横向露出的SOI层S1及外延层EP的上表面形成扩展区域EX。
在栅电极G1的正下方的SOI层S1的上表面的一部分未形成扩展区域EX。此外，在TEG区域1B的SOI层S1内未形成扩展区域EX。
接着，如图24所示，除去了抗蚀剂图案RP1之后，使用例如CVD法，以将栅电极G1、氧化硅膜O1、SOI层S1及外延层EP的各自露出的表面覆盖的方式，形成氮化硅膜N2。其后，通过RIE法等进行各向异性蚀刻，由此将氮化硅膜N2的一部分除去，使栅电极G1及外延层EP的各自上表面露出。由此，在栅电极G1的侧壁隔着氧化硅膜O1地自匹配地形成氮化硅膜N2，形成由氧化硅膜O1及氮化硅膜N2构成的侧壁SW。
接着，如图25所示，使用光刻技术，形成将TEG区域1B的SOI衬底的主面覆盖的抗蚀剂图案RP2。其后，将抗蚀剂图案RP2、栅电极G1及侧壁SW作为掩膜，从半导体衬底SB的上方以较高的浓度离子注入n型杂质(例如P(磷)或As(砷))。由此，在芯片区域1A的从栅电极G1、氧化硅膜O1及氮化硅膜N2露出的外延层EP内及SOI层S1内形成扩散层D2。扩展区域EX及扩散层D2是构成源极漏极区域的半导体区域。
所述源极漏极区域具有以高浓度导入杂质后的扩散层D2与成为栅电极G1正下方的沟道区域的SOI层S1之间设有含有低浓度杂质的扩展区域EX的LDD构造。也就是说，扩散层D2的杂质浓度高于扩展区域EX的杂质浓度。
通过以上，在芯片区域1A，形成包括栅电极G1和由扩展区域EX及扩散层D2构成的源极漏极区域的n沟道型MOSFET即传送用MOSFETQT1及驱动用MOSFETQD1。此外，通过以上，在TEG区域1B，形成包括栅电极G1的MOSFET即传送用MOSFETQT1及驱动用MOSFETQD1。TEG区域1B的各MOSFET不具有源极漏极区域。也就是说，TEG区域1B的各MOSFET不具有扩展区域及扩散层。
另外，在未图示的其他区域，也形成具有与上述n沟道型MOSFET不同导电型的p沟道型的负载用MOSFETQP1、QP2(参照图4及图5)。在此，形成于TEG区域1B的负载用MOSFETQP1、QP2也不具有源极漏极区域。通过上述的工序，在芯片区域1A的SOI衬底上形成由具有源极漏极区域的多个MOSFET构成的SRAM，在TEG区域1B的SOI衬底上形成由不含有源极漏极区域的多个MOSFET构成的SRAM作为TEG。
接着，如图26所示，将抗蚀剂图案RP2除去之后，进行使用图12说明的工序，由此形成由绝缘膜ES及层间绝缘膜CL构成的层叠膜。
接着，如图27所示，进行使用图13说明的工序，由此形成多个接触孔和埋入于这些孔的内侧的接触插塞CP1、CP2。接触插塞CP1在芯片区域1A与包括扩散层D2的外延层EP连接，接触插塞CP2在TEG区域1B与不包括扩散层的外延层EP连接。
接着，对具有形成于TEG区域1B的SRAM布局的TEG进行VC检查。其后，进行布线层的层叠及切割工序而形成半导体芯片，这一点与所述实施方式1同样。
在本实施方式的半导体器件的制造方法中，如上所述，在芯片区域的SOI衬底上形成SRAM。而且，作为划片槽SL(参照图2)内的TEG，形成由在SOI衬底上不具有源极漏极区域的MOSFET构成的SRAM，连接与该SRAM连接的接触插塞。对上述TEG进行用于检查接触插塞的导通不良的有无的VC检查，由此可得到与使用图16～图18说明的半导体器件同样的效果。
即，通过将形成于SOI衬底上的构成TEG的MOSFET做成不含有扩散层及扩展区域的构造，由此在VC检查时，能够防止SOI层内的电子因PN结而不向接触插塞供给。因而，能够增大VC检查中的接触插塞的发光强度，因此能够容易判断接触插塞的不良的有无。因而，提高了VC检查的精度，因此能够提高半导体器件的可靠性。
(实施方式4)
以下，使用图28说明在具有SOI衬底的芯片区域内设置无助于作为产品的半导体芯片的工作的虚设区域、在该虚设区域内的SOI衬底上设置用于VC检查的TEG、即具有不含源极漏极区域的MOSFET的TEG的情况。图28是本实施方式的半导体器件的俯视图，表示与图2所示的俯视图对应的芯片区域周边的构造。
如图28所示，本实施方式的芯片区域CP的周边的结构与使用图2说明的上述实施方式大致相同。但是在此将用于VC检查的TEG形成于芯片区域CP内的虚设区域3R内。在芯片区域CP内，与上述实施方式3同样，设置包括形成在SOI衬底上的SRAM的SRAM区域1R。SRAM区域1R与虚设区域3R相分离地配置。在SRAM区域1R内形成与图4和图16的芯片区域1A所示的构造同样的SRAM。
与此相对，在虚设区域3R内形成具有在SOI衬底上不含源极漏极区域的MOSFET的SRAM。也就是说，在虚设区域3R内形成与图5和图16的TEG区域1B所示的构造同样的SRAM形成。即，形成于虚设区域3R内的SRAM为成为VC检查的对象的TEG，是在通过切割工序形成的半导体芯片中不能作为存储元件使用的构造体。图5及图16所示的接触插塞CP2连接于虚设区域3R内的SRAM。
如本实施方式这样，即使在芯片区域CP内形成TEG，也能获得与上述实施方式3同样的效果。由于本实施方式的TEG形成于芯片区域CP内而非形成于划片槽SL内，因此在切割工序不被除去，残留于单片化的半导体芯片内。
本实施方式的半导体器件的制造工序可通过与使用图19～图27说明的工序同样的方法进行。但是，如使用图15说明的那样，TEG形成于芯片区域CP内。
以上，基于实施方式具体说明了由本发明人完成的发明，但本发明不限于所述实施方式，不言而喻，在不脱离其要旨的范围内可进行各种变更。
例如，在上述实施方式1及其变形例、以及上述实施方式2的构成中，说明了在构成TEG的接触插塞所连接的块体硅衬底的上表面形成扩散层。但是，如上述实施方式3所述，为了防止由于PN结妨碍电子的移动，在上述述实施方式1及其变形例、以及上述实施方式2的构成中，可以通过在接触插塞所连接的块体硅衬底的上表面不形成扩散层，来提高VC检查的接触插塞的发光强度。
除此之外，以下记载了实施方式所记载的一部分内容。
[附记1]半导体器件的制造方法，包括：
(a)准备SOI衬底工序，所述SOI衬底具有在主面并列的第一区域及第二区域，依次层叠有半导体衬底、埋入氧化膜及半导体层，
(b)在所述第一区域的所述半导体层上形成SRAM构造的第一存储器单元，在所述第二区域的所述半导体层上形成具有在第二活性区域内不含有扩散层的多个MOSFET的SRAM构造的第二存储器单元的工序，
(c)将第一接触插塞与所述第一存储器单元的第一活性区域连接，并将构成VC检查用的TEG的第二接触插塞与所述第二存储器单元的所述第二活性区域连接的工序，
构成所述第二存储器单元的MOSFET是在所述第二活性区域内不具有扩散层的虚设的MOSFET。
[附记2]在附记1所述的半导体器件的制造方法中，
所述第二接触插塞与构成所述第二存储器单元的n沟道型MOSFET的所述第二活性区域连接。

Claims (7)

1.一种半导体器件，包括：
具有在主面并列的第一区域及第二区域的半导体衬底；
依次形成于所述第一区域及所述第二区域的所述半导体衬底上的埋入氧化膜及半导体层；
形成于所述第一区域的所述半导体层上的SRAM构造的第一存储器单元；
形成于所述第二区域的所述半导体层上的SRAM构造的第二存储器单元；
与所述第一存储器单元的第一活性区域的上表面连接的第一接触插塞；以及
第二接触插塞，其构成VC检查用的TEG，并与所述第二存储器单元的第二活性区域的上表面连接，
构成所述第二存储器单元的MOSFET是在所述第二活性区域内不具有扩散层的虚设MOSFET。
2.根据权利要求1所述的半导体器件，其中，
所述第二接触插塞与构成所述第二存储器单元的n沟道型MOSFET的所述第二活性区域连接。
3.根据权利要求1所述的半导体器件，其中，
所述第一区域存在于芯片区域内，
所述第二区域存在于将所述芯片区域包围的划片槽内。
4.根据权利要求1所述的半导体器件，其中，
所述第一区域及所述第二区域存在于由划片槽包围的芯片区域内。
5.一种半导体器件的制造方法，包括：
(a)准备SOI衬底工序，所述SOI衬底具有在主面并列的第一区域及第二区域，依次层叠有半导体衬底、埋入氧化膜及半导体层，
(b)将所述第二区域的所述埋入氧化膜及所述半导体层除去，使所述半导体衬底露出的工序，
(c)在所述第一区域的所述半导体层上形成SRAM构造的第一存储器单元的工序，
(d)将第一接触插塞与所述第一存储器单元的第一活性区域连接，将构成VC检查用的TEG的第二接触插塞与所述第二区域的所述半导体衬底的上表面连接的工序，
在所述工序(c)中，在所述第一区域的所述半导体层上形成SRAM构造的所述第一存储器单元，在所述第二区域的所述半导体衬底上形成SRAM构造的第二存储器单元，
在所述工序(d)中，将第一接触插塞与所述第一存储器单元的第一活性区域连接，将第二接触插塞与所述第二区域的所述第二存储器单元的第二活性区域连接，
构成所述第二存储器单元的MOSFET是在所述第二活性区域内不具有扩散层的虚设MOSFET。
6.根据权利要求5所述的半导体器件的制造方法，其中，
所述第一区域存在于芯片区域内，
所述第二区域存在于将所述芯片区域包围的划片槽内。
7.根据权利要求5所述的半导体器件的制造方法，其中，
所述第一区域及所述第二区域存在于由划片槽包围的芯片区域内。
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