TW201843472A - 半導體裝置及其製造方法 - Google Patents

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TW201843472A
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semiconductor
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山本芳樹
吉田哲也
澤井宏悅
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日商瑞薩電子股份有限公司
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Abstract

本發明係一種半導體裝置及其製造方法，其課題為在對於TEG而言，在進行VC檢查之時，經由提高接觸塞之發光強度，使接觸塞之導通不良的檢測變得容易，以提升半導體裝置之信賴性。
其解決手段係於晶片範圍1A之SOI基板上，形成SRAM之元件構造。另外，在TEG範圍1B中，在於自SOI層S1及BOX膜BX露出之半導體基板SB上，將連接接觸塞CP2於半導體基板SB之SRAM的元件構造，作為VC檢查用之TEG加以形成者。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，特別是有關適用於使用於接觸塞的檢查的半導體裝置而為有效之技術者。
在半導體裝置中，為了獲得高信賴性，消除配線，貫孔，接觸塞等之形成不良是為重要課題。對於處理所引起之形成不良機率高之情況，係有著接觸塞關連之不良。例如，有接觸塞的底部之埋入不良或變質等之高阻抗所引起的不良等。
在檢查接觸塞之形成不良之時，係有例如為檢查用所形成之裝置中，對於包含連接接觸塞於半導體基板之構成的TEG(Test Elemental Group)，照射電子束，檢查接觸塞與半導體基板之導通的方法。此方法係稱作VC(Voltage contrast)檢查。
對於專利文獻1(日本特開平09-63994號公報)，係記載有為了抑制充電，而於包含SOI(Silicon On Insulator)基板之晶圓的劃片槽內，設置除去埋入氧化膜 而使支持基板露出之主體範圍者。在此係未加以記載有設置元件構造於主體範圍者。
對於專利文獻2(日本特開2003-172766號公報)，係記載有為了取得SRAM(Static Random Access Memory)之電性特性，而於晶圓之劃片槽內，形成與SRAM同一構成之TEG者。對於專利文獻2未加以記載有使用SOI基板者。另外，對於專利文獻1及專利文獻2，係未記載有設置為了使用於VC檢查之TEG。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開平09-63994號公報
[專利文獻2]日本特開2003-172766號公報
在VC檢查中，照射電子束(電子束)之時，於正常所形成之接觸塞，流動有半導體基板內之電子之故，可確認到發光。對此，對於與半導體基板之連接並不充分之接觸塞，由於未流動有電子而不發光之故，經由確認形成不發光之接觸塞處所的不發光，可檢測到接觸塞的異常者。
在此，對於使用包含支持基板，埋入氧化膜及矽層之層積構造所成之SOI基板的晶圓情況，考慮於SOI基板上形成元件，而形成具有連接接觸塞於此元件之構造的TEG者。如此，對於加以連接於SOI基板之上面的接觸塞而言 進行VC檢查之情況，接觸塞係經由埋入氧化膜而與支持基板加以絕緣之故，即使照射電子束於正常之接觸塞，流動於接觸塞之電子係少，而接觸塞係未發光。因此，即使對於形成於SOI基板上之元件進行VC檢查，亦無法判別正常之接觸塞與具有異常之接觸塞，而有半導體裝置之信賴性下降之問題。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
在本申請所揭示之實施形態之中，如簡單地說明代表性之構成的概要時，如以下者。
一實施形態之半導體裝置係於晶片範圍之SOI基板上具有SRAM，另外，於TEG範圍之主體矽基板上，作為VC檢查用之TEG，具有連接有接觸塞於半導體基板之SRAM者。
另外，一實施形態之半導體裝置之製造方法係於晶片範圍之SOI基板上形成SRAM，更且，於TEG範圍之主體矽基板上，作為VC檢查用之TEG而形成連接有接觸塞於半導體基板之SRAM者。
如根據在本申請所揭示之一實施形態，可使半導體裝置之信賴性提升。
1A‧‧‧晶片範圍
1B‧‧‧TEG範圍
1R‧‧‧SRAM範圍
2R、3R‧‧‧虛擬範圍
A、B‧‧‧蓄積節點
AN1、AN2、AP1、AP2‧‧‧活性範圍
BX‧‧‧BOX膜
CP‧‧‧晶片範圍
CP1、CP2、CP3、CPa、CPb、CPc‧‧‧接觸塞
D1、D2‧‧‧擴散層
DL1、DL2‧‧‧資料線
EP‧‧‧磊晶層
EX、EXp‧‧‧延伸範圍
G1‧‧‧閘極電極
GF‧‧‧閘極絕緣膜
HM‧‧‧絕緣膜
INV1、INV2‧‧‧CMOS反相器
MC、MC1、MC2‧‧‧記憶體單元
N1、N2‧‧‧氮化矽膜
O1‧‧‧氧化矽膜
QD1、QD2‧‧‧驅動用MOSFET
QP1、QP2‧‧‧負荷用MOSFET
QT1、QT2‧‧‧傳送用MOSFET
RP1、RP2‧‧‧光阻膜圖案
S1‧‧‧SOI層(矽層、半導體層)
SB‧‧‧半導體基板
SC‧‧‧矽化物層
SL‧‧‧劃片線
SW‧‧‧側壁
VO‧‧‧空隙
WF‧‧‧半導體晶圓
WL1‧‧‧字元線
圖1係包含使用於本發明之實施形態1之半導體裝置之檢查方法的TEG之半導體晶圓之平面圖。
圖2係擴大顯示圖1之一部分之平面圖。
圖3係本發明之實施形態1之SRAM之等效電路圖。
圖4係擴大顯示圖2之一部分之平面佈局圖。
圖5係擴大顯示圖2之一部分之平面佈局圖。
圖6係本發明之實施形態1的半導體裝置之剖面圖。
圖7係本發明之實施形態1的半導體裝置之製造方法之剖面圖。
圖8係顯示持續於圖7之半導體裝置之製造方法之剖面圖。
圖9係顯示持續於圖8之半導體裝置之製造方法之剖面圖。
圖10係顯示持續於圖9之半導體裝置之製造方法之剖面圖。
圖11係顯示持續於圖10之半導體裝置之製造方法之剖面圖。
圖12係顯示持續於圖11之半導體裝置之製造方法之剖面圖。
圖13係顯示持續於圖12之半導體裝置之製造方法之剖面圖。
圖14係本發明之實施形態1之變形例的半導體裝置 之平面圖。
圖15係本發明之實施形態2的半導體裝置之平面圖。
圖16係本發明之實施形態3的半導體裝置之剖面圖。
圖17係說明在VC檢查之TEG的發光強度之曲線及半導體裝置之剖面圖。
圖18係說明在VC檢查之TEG的發光強度之曲線及半導體裝置之剖面圖。
圖19係本發明之實施形態3的半導體裝置之製造方法之剖面圖。
圖20係顯示持續於圖19之半導體裝置之製造方法之剖面圖。
圖21係顯示持續於圖20之半導體裝置之製造方法之剖面圖。
圖22係顯示持續於圖21之半導體裝置之製造方法之剖面圖。
圖23係顯示持續於圖22之半導體裝置之製造方法之剖面圖。
圖24係顯示持續於圖23之半導體裝置之製造方法之剖面圖。
圖25係顯示持續於圖24之半導體裝置之製造方法之剖面圖。
圖26係顯示持續於圖25之半導體裝置之製造方法之 剖面圖。
圖27係顯示持續於圖26之半導體裝置之製造方法之剖面圖。
圖28係本發明之實施形態4的半導體裝置之平面圖。
圖29係比較例之半導體裝置的剖面圖。
以下，依據圖面而詳細說明實施形態。然而，在為了說明實施形態之全圖中，對於具有同一之機能的構件係附上同一的符號，其反覆之說明係省略之。另外，在以下之實施形態中，除特別必要以外係作為原則而不重複同一或同樣部分之說明。
另外，在本申請之SOI基板係指具有半導體基板所成之支持基板，和支持基板上之埋入氧化膜的BOX(Buried Oxide)膜，和BOX膜上之半導體層之矽膜(SOI層)所成之層積構造的基板。另外，將在半導體晶圓內中，具有如此之層積構造之範圍，稱作SOI範圍。
另外，在本申請之主體範圍係指在半導體晶圓內為支持基板之半導體基板則從上述BOX膜及矽膜露出之範圍。包含SOI基板之半導體晶圓係有包含SOI範圍與主體範圍之情況。在此，有著將在主體範圍從BOX膜露出之支持基板，稱作主體矽基板之情況。
另外，在本申請中，構成半導體晶圓之範圍之中，將 經由切割工程而加以個片化成為半導體晶片之範圍，稱作晶片範圍，而在半導體晶圓中排列於矩陣狀之晶片範圍彼此之間的範圍，稱作劃片線或劃片範圍。然而，於晶片範圍內，在切割工程中未加以切削，而加以形成殘留於半導體晶片之劃片範圍亦可。
(實施形態1)
本實施形態之半導體裝置係有關在VC檢查使用於接觸塞的檢查之TEG者。VC檢查係例如，由照射電子束於連接於半導體基板之接觸塞者，檢查接觸塞之形成不良，也就是基板洩漏不良之有無者。基板洩漏不良係指在形成接觸塞之情況，因在接觸塞之形成工程的金屬膜之埋入不良等引起，未加以充分確保接觸塞與半導體基板之連接之不良。
對於半導體基板而言正常地加連接之接觸塞，在VC檢查中照射電子束時，對於接觸塞係帶電有正的電荷之故，而半導體基板內之電子則流動於接觸塞而加以釋放。此時，接觸塞係發射光線之故，而由檢測此光者，而可確認接觸塞則對於基板而言正確地加以連接者。
對於此，對於半導體基板而言未正常地加以連接之接觸塞，即使照射電子束，半導體基板內的電子係未流動於接觸塞之故，接觸塞係未發光。因而，在VC檢查中，由檢測未發光之接觸塞者，可檢測接觸塞之連接不良，也就是形成不良者。接觸塞之導通．非導通的判別係例如，由 確認攝影檢查時之接觸塞的畫像者，辨識進行發光之正常的接觸塞之發光(亮部)，和未發光之非導通的接觸塞(暗部)之對比。
發現接觸塞之不良的情況，由中止使用發現有不良之半導體晶圓之製造者，可防止製造具有不良之製品者，另外，由將檢查結果回饋於之後的製造工程者，可防止不良的發生者。經由此，可使半導體裝置之信賴性提升者。
本實施形態係具有於半導體晶圓之晶片範圍的SOI基板上，形成SRAM，且於半導體晶圓之劃片範圍之主體矽基板上，形成加以連接有接觸塞之SRAM構造之TEG的特徵，經由此，使半導體裝置之信賴性提升者。於以下，使用圖1~圖6，說明本實施形態之半導體裝置之構造。圖1係包含本實施形態之半導體裝置之半導體晶圓的平面圖。圖2係擴大顯示圖1之一部分之平面圖。另外，圖4及圖5係擴大顯示圖2之一部分之平面佈局圖。圖3係本實施形態之SRAM之等效電路圖。圖6係包含在圖4之A-A線之剖面，和在圖5之B-B線之剖面的剖面圖。
於圖1顯示包含本實施形態之半導體裝置之半導體晶圓WF的平面圖。如圖1所示，對於在平面視而具有圓形形狀之半導體晶圓WF主面，係加以形成有延伸存在於各沿著半導體晶圓WF主面之y方向，和沿著半導體晶圓WF之主面而正交於y方向之x方向的複數之劃片線SL。延伸存在於y方向之劃片線SL係複數排列於x方向而加以配置，而延伸存在於x方向之劃片線SL係複數排列於 y方向而加以配置。也就是，複數之劃片線SL係加以配置成格子狀。
對於半導體晶圓WF主面係存在有經由劃片線SL而加以區切，加以配置成矩陣狀之複數之晶片範圍CP。排列於y方向及x方向之各複數之晶片範圍CP係在平面視中具有矩形形狀。也就是，晶片範圍CP係在半導體晶圓WF主面由劃片線SL圍繞的範圍。在此，半導體晶圓WF係具有包含支持基板，和支持基板上之BOX膜，BOX膜上之矽層的SOI範圍。
接著，於圖2顯示擴大晶片範圍CP之周邊的範圍之平面圖。如圖2所示，複數之晶片範圍CP係排列成陣列狀而加以配置，在y方向及x方向中鄰接之晶片範圍CP彼此之間係經由劃片線SL而加以區切。劃片線SL，也就是劃片範圍係在半導體晶片之形成工程中的切割工程中，經由切割刀刃而切削之範圍。晶片範圍CP係經由切割工程而加以個片化成為半導體晶片之範圍，殘留於製品之範圍。
對於晶片範圍CP內之一部分，係有著形成有作為記憶元件所加以使用之SRAM之範圍的SRAM範圍1R。SRAM係為了暫時記憶資訊之揮發性記憶體，經由組合複數之電晶體之正反器電路而加以構成。SRAM係有著包含6個MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之情況，在本實施形態中，係對於包含4個或6個MOSFET之SRAM加以說明。但即使為於SRAM 範圍1R，形成包含4個MOSFET之SRAM的情況，亦可適用本實施形態之TEG者。後述之本實施形態之TEG係加以形成於劃片線SL。
在以下中，對於SRAM加以說明。首先，將構成SRAM之1個記憶體單元MC之等效電路，顯示於圖3。如圖3所示，此記憶體單元MC係一對之相輔性資料線之資料線DL1及資料線DL2，也就是加以配置於一對之位元線，和字元線WL1之交叉部，包含驅動用電晶體，負荷用電晶體及傳送用電晶體。也就是，SRAM的記憶體單元MC係經由一對之驅動用MOSFETQD1，QD2，一對之負荷用MOSFETQP1，QP2及一對之傳送用MOSFETQT1，QT2而加以構成。驅動用MOSFETQD1，QD2及傳送用MOSFETQT1，QT2係經由n通道型MOSFET而加以構成，而負荷用MOSFETQP1，QP2係經由p通道型MOSFET而加以構成。
構成記憶體單元MC之上述6個之MOSFET之中，驅動用MOSFETQD1及負荷用MOSFETQP1係構成CMOS(Complementary Metal Oxide Semiconductor)反相器INV1，而驅動用MOSFETQD2及負荷用MOSFETQP2係構成CMOS反相器INV2。此等一對之CMOS反相器INV1，INV2之相互的輸出入端子之蓄積節點A，B係加以交叉結合，構成作為記憶1位元資訊之資料蓄積部之正反器電路。另外，此正反器電路之一方的輸出入端子之蓄積節點A係加以連接於傳送用MOSFETQT1之源極．汲極 範圍之中的一方，而另一方的輸出入端子之蓄積節點B係加以連接於傳送用MOSFETQT2之源極．汲極範圍之中的一方。
更且，傳送用MOSFETQT1之源極．汲極範圍之中的另一方係加以連接於資料線DL1，而傳送用MOSFETQT2之源極．汲極範圍之中的另一方係加以連接於資料線DL2。另外，正反器電路之一端，也就是負荷用MOSFETQP1，QP2之各源極範圍係加以連接於電源電壓Vdd，而另一端，也就是驅動用MOSFETQD1，QD2之各源極範圍係加以連接於基準電壓Vss。
當說明上述電路之動作時，對於一方之CMOS反相器INV1之蓄積節點A為高電位(H)時，係因驅動用MOSFETQD2則成為ON之故，另一方之CMOS反相器INV2之蓄積節點B則成為低電位(L)。隨之，驅動用MOSFETQD1則成為OFF，而蓄積節點A之高電位(H)則被保持。即，經由一對之CMOS反相器INV1，INV2交叉結合之閂鎖電路而保持了相互之蓄積節點A，B之狀態，在施加電源電壓之間，資訊則被保持。
對於傳送用MOSFETQT1，QT2之各閘極電極係加以連接有字元線WL1，而經由此字元線WL1而加以控制傳送用MOSFETQT1，QT2之導通，非導通。即，對於字元線WL1則為高電位(H)時，傳送用MOSFETQT1，QT2則成為ON，因加以電性連接有閂鎖電路與相補性資料線(資料線DL1，DL2)之故，蓄積節點A，B之電位狀態 (H或L)則出現於資料線DL1，DL2，作為記憶體單元MC之資訊而加以讀出。
在讀出動作中，在傳送用MOSFETQT1中，從資料線DL1流動有電流至蓄積節點A，而在傳送用MOSFETQT2中，從資料線DL2流動有電流至蓄積節點B。也就是，在讀出時，傳送用MOSFETQT1，QT2之各活性範圍係蓄積節點A，B側則成為源極範圍，而資料線DL1，DL2側則成為汲極範圍。
對於寫入資訊於記憶體單元MC，係將字元線WL1作為(H)電位位準，而將傳送用MOSFETQT1，QT2作為ON狀態，將資料線DL1，DL2的資訊傳達至蓄積節點A，B。在寫入動作中，在傳送用MOSFETQT1中，從蓄積節點A流動有電流至資料線DL1，而在傳送用MOSFETQT2中，從蓄積節點B流動有電流至資料線DL2。也就是，在寫入時，傳送用MOSFETQT1，QT2之各活性範圍係資料線DL1，DL2側則成為源極範圍，而蓄積節點A，B側則成為汲極範圍。如以上作為，可使SRAM動作者。
接著，對於本實施形態之SRAM之佈局構成加以說明。在此，於圖4，顯示構成形成於SRAM範圍1R(參照圖2)之SRAM的1個記憶體單元MC1，也就是第1記憶體單元之平面佈局。SRAM之記憶體單元MC1係形成於由SOI基板(未圖示)上之一對的驅動用MOSFETQD1，QD2，一對之負荷用MOSFETQP1，QP2及 一對之傳送用MOSFETQT1，QT2之6個電場效果電晶體加以構成。
然而，在此係將1個記憶體單元MC1，和其旁邊之記憶體單元MC1(未圖示)之邊界，經由二點虛線而區切加以顯示。在圖4中，其他的記憶體單元MC1之圖示係省略之，但在y方向或x方向中鄰接之記憶體單元MC1彼此係將該二點虛線作為軸而具有線對稱之佈局。
一對之驅動用MOSFETQD1，QD2及一對之傳送用MOSFETQT1，QT2係經由n通道型MOSFET而加以構成，而一對之負荷用MOSFETQP1，QP2係經由p通道型MOSFET而加以構成。
SOI基板上部之半導體層係經由元件分離範圍(未圖示)而區劃為複數之活性範圍AN1，AN2，AP1及AP2。也就是，活性範圍AN1，AN2，AP1及AP2之周圍係經由元件分離範圍加以圍繞，而此等之活性範圍之佈局係經由元件分離範圍而加以規定。延伸存在於y方向之複數的活性範圍AN1，AN2，AP1及AP2係排列於x方向而加以配置。活性範圍AN1，AN2，AP1及AP2係經由圖6所示之晶片範圍1A之SOI層S1而加以構成，而支持基板之半導體基板SB(參照圖6)係藉由BOX膜BX(參照圖6)而加以形成於圖4所示之各MOSFET之下方。
如圖4所示，n通道型MOSFET則為在加以形成於上部之活性範圍AN1及AN2中，於活性範圍AN1內及AN2內，經由導入P(磷)或As(砷)等之n型不純物之時， 加以形成有源極範圍及汲極範圍。並且，於源極範圍及汲極範圍之間的活性範圍AN1上及AN2上，藉由閘極絕緣膜(未圖示)而加以形成有閘極電極G1。
閘極電極G1係延伸存在於交叉於各活性範圍AN1，AN2，AP1及AP2所延伸存在之y方向的x方向。經由加以形成於活性範圍AN1上及AN2上之閘極電極G1，和呈夾持該閘極電極G1地加以形成於各活性範圍AN1內及AN2內之源極．汲極範圍，加以構成有n通道型MOSFET。同樣地，經由加以形成於活性範圍AP1上及AP2上之閘極電極G1，和呈夾持該閘極電極G1地加以形成於各活性範圍AP1內及AP2內之源極．汲極範圍，加以構成有p通道型MOSFET。
在SRAM之記憶體單元MC1中，經由加以形成於活性範圍AN1之源極範圍及汲極範圍與1條之閘極電極G1之時，加以形成有驅動用MOSFETQD1。另外，經由加以形成於活性範圍AN1之源極範圍及汲極範圍與另外1條之閘極電極G1之時，加以形成有傳送用MOSFETQT1。也就是，驅動用MOSFETQD1及傳送用MOSFETQT1係加以形成於同一之活性範圍AN1上。同樣地，經由加以形成於活性範圍AN2之源極範圍及汲極範圍與閘極電極G1之時，驅動用MOSFETQD2及傳送用MOSFETQT2則加以形成於同一之活性範圍AN2上。
另外，經由加以形成於活性範圍AP1之源極範圍及汲極範圍與閘極電極G1之時，加以形成有負荷用 MOSFETQP1。同樣地，經由加以形成於活性範圍AP2之源極範圍及汲極範圍與閘極電極G1之時，加以形成有負荷用MOSFETQP2。
在p通道型MOSFET之負荷用MOSFETQP1，QP2中，於閘極電極G1內，加以導入有B(硼)等之p型不純物，而在n通道型MOSFET之傳送用MOSFETQT1，QT2，驅動用MOSFETQD1及QD2中，於閘極電極G1內，加以導入有P(磷)或As(砷)等之n型不純物。也就是，對於活性範圍AP1上及AP2上之閘極電極G1內，係加以導入有B(硼)等之p型不純物，而對於活性範圍AN1上及AN2上之閘極電極G1內，係加以導入有P(磷)或As(砷)等之n型不純物。
在此，對於圖4所示之記憶體單元MC1而言鄰接之記憶體單元MC1的圖示係省略，但在x方向鄰接之記憶體單元MC1彼此係共有傳送用MOSFETQT1或QT2之閘極電極G1。另外，在y方向鄰接之記憶體單元MC1彼此係共有活性範圍AN1，AN2，更且共有活性範圍AP1或AP2。然而，活性範圍AN1，AN2係在x方向，也就是閘極寬度方向中，具有較活性範圍AP1，AP2為寬的寬度。
對於活性範圍AN1，AN2，AP1，AP2及閘極電極G1係加以連接有接觸塞CP1。活性範圍AP1，AP2係在各y方向的端部中，經由接觸塞CP1而與閘極電極G1加以電性連接。也就是，連接閘極電極G1與活性範圍AP1或AP2之接觸塞CP1係共用接觸塞。即，此共用接觸塞係呈 跨越閘極電極G1與活性範圍AP1或AP2地加以配置。
在以上中，加以形成於圖2所示之晶片範圍CP內之SRAM範圍1R內之SRAM的構成已做過說明。接著，對於具有加以形成於劃片線SL之TEG範圍的SRAM構造之TEG，使用圖5加以說明。圖5係顯示本實施形態之半導體裝置之TEG的SRAM之平面佈局。
圖5所示之SRAM之元件構造係與圖4之構造同樣。也就是，對於圖5係顯示在TEG範圍構成SRAM之記憶體單元MC2，也就是第2記憶體單元。另外，對於活性範圍AN1，AN2，AP1，AP2及閘極電極G1係加以連接有接觸塞CP2。但，使用圖4而說明之SRAM係對於加以形成於SOI基板上之情況而言，圖5所示之SRAM係加以形成於主體矽基板上。
也就是，加以形成於晶片範圍CP(參照圖2)內之SRAM係加以形成於SOI基板上，但加以形成於劃片線SL(參照圖2)之TEG的SRAM係加以形成於從SOI層及BOX膜露出之半導體基板上。即，構成劃片線SL之SRAM的活性範圍AN1，AN2，AP1及AP2(參照圖5)係經由圖6所示之TEG範圍1B之半導體基板SB內之上部的半導體範圍而加以構成，對於TEG範圍，係未加以形成有BOX膜BX及SOI層S1(參照圖6)。
在以下，使用圖6，對於晶片範圍1A與TEG範圍1B之各SRAM之不同，使用剖面圖而加以說明。對於圖6之左側係顯示在圖4之A-A線的剖面圖，對於圖6之右側 係顯示在圖5之B-B線的剖面圖。也就是，於圖6之左側顯示半導體晶圓之晶片範圍1A，也就是第1範圍，而於圖6之右側顯示半導體晶圓之TEG範圍1B，也就是第2範圍。換言之，圖6所示之半導體基板SB係具有在其主面排列之晶片範圍1A及TEG範圍1B。A-A線及B-B線係橫切加以連接於均構成SRAM之MOSFET之活性範圍的接觸塞的線。
如圖6所示，本實施形態之半導體裝置係具有支持基板之半導體基板SB，半導體基板SB上之BOX膜BX，及BOX膜BX上之半導體層之SOI層S1所成之SOI基板。半導體基板SB係例如具有500μm~700μm程度之厚度，例如具有750Ωcm以上之高阻抗的單結晶矽基板。BOX膜BX係例如由氧化矽膜所成，其膜厚係50nm以下。在此，BOX膜之膜厚係10nm。SOI層S1係例如具有1~10Ωcm程度之阻抗的單結晶矽所成之半導體層。SOI層S1之膜厚係例如為20nm，與半導體基板SB之膜厚作比較為非常地小。
圖4所示之負荷用MOSFETQP2之閘極電極G1的正下方之SOI層，也就是矽層係於各MOSFET之驅動時流動有電流之通道範圍，呈夾持該通道範圍地，對於閘極電極G1之橫向之SOI層內係加以形成有一對之源極．汲極範圍。一對之源極．汲極範圍之各自係具有n型之半導體層，而比較性不純物濃度為低之延伸範圍，和n型之半導體層，而較延伸範圍，不純物濃度為高之擴散層。對於 MOSFET之剖面構造，係使用圖9加以後述。
對於在圖6之晶片範圍1A之SOI層S1內，係加以形成有構成負荷用MOSFETQP2(參照圖4)之一對之源極．汲極範圍之中之一方的擴散層D1。同樣地，對於在圖6之TEG範圍1B之主體矽基板之半導體基板SB內的上部，係加以形成有構成負荷用MOSFETQP2(參照圖5)之一對之源極．汲極範圍之中之一方的p型之擴散層D1。對於擴散層D1係加以打入p型之不純物(例如，B(硼))。加以形成擴散層D1之情況係圖4及圖5所示之活性範圍AP1，AP2之各內部。
另外，對於圖4及圖5所示之活性範圍AN1，AN2之各內部，係加以形成有擴散層D2(參照圖6)。圖6所示之晶片範圍1A之擴散層D2係於SOI層S1內，打入n型之不純物(例如，P(磷)或As(砷)而形成之n型的半導體層。另外，TEG範圍1B之擴散層D2係於半導體基板SB內，打入n型之不純物(例如，P(磷)或As(砷)而形成之n型的半導體層。擴散層D2係構成驅動用MOSFETQD2之源極．汲極範圍，此源極．汲極範圍係具有n型之延伸範圍(未圖示)。
然而，圖4及圖5所示之負荷用MOSFETQP1係於閘極電極G1之橫向之兩側的活性範圍AP1內之各自，具有擴散層D1。同樣地，負荷用MOSFETQP2係於閘極電極G1之橫向之兩側的活性範圍AP2內之各自，具有擴散層D1。
另外，圖4及圖5所示之驅動用MOSFETQD1及傳送用MOSFETQT1係於閘極電極G1之橫向之兩側的活性範圍AN1內之各自，具有擴散層D2。同樣地，驅動用MOSFETQD2及傳送用MOSFETQT2係於閘極電極G1之橫向之兩側的活性範圍AN2內之各自，具有擴散層D2。
如圖6所示，在晶片範圍1A與TEG範圍1B之各自中，擴散層D1與擴散層D2係經由元件分離範圍STI而加以分離。在晶片範圍1A中，元件分離範圍STI係從SOI層S1之上面到達至半導體基板SB之途中深度為止。在TEG範圍1B中，元件分離範圍STI係從半導體基板SB之上面到達至半導體基板SB之途中深度為止。
然而，雖未圖示，但對於晶片範圍1A之SOI層S1及TEG範圍1B之半導體基板SB上，係加以形成有經由磊晶成長法而加以堆積之磊晶層亦可。對於磊晶層內亦打入有高濃度之n型不純物或p型不純物，加以形成有擴散層D1或擴散層D2。另外，對於各擴散層D1，D2之上面及閘極電極(未圖示)之上面，係加以形成有矽化物層SC。矽化物層SC係例如由CoSi(矽化鈷)所成。
呈被覆驅動用MOSFETQD2，傳送用MOSFETQT2地，對於SOI基板上係依序加以層積絕緣膜ES及層間絕緣膜CL。另外，呈貫通層間絕緣膜CL及絕緣膜ES地加以形成有複數之連接孔。對於晶片範圍1A之複數之連接孔內係加以形成有接觸塞CP1，而對於TEG範圍1B之複數之連接孔內係加以形成有接觸塞CP2。絕緣膜ES係例 如由氮化矽膜所成，於連接孔形成之時，作為蝕刻停止膜而發揮機能。層間絕緣膜CL係例如由氧化矽膜所成，其上面係在與接觸塞CP1，CP2之各上面相同高度加以平坦化。
接觸塞CP1，CP2係均具有同樣的構造之柱狀的導體，例如，由被覆連接孔內之側壁及底面之阻障導體膜，和於連接孔內，藉由該阻障導體膜而加以形成，完全地埋入連接孔之主導體膜所成。阻障導體膜係例如，包含Ti(鈦)或TiN(氮化鈦)，主導體膜係例如由W(鎢)所成。接觸塞CP1，CP2係均藉由矽化物層SC，加以電性連接於各MOSFET之源極．汲極範圍。
在此，雖未圖示，層間絕緣膜CL，接觸塞CP1及CP2之上方的範圍係例如，形成SiOC所成之層間絕緣膜，和貫通該層間絕緣膜之配線溝內之配線的範圍。該配線係至少加以連接於接觸塞CP1者。
如以上所述，本實施形態之半導體裝置係於圖2所示之晶片範圍CP內，具有SRAM，另外，於劃片線SL內，具有擁有SRAM之元件構造之TEG。對於晶片範圍CP之SRAM係加以連接有接觸塞CP1(參照圖4及圖6)，而對於劃片線SL之SRAM係加以連接有接觸塞CP2(參照圖5及圖6)。
如圖6所示，晶片範圍1A之SRAM係加以形成於SOI基板上，但TEG範圍1B之SRAM係加以形成於主體矽基板上。因此，接觸塞CP1係加以連接於SOI層S1， 而接觸塞CP2係加以連接於半導體基板SB。
本實施形態之TEG係經由VC檢查，為了檢查接觸塞之連接不良所設置之構成。為了檢測在切割工程後亦殘留於半導體晶片之晶片範圍1A之SRAM而有產生之虞的不良，對於TEG範圍1B，亦與晶片範圍1A同樣地形成SRAM之元件構造，而對於此SRAM而言連接接觸塞CP2。但晶片範圍1A之SRAM係對於加以形成於SOI基板上之情況而言，TEG範圍1B之SRAM係加以形成於主體矽基板上。
在於半導體基板SB上形成層間絕緣膜CL及接觸塞CP2之狀態，進行VC檢查之情況，正常地加以形成而連接於半導體基板SB之接觸塞CP2係發光，而未正常地加以連接於半導體基板SB之接觸塞CP2係未發光。因此，從亮部與暗部之對比的強度，可判別不良的產生有無者。
正常地加以形成而連接於半導體基板SB之接觸塞CP2則發光的情況係在VC檢查中，照射電子束時，比較性體積大之半導體基板SB內之電子則對於帶電正的電荷之接觸塞CP2而言流動加以釋放，此時引起有發光之故。對此，於貫通層間絕緣膜CL之連接孔內，未完全地埋入有接觸塞CP2，而產生有形成不良的情況等係未充分地加以連接有接觸塞CP2與半導體基板SB。隨之，在VC檢查時，電子則為流動於該接觸塞CP2，而未引起發光之故，可檢測接觸塞CP2之連接不良者。如此，由檢測在TEG範圍1B之接觸塞CP2之連接不良者，可認定在晶片 範圍1A之接觸塞CP1的接觸不良之產生者。
對於上述之構成而言，認為在晶片範圍1A中仿照加以形成於SOI基板上之SRAM，將TEG範圍1B之SRAM形成於SOI基板上者，但將具有如此構成之SRAM作為TEG而使用進行VC檢查時，引起有如以下說明之問題。
在此做為比較例，於圖29，顯示於SOI基板上，作為TEG而設置SRAM之元件構造，於構成該SRAM之MOSFET之擴散層，連接接觸塞CPa之構造。圖29係作為比較例而顯示之半導體裝置之剖面圖，顯示與圖6之TEG範圍1B同樣處之剖面。與本實施形態不同，在比較例之TEG範圍1B中，於包含半導體基板SB，BOX膜BX及SOI層S1之SOI基板上面，連接接觸塞CPa。
在圖29中，各於圖的左側，顯示正常地加以連接於SOI層S1之接觸塞CPa，而於圖的中央及右側，未正常地加以形成，而未連接於SOI層S1之接觸塞CPb，CPc。對於接觸塞CPa，CPb及CPc之各正下方的SOI層S1內，係各加以形成擴散層D1，D2及D1。
作為在接觸塞產生有導通不良的原因，係例如，認為由連接孔的底部未到達至SOI層S1之上面者，該連接孔內之接觸塞CPb則未加以連接於SOI層S1。另外，在連接孔內中，認為由於接觸塞CPc與SOI層S1之間形成有空隙VO者，接觸塞CPc與SOI層S1則產生隔離。如此，在接觸塞CPb，CPc中係產生有開放不良。
對於上述比較例之TEG而言，在VC檢查中照射電子 束之情況，與上述之本實施形態同樣地，對於SOI基板上部之SOI層S1，也就是擴散層D1或D2，未正常地加以連接之接觸塞CPb，CPc係未從SOI基板側流動有電子之故而未引起有發光。另外，在VC檢查中照射電子束之情況，對於SOI基板上部之SOI層S1，也就是擴散層D1，正常地加以連接之接觸塞CPa，係流動有SOI層S1內之電子。但SOI層S1係比較於半導體基板SB，膜厚為非常小的層，經由元件分離範圍STI而與其他的SOI層S1加以分離之故，體積係非常地小。另外，SOI層S1係藉由BOX膜BX而與半導體基板SB加以絕緣。
存在於薄的SOI層S1內之電子的量係遠較半導體基板SB內之電子的量為少之故，在VC檢查中照射電子束時，從SOI層S1內流動至接觸塞CPa之電子係為少量。隨之，正常地連接於SOI層S1之接觸塞CPa則在VC檢查中產生的光的強度係非常地小之故，確認發光之情況則變為困難。因此，對於比較例之TEG而言進行VC檢查之情況，產生有不良之接觸塞CPb，CPc與正常之接觸塞Cpa之任一無法確認有發光，而亮部與暗部的對比為低之故，產生有無法正確檢測不良之產生的問題。
因此，在本實施形態中，在圖6所示之TEG範圍1B中，於體積較SOI層S1為大之半導體基板SB，連接接觸塞CP2。經由此，可將對於在VC檢查中為了確認正常之接觸塞CP2之發光所需的量之電子，作為從半導體基板SB內流動於接觸塞CP2者。隨之，正常之接觸塞與有著 不良之接觸塞雙方則在VC檢查中未產生發光，而可防止無法判別不良有無之情況。因而，在本實施形態中，由將TEG範圍1B之SRAM，與晶片範圍1A不同而形成於主體矽基板上者，可使包含使用於VC檢查之TEG的半導體裝置之信賴性提升。
接著，對於本實施形態之半導體裝置之製造方法，使用圖7~圖13加以說明。圖7~圖13係說明本實施形態之半導體裝置之製造工程的剖面圖。
首先，如圖7所示，準備於上方依序層積BOX膜BX及SOI層S1之半導體基板SB。半導體基板SB係Si(矽)所成之支持基板，半導體基板SB上之BOX膜BX係氧化矽膜。BOX膜BX上之SOI層S1係具有1~10Ωcm程度之阻抗的單結晶矽所成的層，其厚度係例如20nm以下。
半導體基板SB，BOX膜BX及SOI層S1所成之SOI基板，係具有排列於沿著半導體基板SB主面之方向的晶片範圍1A及TEG範圍1B。晶片範圍1A係在半導體晶圓的主面中圍繞於劃片線SL(參照圖2)之範圍。另外，本實施形態之TEG範圍1B係劃片線SL內之範圍。
此SOI基板係可由SIMOX(Silicon Implanted Oxide)法而形成者。也就是，於Si(矽)所成之半導體基板SB的主面，以高能量離子注入O2(氧)，再以之後的熱處理，使Si(矽)與氧作結合，由形成埋入氧化膜(BOX膜)於較半導體基板表面稍微深的位置者，可形 成SOI基板。另外，SOI基板係在由加上高熱及壓力而接著貼合形成氧化膜於表面之半導體基板SB，和另一枚之Si(矽)所成之半導體基板之後，亦可由研磨單側之矽層而作為薄膜化而形成者。
接著，如圖8所示，由使用光微影技術及蝕刻法而除去TEG範圍1B之SOI層S1及BOX膜BX者，使半導體基板SB上面露出。經由此，對於TEG範圍1B係露出有主體矽基板的上面。然而，在此係在經由光阻膜圖案(未圖示)而被覆晶片範圍1A之狀態，進行蝕刻工程之故，未去除晶片範圍1A之SOI層S1及BOX膜BX而殘留。
接著，如圖9所示，使用周知的方法而形成複數之元件分離範圍STI。晶片範圍1A之元件分離範圍STI係將SOI基板之上面作為開口的溝，由埋入於到達至BOX膜BX之上面或半導體基板SB之途中深度之溝內的絕緣膜所成。另外，TEG範圍1B之元件分離範圍STI係將半導體基板SB之上面作為開口，由埋入於到達至半導體基板SB之途中深度之溝內的絕緣膜所成。經由此，得到圖9所示之溝造。
接著，雖未圖示，但於SOI層S1上，藉由閘極絕緣膜而形成閘極電極。此工程之詳細係使用圖19及圖22而加以後述。然而，在此係對於未形成磊晶層於SOI層S1上之情況加以說明。
接著，如圖10所示，將閘極電極(未圖示)作為光罩，將n型之不純物(例如，P(磷)或As(砷))，使 用離子注入法，以比較低的濃度而打入於各晶片範圍1A之SOI層S1及TEG範圍1B之半導體基板SB之特定之活性範圍。經由此，於各露出於閘極電極之橫向之晶片範圍1A的SOI層S1上面，及TEG範圍1B之半導體基板SB的上面，形成延伸範圍EX。延伸範圍EX係對於各閘極電極之正下方的SOI層S1及半導體基板SB之上面之一部分係未加以形成。另外，於各其他之活性範圍之SOI層S1及半導體基板SB上面，經由使用離子注入法，以比較低之濃度而導入p型之不純物(例如，B(硼))之時，形成延伸範圍EXp。
n型之半導體層的延伸範圍EX，和p型之半導體層的延伸範圍EXp係由使用光微影技術而打入不純物離子者，形成於個別之範圍。
接著，雖未圖示，但自我整合地形成被覆閘極電極之側壁的絕緣膜所成之側壁。形成側壁之工程之詳細係使用圖20~圖24而加以後述。
接著，如圖11所示，將閘極電極(未圖示)及側壁(未圖示)作為光罩，經由從半導體基板SB之上方，以比較性高的濃度而離子注入n型之不純物(例如，P(磷)或As(砷))之時，於各露出之SOI層S1內及半導體基板SB內，形成擴散層D2。擴散層D2之不純物濃度係較延伸範圍EX(參照圖10)之不純物濃度為高。
另外，將閘極電極及側壁作為光罩，經由從半導體基板SB之上方，以比較性高的濃度而離子注入p型之不純 物(例如，B(硼))之時，於各露出之SOI層S1內及半導體基板SB內，形成擴散層D1。擴散層D1之不純物濃度係較延伸範圍EXp(參照圖10)之不純物濃度為高。各擴散層D1及D2係由使用光微影技術而打入不純物離子者，形成於個別的範圍。
經由以上，形成包含閘極電極，和延伸範圍EX及擴散層D2所成之源極．汲極範圍之n通道型之MOSFET的傳送用MOSFET及驅動用MOSFET。另外，經由以上，形成包含閘極電極，和延伸範圍EXp及擴散層D1所成之源極．汲極範圍之p通道型之負荷用MOSFET。經由上述之工程，於晶片範圍1A之SOI基板上，形成複數之MOSFET所成之SRAM，於TEG範圍1B之主體矽基板上，將複數之MOSFET所成之SRAM作為TEG而形成。
接著，如圖12所示，於各閘極電極及SOI層S1之上面，使用周知之矽化物技術而形成矽化物層SC之後，經由絕緣膜ES及層間絕緣膜CL而依序被覆各MOSFET。矽化物層SC係例如由CoSi(矽化鈷)所成。另外，例如由氮化矽膜所成之絕緣膜ES，及例如由氧化矽膜所成之層間絕緣膜CL係經由CVD法等而形成。之後，將層間絕緣膜CL之上面，例如經由CMP(Chemical Mechanical Polishing)法等而進行研磨而平坦化。
接著，如圖13所示，將絕緣膜ES作為蝕刻停止膜而利用，由使用光微影技術及乾蝕刻法而將層間絕緣膜CL及絕緣膜ES進行開口者，形成露出矽化物層SC之上面 的複數之連接孔。之後，由將包含例如Ti(鈦)或TiN(氮化鈦)之阻障導體膜，和例如由W(鎢)所成之主導體膜，例如使用濺鍍法而進行依序形成者，完全地埋入各連接孔。接著，例如經由CMP法而研磨阻障導體膜與主導體膜而使層間絕緣膜CL上面露出者，形成埋入於複數之連接孔內的阻障導體膜及主導體膜所成之接觸塞CP1及CP2。
接觸塞CP1係加以形成於晶片範圍1A，加以電性連接於SOI層S1。另外，接觸塞CP2係加以形成於TEG範圍1B，加以電性連接於半導體基板SB之主面。經由以上，晶片範圍1A之SRAM(參照圖4)，和TEG範圍1B之SRAM(參照圖5)則完成。
上述之VC檢查係在形成接觸塞CP1，CP2之後的時點加以進行。即，在VC檢查中，由照射電子束於包含接觸塞CP2之TEG範圍1B之SRAM者，可檢測形成於半導體晶圓之接觸塞的導通不良之有無者。
上述之檢查工程之後，於各接觸塞CP1，CP2上方，係加以層積有複數之配線層。接著，由切割半導體基板SB，也就是半導體晶圓者，切削劃片線SL(參照圖2)。經由此，複數形成包含晶片範圍1A之半導體晶片。
在本實施形態之半導體裝置之製造方法中，係可得到與使用圖1~圖6及圖29所說明之效果同樣的效果者。即，將由將構成TEG之接觸塞，並非在SOI基板之上面，而連接於主體矽基板之上面之時，正常地加以形成之 接觸塞則可與具有不良之接觸塞同樣地防止在VC檢查未發光之情況者。經由此，可使半導體裝置之信賴性提升者。
接著，作為本實施形態之變形例，對於TEG範圍，並非SRAM之元件構造，而設置使複數之接觸塞密集之TEG者，使用圖14加以說明。圖14係本實施形態之變形例的半導體裝置之平面佈局。
如圖14所示，形成於劃片線SL(參照圖2)之TEG係具有：於從BOX膜露出之半導體基板之上面，使複數之接觸塞CP3連接之構造。複數之接觸塞CP3係在平面視中，排列成矩陣狀加以配置。另外，雖無圖示，但對於半導體基板之上面，係與圖6所示之半導體裝置同樣地加以形成有擴散層亦可。
如此，在於晶片範圍具有SOI範圍之半導體晶圓中，作為TEG而形成之構造係未加以限定於SRAM等之元件構造，而單於主體矽基板，使接觸塞CP3連接之構造亦可。即使為如此之TEG，並非SOI基板之SOI層而由連接接觸塞CP3於主體矽基板者，亦可得到如上述使半導體裝置之信賴性提升的效果。
該變形例之半導體裝置之製造工程係可經由與使用圖7~圖13而說明之工程同樣的方法而加以進行者。然而，在鄰接之接觸塞彼此之間，未形成有元件分離範圍亦可。另外，未形成有各延伸範圍及擴散層亦可。
(實施形態2)
在以下，對於於具有SOI基板之晶片範圍內，設置未貢獻於製品之半導體晶片的動作之虛擬範圍，而於該虛擬範圍內之主體矽基板上，設置使用於VC檢查之TEG者，使用圖15加以說明。圖15係本實施形態之半導體裝置之平面圖，顯示對應於圖2所示之平面圖的晶片範圍周邊的構造。
如圖15所示，本實施形態之晶片範圍CP之周邊構成係與使用圖2而說明之前述實施形態略相同。但在此中，將使用於VC檢查之TEG，形成於晶片範圍CP內之虛擬範圍2R內。對於晶片範圍CP內，係與前述實施形態1同樣地，加以設置有包含形成於SOI基板上之SRAM之SRAM範圍1R。SRAM範圍1R與虛擬範圍2R係分離加以配置。對於SRAM範圍1R內，係加以形成有與圖4與圖6之晶片範圍1A所示之構造同樣之SRAM。
對此，對於虛擬範圍2R內，係存在有半導體基板從SOI層及BOX膜露出之主體矽基板。對於虛擬範圍2R內之主體矽基板上，係加以形成有與圖5與圖6之TEG範圍1B所示之構造同樣之SRAM。也就是，形成於虛擬範圍2R內之SRAM係成為VC檢查的對象之TEG，在經由切割工程而加以形成之半導體晶片中，作為記憶元件而未加以使用之構造體。對於虛擬範圍2R內之SRAM，係加以連接有圖5及圖6所示之接觸塞CP2。
如本實施形態，即使將TEG形成於晶片範圍CP內， 亦可得到與前述實施形態1同樣之效果。本實施形態之TEG係並非劃片線SL內，而加以形成於晶片範圍CP內之故，未在切割工程加以除去，而殘留於加以個片化之半導體晶片內者。
本實施形態之半導體裝置之製造工程係可經由與使用圖7~圖13而說明之工程同樣的方法而加以進行者。但如使用圖15而說明地，TEG係形成於晶片範圍CP內。也就是，於具有SOI基板構造之晶片範圍CP內，形成主體矽基板所露出之TEG範圍，而於該TEG範圍內，形成SRAM構造之TEG。
然而，與使用圖14而說明之前述實施形態1的變形例同樣地，形成於虛擬範圍2R內之TEG係未限定於SRAM等之元件構造，而經由連接於半導體基板之複數的接觸塞而加以構成亦可。
(實施形態3)
在以下中，對於SOI基板上，作為VC檢查用之TEG，設置未形成有擴散層之SRAM之元件構造者，使半導體裝置之信賴性提升者，使用圖16~圖18加以說明。圖16係本實施形態之半導體裝置之剖面圖。另外，圖17及圖18係說明在VC檢查之TEG的發光強度之曲線及半導體裝置之剖面圖。
本實施形態之半導體裝置係如使用圖1~圖5所說明地，於半導體晶圓之晶片範圍內，具備形成有SRAM於 SOI基板上之SRAM範圍，更且於半導體晶圓的劃片範圍，具備具有SRAM之佈局的VC檢查用之TEG。但與前述實施形態1不同，構成TEG之SRAM係與晶片範圍同樣地，加以形成於SOI基板上，更且，對於構成TEG之SRAM係未加以形成擴散層。也就是，構成TEG範圍之SRAM的各MOSFET係未具有源極．汲極範圍。
在此，於圖16顯示構成本實施形態之晶片範圍1A的SRAM之驅動用MOSFETQD1及傳送用MOSFETQT1，和構成TEG範圍1B的SRAM之驅動用MOSFETQD1及傳送用MOSFETQT1。對於圖16之左側係晶片範圍1A之剖面，顯示圖4之C-C線的剖面，而對於圖16之右側係TEG範圍1B之剖面，顯示對應於圖5之D-D線處的剖面。TEG範圍1B係劃片線SL(參照圖2)內之範圍。
如圖16所示，本實施形態之半導體裝置係在各晶片範圍1A及TEG範圍1B中，具有半導體基板SB，BOX膜BX，及SOI層S1所成之SOI基板。半導體基板SB係具有例如500μm~700μm程度的厚度，SOI層S1係具有20nm以下之膜厚。
在各晶片範圍1A及TEG範圍1B中，於SOI層S1上，藉由閘極絕緣膜GF而加以形成有閘極電極G1。閘極絕緣膜GF係例如由氧化矽膜所成，閘極電極G1係例如由多結晶矽膜所成。閘極電極G1之側壁係經由具有氧化矽膜及氮化矽膜的層積構造的側壁SW而加以被覆。
在晶片範圍1A中，閘極電極G1的正下方之SOI層 S1，也就是矽層係於各MOSFET之驅動時流動有電流之通道範圍，呈夾持該通道範圍地，對於閘極電極G1之橫向之SOI層S1內係加以形成有一對之源極．汲極範圍。一對之源極．汲極範圍之各自係具有n型之半導體層，而比較性不純物濃度為低之延伸範圍EX，和n型之半導體層，而較延伸範圍EX，不純物濃度為高之擴散層D2。如此，源極．汲極範圍係具有包含高濃度及低濃度之不純物擴散範圍的LDD(Lightly Doped Drain)構造。
對於延伸範圍EX及擴散層D2係打入n型之不純物(例如，P(磷)或As(砷))。延伸範圍EX係加以形成為較擴散層D2接近於上述通道範圍之範圍。也就是，延伸範圍EX之形成位置係較擴散層D2之形成位置接近於閘極電極G1。
對於從閘極絕緣膜GF，閘極電極G1及側壁SW露出之SOI層S1上，係加以形成有經由磊晶成長法而加以堆積之磊晶層EP。對於磊晶層EP內，亦打入有高濃度之n型不純物而加以形成有擴散層D2。另外，對於磊晶層EP之上面及閘極電極G1之上面，係加以形成有矽化物層SC。在此係對於形成磊晶層EP之構造加以說明，但亦可未形成有磊晶層EP。
對此，TEG範圍1B之各MOSFET係具有閘極絕緣膜GF，閘極電極G1及磊晶層EP，但未具有延伸範圍及擴散層。也就是，對於TEG範圍1B之SOI層S1及磊晶層EP，係未加以導入有為了形成源極．汲極範圍之n型之不 純物(例如，P(磷)或As(砷))。即，在TEG範圍1B中，對於加以連接有接觸塞CP2之各MOSFET之活性範圍內，係未加以形成有延伸範圍及擴散層之任一。
然而，圖16所示之TEG範圍1B之構造係未具有源極．汲極範圍，而未構成MOSFET之構成，但在此係方便上，於TEG範圍1B加以形成有未含有源極．汲極範圍之驅動用MOSFET，傳送用MOSFET及負荷用MOSFET，作為形成有SRAM之構成加以說明。也就是，TEG範圍1B之各MOSFET係作為半導體元件而未加以使用之擬似性的MOSFET。同樣地，經由此等之MOSFET而加以構成之SRAM的記憶體單元，係對於資訊之記憶等未加以使用之擬似性的記憶體單元。即，圖16所示之TEG範圍1B之複數之MOSFET係均為虛擬之MOSFET，包含此等之MOSFET之SRAM的記憶體單元係虛擬之記憶體單元。
呈被覆驅動用MOSFETQD1，傳送用MOSFETQT1地，對於SOI基板上係依序加以層積絕緣膜ES及層間絕緣膜CL。另外，呈貫通層間絕緣膜CL及絕緣膜ES地加以形成有複數之連接孔，對於該複數之連接孔內係加以形成有接觸塞CP1，CP2。
接觸塞CP1係在晶片範圍1A中，加以連接於擴散層D2，而接觸塞CP2係在TEG範圍1B中，加以連接於磊晶層EP。然而，如圖4及圖5所示，對於其他的活性範圍及閘極電極G1亦加以連接有接觸塞CP1，CP2。
在此，雖未圖示，層間絕緣膜CL，接觸塞CP1及CP2之上方的範圍係例如，形成SiOC所成之層間絕緣膜，和貫通該層間絕緣膜之配線溝內之配線的範圍。該配線係至少加以連接於接觸塞CP1者。
接著，對於本實施形態之效果，使用圖17及圖18加以說明。對於圖17及圖18係圖示在VC檢查中觀察之MOSFET之剖面圖，和MOSFET之閘極長度方向之位置與橫軸所對應之圖表。此等圖表之縱軸係顯示在VC檢查中加以檢測之光的強度。也就是，對於圖17及圖18之各圖表係顯示在VC檢查中，在MOSFET之接觸塞周邊中可檢測之光的強度。
在圖17及圖18之各圖表的橫軸方向之中心部係顯示於此等圖表下方之剖面圖之橫方向的中心部，也就是對應於閘極電極G1附近之位置。另外，在此等圖表之橫軸方向之中心部之橫向的兩側之範圍，係對應於顯示於各圖表之下方的剖面圖之接觸塞CP1，CP2之形成處。然而，在圖17及圖18中，係僅圖示一個之MOSFET，但在閘極長度方向中，與該MOSFET同樣之MOSFET則複數排列於一個之活性範圍上加以形成。
對於圖17之剖面圖，係顯示具有源極．汲極範圍之MOSFETQ1。MOSFETQ1係具有與圖16之晶片範圍1A所示之各MOSFET同樣之構造的n通道型之MOSFET。也就是，MOSFETQ1係加以形成於SOI基板上，具有擴散層D2及延伸範圍EX。對於擴散層D2之上面係藉由矽 化物層SC，而正常地加以連接有接觸塞CP1，將於如此之元件，在VC檢查中照射電子束之結果，顯示在圖17的圖表。
如該圖表所示，於具有擴散層D2之MOSFETQ1，在VC檢查中照射電子束之情況，從接觸塞CP1的附近所檢測的光的強度係為小。因此，由進行VC檢查者，判別接觸塞CP1是否正常地加以連接於SOI層S1之情況則為困難。
如此，在圖17所示的元件中所確認之發光強度為小的理由係在如上述，加上於SOI層S1之體積為小，而SOI層S1內之電子為小者，加以形成有包含擴散層D2之源極．汲極範圍。
形成有擴散層D2之情況，對於n型之半導體層之擴散層D2，和p型之半導體層之SOI層S1之間係形成有PN接合。於膜厚為薄之SOI層S1內，形成擴散層D2之情況，將未到達至SOI層S1底面之擴散層D2，形成於SOI層S1上面之情況係為困難。因此，擴散層D2係到達至SOI層S1底面，而排列於閘極長度方向之複數的MOSFET(參照圖16)之通道範圍彼此係認為藉由擴散層D2而加以分斷者。
當照射電子束於圖17所示之MOSFETQ1時，接觸塞CP1正下方之擴散層D2內的電子係流動至接觸塞CP1而貢獻於發光。但在SOI層S1內中，夾持該擴散層D2之通道範圍內及此等通道範圍之外側的SOI層S1內之電 子，係未經由PN接合而流動至該擴散層D2及接觸塞CP1內。因此，即使於SOI層S1內存在有電子，此等電子係亦經由該擴散層D2與此兩鄰之通道範圍之邊界之PN接合而妨礙有移動，而未貢獻於接觸塞CP1之發光。
也就是，當形成有擴散層D2時，即使對於正常所形成之接觸塞CP1而言照射電子束，亦僅SOI層S1內及磊晶層EP內之電子的一部分而未流動至接觸塞CP1之故，發光強度則變小。因而，當作為TEG而使用包含擴散層D2於SOI基板內之MOSFETQ1時，正常所形成之接觸塞CP1，和具有不良之接觸塞CP1之對比則變低之故，不良有無之判斷則變為困難，而產生有半導體裝置之信賴性下降的問題。
對此，對於圖18係顯示未加以形成有擴散層之MOSFETQ2之剖面圖。MOSFETQ2之構造係包含擴散層及延伸範圍之半導體層，也就是未加以形成有源極．汲極範圍的點以外係與圖17所示之MOSFETQ1之構造相同。也就是，MOSFETQ2係具有與圖16之TEG範圍1B所示之各MOSFET同樣之構造的n通道型之MOSFET。對於MOSFETQ2之橫向之SOI層S1係藉由磊晶層EP及矽化物層SC，正常地加以連接有接觸塞CP2。
如圖18的圖表所示，對於未加以形成有擴散層之MOSFETQ2，在VC檢查中照射電子束的情況，從接觸塞CP2之附近所檢測的光之強度係較圖17所示的光之強度為大。因此，由進行VC檢查者，可容易判別接觸塞CP2 是否正常地加以連接於SOI層S1之情況。
在本實施形態，如圖16之TEG範圍1B所示，與圖18同樣地，未形成擴散層及延伸範圍，而形成未具有源極．汲極範圍之驅動用MOSFETQD1及傳送用MOSFETQT1。如此，由將構成TEG之SRAM內的MOSFET，作為未包含源極．汲極範圍之構成者，比較於使用圖17而說明之構造，在VC檢查中可做為將更多的電子，從SOI層S1內流動至接觸塞CP2者。
經由此，在VC檢查中可提高接觸塞CP2之發光強度之故，可容易地判斷接觸塞CP2之不良有無。因而，在VC檢查用之TEG，由實現具有圖16之TEG範圍1B所示之TEG的半導體裝置者，可使所顯示之半導體裝置之信賴性提升。
在此係將n通道型之MOSFET作為例而說明過，但在p通道型之MOSFET，亦可使用於VC檢查者，另外，經由未形成擴散層之時，可提高VC檢查時之接觸塞的發光強度。在具有SRAM之元件構造的TEG中，檢查p通道型之MOSFET的情況係將加以連接於圖5所示之活性範圍AP1上之負荷用MOSFETQP1，或AP2上之負荷用MOSFETQP2的接觸塞CP2，作為VC檢查之對象而進行檢查。
如上述，在VC檢查中，SOI基板上之接點的發光強度變小的理由係SOI層之膜厚變小，體積小者。如加大SOI層之膜厚，認為可解決上述問題，但當加大SOI層之 膜厚時，產生有SOI基板上之元件的動作之低速化或元件之集成密度之下降等之故，而並非現實狀況。但，SOI層之體積係可在取決於活性範圍的圖案而加大者。
在此，如圖5所示，活性範圍AN1或AN2則在y方向之長度及在x方向之寬度較活性範圍AP1或AP2為大。因此，各活性範圍AN1，AN2之上方的驅動用MOSFETQD1，QD2，傳送用MOSFETQT1及QT2則較負荷用MOSFETQP1，QP2，SOI層之體積為大之故，在VC檢查時，正常之接觸塞CP2之發光強度則變大。
也就是，加以連接於活性範圍AN1或AN2之接觸塞CP2係在VC檢查之暗部與發光部之對比為高之故，可正確地進行不良有無之判別。因而，對於具有SARM之佈局的TEG而言進行VC檢查之情況，係將加以連接於構成SRAM之n通道型之MOSFET之接觸塞，作為對象而進行檢查者為佳。
接著，對於本實施形態之半導體裝置之製造方法，使用圖19~圖27加以說明。圖19~圖27係說明本實施形態之半導體裝置之製造工程的剖面圖。在圖19~圖27中係與圖16同樣地，於圖的左側顯示晶片範圍1A，而於圖的右側顯示TEG範圍1B。然而，在此係省略p通道型之MOSFET之負荷用MOSFET之製造工程的說明。晶片範圍1A係圖2所示之SRAM範圍1R內之範圍，而TEG範圍1B係圖2所示之劃片線SL內之範圍。
首先，進行與使用圖7及圖9而說明之工程同樣的工 程。也就是，準備SOI基板之後，於SOI基板的上面形成元件分離範圍。然而，如前述實施形態1，未進行使主體矽基板露出之工程。
接著，如圖19所示，於SOI層S1上，使用熱氧化法或CVD法等而形成氧化矽膜。之後，於前述氧化矽膜上，使用CVD法等，依序形成多結晶矽膜及氮化矽(Si3N4)膜之後，由使用光微影技術及乾蝕刻法而圖案化氮化矽膜者，形成氮化矽膜所成之絕緣膜HM。接著，作為硬光罩而使用絕緣膜HM，再經由乾蝕刻法而圖案化前述多結晶矽膜及前述氧化矽膜。經由此，於SOI層S1上，形成前述氧化矽膜所成之閘極絕緣膜GF，另外，於閘極絕緣膜GF上，形成前述多結晶矽膜所成之閘極電極G1。
然而，構成閘極電極G1之多結晶矽膜係經由離子注入P(磷)或As(砷)等之n型的不純物等之時，作為低阻抗之n型半導體膜(摻雜多結晶矽膜)。另外，前述多結晶矽膜係在成膜時，亦可將非晶質矽膜之構成，經由成膜後(離子注入後)之熱處理而改變為多結晶矽膜者。
接著，如圖20所示，呈被覆SOI層S1上面，絕緣膜HM及閘極電極G1地，例如使用CVD法而依序將氧化矽膜O1及氮化矽(Si3N4)膜N1加以堆積而形成層積膜。之後，由經由RIE(Reactive Ion Etching)法等而進行向異性蝕刻者，一部分除去氧化矽膜O1及氮化矽膜N1所成之該層積膜，使SOI層S1上面及絕緣膜HM上面露 出。經由此，對於閘極電極G1之側壁，係自我整合地加以形成氧化矽膜O1及氮化矽膜N1所成之側壁狀的層積膜。
在此，氧化矽膜O1係側壁形成用之絕緣膜，氮化矽膜N1，係為了在之後的工程形成磊晶層，也就是選擇成長層於從閘極電極隔開之位置所使用之構成虛擬側壁的絕緣膜。也就是，氧化矽膜O1及氮化矽膜N1所成之層積膜係構成虛擬側壁，對於完成之半導體裝置係殘留有氧化矽膜O1，但未殘留有氮化矽膜N1。
接著，如圖21所示，於從閘極電極G1，氧化矽膜O1及氮化矽膜N1露出之SOI層S1上面，使用磊晶成長法，形成主要由Si(矽)所成之磊晶層EP。經由此，對於包含閘極電極G1，氧化矽膜O1及氮化矽膜N1之構造體而言之y方向的橫向範圍，係加以形成有上面高度較SOI層S1為高之矽層的磊晶層EP。磊晶層EP係於從閘極電極G1之側壁隔開之位置，以20~50nm之膜厚加以形成。
然而，於閘極電極G1之橫向形成磊晶層EP之情況係因SOI層S1之膜厚為極端薄之情況引起。也就是，形成磊晶層EP之理由之一係在形成矽化物層時，必須補償構成源極．汲極範圍之SOI層S1厚度之故。
接著，如圖22所示，使用濕蝕刻法，除去閘極電極G1上部之絕緣膜HM及虛擬側壁形成用之絕緣膜的氮化矽膜N1。
接著，如圖23所示，使用光微影技術，形成被覆TEG範圍1B之SOI基板的主面之光阻膜圖案RP1。之後，將光阻膜圖案RP1及閘極電極G1作為光罩，經由使用離子注入法，以比較性低的濃度，將n型之不純物(例如，P(磷)或As(砷))打入至SOI層S1之時，於露出於晶片範圍1A之閘極電極G1及閘極絕緣膜GF的橫向之SOI層S1及磊晶層EP上面，形成延伸範圍EX。
延伸範圍EX係對於各閘極電極G1之正下方的SOI層S1之上面之一部分係未加以形成。另外，延伸範圍EX係未加以形成於TEG範圍1B之SOI層S1內。
接著，如圖24所示，在除去光阻膜圖案RP1之後，例如使用CVD法，呈被覆閘極電極G1，氧化矽膜O1，SOI層S1及磊晶層EP之各露出之表面地，形成氮化矽膜N2。之後，由經由RIE法等而進行向異性蝕刻者，除去一部分氮化矽膜N2，而使閘極電極G1及磊晶層EP之各上面露出。經由此，對於閘極電極G1之側壁，係藉由氧化矽膜O1而自我整合地加以形成有氮化矽膜N2，形成氧化矽膜O1及氮化矽膜N2所成之側壁SW。
接著，如圖25所示，使用光微影技術，形成被覆TEG範圍1B之SOI基板的主面之光阻膜圖案RP2。之後，將光阻膜圖案RP2，閘極電極G1及側壁SW作為光罩，從半導體基板SB之上方，以比較性高的濃度，離子注入n型之不純物(例如，P(磷)或As(砷))。經由此，於從晶片範圍1A之閘極電極G1，氧化矽膜O1及氮 化矽膜N2露出之磊晶層EP內及SOI層S1內，形成擴散層D2。延伸範圍EX及擴散層D2係構成源極．汲極範圍之半導體範圍。
前述源極．汲極範圍係具有於以高濃度加以導入有不純物之擴散層D2與成為閘極電極G1之正下方的通道範圍之SOI層S1之間，設置有包含低濃度之不純物之延伸範圍EX的LDD構造。也就是，擴散層D2之不純物濃度係較延伸範圍EX之不純物濃度為高。
經由以上，在晶片範圍1A中，形成包含閘極電極G1，和延伸範圍EX及擴散層D2所成之源極．汲極範圍之n通道型之MOSFET的傳送用MOSFETQT1及驅動用MOSFETQD1。另外，經由以上，在TEG範圍1B中，形成包含閘極電極G1之MOSFET之傳送用MOSFETQT1及驅動用MOSFETQD1。TEG範圍1B之各MOSFET係未具有源極．汲極範圍。也就是，TEG範圍1B之各MOSFET係未具有延伸範圍及擴散層。
然而，在未圖示之其他的範圍中，亦加以形成有具有與上述n通道型MOSFET不同之導電型之p通道型之負荷用MOSFETQP1，QP2(參照圖4及圖5)。在此，加以形成於TEG範圍1B之負荷用MOSFETQP1，QP2亦未具有源極．汲極範圍。經由上述之工程，於晶片範圍1A之SOI基板上，形成具有源極．汲極範圍之複數之MOSFET所成之SRAM，於TEG範圍1B之SOI基板上，將未含有源極．汲極範圍之複數之MOSFET所成之SRAM作為TEG 而形成。
接著，如圖26所示，在除去光阻膜圖案RP2之後，由進行使用圖12而說明之工程者，形成絕緣膜ES及層間絕緣膜CL所成之層積膜。
接著，如圖27所示，由進行使用圖13而說明之工程者，形成複數之連接孔，和埋入於此等內側之接觸塞CP1，CP2。接觸塞CP1係在晶片範圍1A中，加以連接於包含擴散層D2之磊晶層EP，而接觸塞CP2係在TEG範圍1B中，加以連接於未包含擴散層之磊晶層EP。
接著，對於具有加以形成於TEG範圍1B之SRAM之佈局的TEG而言，進行VC檢查。之後，配線層之層積，及進行切割工程而形成半導體晶片的點，係與前述實施形態1同樣。
在本實施形態之半導體裝置之製造方法中，如上述，於晶片範圍之SOI基板上，形成SRAM。另外，作為劃片線SL(參照圖2)內之TEG，於SOI基板上，形成經由未具有源極．汲極範圍之MOSFET而加以構成之SRAM，連接加以連接於此SRAM之接觸塞。由將為了檢查接觸塞之導通不良的有無之VC檢查，對於上述TEG而言進行者，可得到與使用圖16~圖18所說明之半導體裝置同樣的效果。
即，由將構成形成於SOI基板上之TEG的MOSFET，做為未包含擴散層及延伸範圍之構造者，可防止在VC檢查時，SOI層內之電子則成為經由PN接合而 未供給至接觸塞之情況。隨之，可加大在VC檢查時之接觸塞之發光強度之故，可容易地判斷接觸塞之不良有無。隨之，VC檢查之精確度提升之故，可使半導體裝置之信賴性提升。
(實施形態4)
在以下，對於於具有SOI基板之晶片範圍內，設置未貢獻於製品之半導體晶片的動作之虛擬範圍，而於該虛擬範圍內之SOI基板上，在使用於VC檢查之TEG，設置具有未包含源極．汲極範圍之MOSFET之TEG，使用圖28加以說明。圖28係本實施形態之半導體裝置之平面圖，顯示對應於圖2所示之平面圖的晶片範圍周邊的構造。
如圖28所示，本實施形態之晶片範圍CP之周邊構成係與使用圖2而說明之前述實施形態略相同。但在此中，將使用於VC檢查之TEG，形成於晶片範圍CP內之虛擬範圍3R內。對於晶片範圍CP內，係與前述實施形態3同樣地，加以設置有包含形成於SOI基板上之SRAM之SRAM範圍1R。SRAM範圍1R與虛擬範圍3R係分離加以配置。對於SRAM範圍1R內，係加以形成有與圖4與圖16之晶片範圍1A所示之構造同樣之SRAM。
對此，對於虛擬範圍3R內，係在SOI基板上，加以形成有具有未包含源極．汲極範圍之MOSFET之SRAM。也就是，對於虛擬範圍3R內，係加以形成有與圖5與圖16之TEG範圍1B所示之構造同樣之SRAM。即，形成於 虛擬範圍3R內之SRAM係成為VC檢查的對象之TEG，在經由切割工程而加以形成之半導體晶片中，作為記憶元件而未加以使用之構造體。對於虛擬範圍3R內之SRAM，係加以連接有圖5及圖16所示之接觸塞CP2。
如本實施形態，即使將TEG形成於晶片範圍CP內，亦可得到與前述實施形態3同樣之效果。本實施形態之TEG係並非劃片線SL內，而加以形成於晶片範圍CP內之故，未在切割工程加以除去，而殘留於加以個片化之半導體晶片內者。
本實施形態之半導體裝置之製造工程係可經由與使用圖19~圖27而說明之工程同樣的方法而加以進行者。但如使用圖15而說明地，TEG係形成於晶片範圍CP內。
以上，依據實施形態而具體地說明過經由本發明者所作為之發明，但本發明係並不加以限定於前述實施形態者，而在不脫離其內容當然可做種種變更者。
例如，在前述實施形態1及其變形例，以及前述實施形態2之構成中，說明過於加以連接有構成TEG之接觸塞之主體矽基板上面，形成擴散層之情況。但如在前述實施形態3所述，為了防止經由PN接合而妨礙電子的移動，而在前述實施形態1及其變形例，以及前述實施形態2之構成中，由未於接觸塞之主體矽基板上面，形成擴散層者，而提高在VC檢查之接觸塞之發光強度亦可。
其他，將記載於實施形態之內容的一部分，記載於以下。
[附記1]
一種半導體裝置之製造方法，其中具有：(a)具有排列於主面之第1範圍及第2範圍，準備依序加以層積有半導體基板，埋入氧化膜及半導體層之SOI基板之工程， (b)於前述第1範圍之前述半導體層上，形成SRAM構造之第1記憶體單元， 於前述第2範圍之前述半導體層上，形成具有未含有擴散層於第2活性範圍內之複數之MOSFET之SRAM構造的第2記憶體單元之工程， (c)於前述第1記憶體單元之第1活性範圍，連接第1接觸塞， 於前述第2記憶體單元之前述第2活性範圍，形成構成VC檢查用之TEG的第2接觸塞之工程， 構成前述第2記憶體單元之MOSFET係於前述第2活性範圍內，未具有擴散層之虛擬的MOSFET。
[附記2]
如附記1記載之半導體裝置之製造方法，其中， 前述第2接觸塞係加以連接於構成前述第2記憶體單元之n通道型MOSFET之前述第2活性範圍者。

Claims (4)

  1. 一種半導體裝置之製造方法，其特徵為：包含以下之工程：(a)具有半導體基板、形成於前述半導體基板上之埋入氧化膜、及形成於埋入氧化膜上之半導體層，準備具有第1範圍及第2範圍之基板的工程；(b)前述(a)工程之後，經由除去位於前述第2範圍內之前述半導體層之一部分及位於前述第2範圍內之前述埋入氧化膜之一部分，露出位於前述第2範圍內之前述半導體基板之一部分的工程；(c)前述(b)工程之後，在位於前述第1範圍內之前述半導體基板之一部分上，隔著第1閘極絕緣膜，形成第1閘極電極的工程；(d)前述(c)工程之後，在各別位於前述第1範圍內之前述半導體基板之前述一部分及位於前述第2範圍內之前述半導體基板之前述一部分上，植入第1不純物的工程；(e)前述(d)工程之後，將各別位於前述第1範圍內之前述半導體基板之前述一部分及位於前述第2範圍內之前述半導體基板之前述一部分，以層間絕緣膜加以被覆的工程；(f)前述(e)工程之後，經由將位於前述第1範圍內之前述層間絕緣膜之第1部分及位於前述第2範圍內之前述層間絕緣膜之第2部分加以開口，在位於前述第1範圍內之前述半導體基板之前述一部分及位於前述第2範圍內之前述 半導體基板之前述一部分上，各別形成第1接觸孔及第2接觸孔的工程；(g)前述(f)工程之後，於前述第1接觸孔之內部及前述第2接觸孔之內部，經由各別埋入第1導體膜及第2導體膜，形成第1接觸塞及第2接觸塞的工程；(h)前述(g)工程之後，於前述第2接觸塞，照射電子線的工程。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，於前述(d)工程之後，且前述(e)工程之前，在各別位於前述第1範圍內之前述半導體基板之前述一部分及位於前述第2範圍內之前述半導體基板之前述一部分上，植入第2不純物；前述第2不純物之不純物濃度係較前述第1不純物之不純物濃度為高。
  3. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述基板係具有經由進行切割工程，取得半導體晶片之晶片範圍、和經由進行切割工程加以除除去之晶片劃片範圍；前述第1範圍係位於前述晶片範圍內，前述第2範圍係位於前述劃片範圍內。
  4. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述基板係具有經由進行切割工程，取得半導體晶片之晶片範圍、和經由進行切割工程加以除除去之晶片劃片範圍； 前述第1範圍及前述第2範圍係位於前述晶片範圍內。
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