CN104716049A - 协同设计倒装芯片以及硅中介层的方法 - Google Patents

协同设计倒装芯片以及硅中介层的方法 Download PDF

Info

Publication number
CN104716049A
CN104716049A CN201410723851.9A CN201410723851A CN104716049A CN 104716049 A CN104716049 A CN 104716049A CN 201410723851 A CN201410723851 A CN 201410723851A CN 104716049 A CN104716049 A CN 104716049A
Authority
CN
China
Prior art keywords
flip
chip
projection
intermediary layer
silicon intermediary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410723851.9A
Other languages
English (en)
Other versions
CN104716049B (zh
Inventor
方家伟
施启仁
黄升佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN104716049A publication Critical patent/CN104716049A/zh
Application granted granted Critical
Publication of CN104716049B publication Critical patent/CN104716049B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2113/00—Details relating to the application field
    • G06F2113/18—Chip packaging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开一种协同设计倒装芯片以及硅中介层的方法。该方法包括：得到关于倒装芯片的多个输入/输出接合垫、多个电源接脚以及多个电流-电阻限制条件的信息；根据所述信息，执行凸块规划程序，以得到所述倒装芯片的多个微凸块的总数量，并根据所述倒装芯片的所述微凸块的凸块布局而得到所述倒装芯片的每一所述电源接脚的最小电导；根据所述倒装芯片的所述电源接脚的所述最小电导，执行芯片-硅中介层绕线程序，以得到所述倒装芯片的重分布层绕线以及所述硅中介层的硅中介层绕线。本发明所公开的协同设计倒装芯片以及硅中介层的方法，可以提供双向的倒装芯片系统设计流程，能够加快设计周期、提高设计质量以及降低设计成本。

Description

协同设计倒装芯片以及硅中介层的方法
技术领域
本发明有关于一种芯片封装设计方法，特别是有关于一种协同设计(co-designing)倒装芯片(flip-chip)以及硅中介层(interposer)的方法。
背景技术
随着技术的进步，以硅中介层为基础的三维(3D)集成电路(也称为2.5D集成电路等)成为最有希望的解决方案，以增强系统性能、降低耗电以及支持异构集成(heterogeneous integration)。
硅中介层不是一个具体的封装类型，例如系统级封装(System in Package，SiP)或是堆叠式封装(Package on Package，POP)。硅中介层可以是较大的晶粒(die)，以作为多晶粒的载体。以硅中介层为基础的技术可将多个晶粒连接于硅中介层，然后硅中介层可安装于封装内。一般来说，在高速应用中以硅中介层为基础的技术是主要的选择，因为其具有下列优点：减少信号长度、异构集成、增加系统单芯片(System on Chip，SOC)的产品成品率等。为了增加这些优点，输入/输出接合垫(I/O pad)不仅沿着晶粒边缘放置(即周围-输入/输出倒装芯片(peripheral-I/O flip-chip))，也可在晶粒的整个区域(即区域-输入/输出倒装芯片(area-I/O flip-chip))。
在传统的设计流程中，倒装芯片通常独立设计的，然后再放置在硅中介层上，并最后使用芯片内连接来在硅中介层的重分布层(Re-Distribution Layer，RDL)上进行绕线(route)。传统的流程可能会遇到不合适的硅中介层微凸点(bump)分配(assignment)，因此在芯片内绕线需要相当大的额外努力，例如电流-电阻压降(IR drop)。
因此，需要能同时考虑硅中介层以及安装在该硅中介层上的多个倒装芯片。
发明内容
有鉴于此，本发明提供一种协同设计倒装芯片以及硅中介层的方法。
依据本发明一实施方式，提供一种协同设计倒装芯片以及硅中介层的方法，包括：得到关于倒装芯片的多个输入/输出接合垫、多个电源接脚以及多个电流-电阻限制条件的信息；根据所述信息，执行凸块规划程序，以得到所述倒装芯片的多个微凸块的总数量，并根据所述倒装芯片的所述微凸块的凸块布局而得到所述倒装芯片的每一所述电源接脚的最小电导；根据所述倒装芯片的所述电源接脚的所述最小电导，执行芯片-硅中介层绕线程序，以得到所述倒装芯片的重分布层绕线以及所述硅中介层的硅中介层绕线。
依据本发明另一实施方式，提供一种协同设计倒装芯片以及硅中介层的方法，包括：得到关于倒装芯片的多个输入/输出接合垫、多个电源接脚以及多个电流-电阻限制条件的信息；根据所述信息，执行凸块规划程序，以得到对应于所述倒装芯片的所述电源接脚的所述倒装芯片的多个电源凸块的最小数量，以及将所述倒装芯片的所述电源凸块的功率密度一致化，以得到所述倒装芯片的每一所述电源接脚的最小电导以及所述倒装芯片的微凸块的凸块布局；以及根据所述倒装芯片的所述电源接脚的所述最小电导以及所述凸块布局，执行芯片-硅中介层绕线程序，以得到流量网络，以及根据所述流量网络，以得到所述倒装芯片的重分布层绕线以及硅中介层的硅中介层绕线。
依据本发明又一实施方式，提供一种协同设计倒装芯片以及硅中介层的方法，包括：得到多个倒装芯片中关于每一所述倒装芯片的多个输入/输出接合垫、多个电源接脚以及多个电流-电阻限制条件的信息；根据所对应的信息，分别得到每一所述倒装芯片的多个电源凸块的最小数量；将每一所述倒装芯片的所述电源凸块的功率密度一致化，以分别得到所对应的所述倒装芯片的每一所述电源接脚的最小电导以及所对应的所述倒装芯片的微凸块的凸块布局；根据每一所述倒装芯片的所述电源接脚的所述最小电导以及所对应的所述凸块布局，分别建立流量网络；根据全部的所述流量网络，分别得到每一所述倒装芯片的所述电源凸块的凸块分配；根据所对应的所述凸块分配，分别得到每一所述倒装芯片的重分布层绕线；以及根据全部的所述重分布层绕线，得到硅中介层的硅中介层绕线。
本发明所提供的协同设计倒装芯片以及硅中介层的方法，可以提供双向的倒装芯片系统设计流程，能够加快设计周期、提高设计质量以及降低设计成本。
对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。
附图说明
图1为芯片-硅中介层结构。
图2为图1中芯片-硅中介层结构的绕线的俯视图。
图3为根据本发明一实施例所述的协同设计倒装芯片以及硅中介层的方法，其中图3的方法由可执行电子设计自动化工具的处理器所执行。
图4为根据本发明一实施例所述的图3中凸块规划程序的流程图。
图5为根据本发明用以说明根据倒装芯片的电源凸块的最小数量要求而进行电源凸块的密度分析的一实施例。
图6为根据本发明用以说明在倒装芯片中多个微凸块以及电源接脚之间的距离的一实施例。
图7为根据本发明一实施例所述的图3中芯片-硅中介层绕线程序的流程图。
图8A与图8B为根据本发明用以说明如何建立流量网络以执行倒装芯片同时发生的分配以及绕线的一实施例。
图9为根据本发明用以说明在硅中介层上两倒装芯片之间的完整绕线的一实施例。
图10A-图10C为在图7的步骤S730所执行的绕线路径改进的示意图。
具体实施方式
在权利要求书及说明书中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本权利要求书及说明书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在权利要求书及说明书中所提及的「包括」为开放式的用语，故应解释成「包括但不限定于」。另外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表所述第一装置可直接电连接于所述第二装置，或通过其他装置或连接手段间接地电连接至所述第二装置。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：
图1为芯片-硅中介层(interposer)结构100，而图2为图1中芯片-硅中介层结构100的绕线俯视图。芯片-硅中介层结构100包括两倒装芯片(flip-chip)110A与110B、硅中介层120、多个微凸块(micro bump)130以及多个控制塌陷高度芯片连接(Controlled Collapse Chip Connection，C4)凸块(bump)140。倒装芯片110A与110B通过微凸块130而连接于硅中介层120，以及倒装芯片110A与110B和硅中介层120可通过C4凸块140而安装在封装内。在图1中，芯片-硅中介层绕线可以区分为两个部分：(1)在每一倒装芯片的接合垫/接脚150以及微凸块130之间通过凸块接合垫160的重分布层(Re-Distribution Layer，RDL)绕线210；以及(2)在倒装芯片110A与110B的微凸块130以及C4凸块140之间通过硅穿孔(Through Silicon Via，TSV)的硅中介层绕线220。一般而言，在硅中介层上的各倒装芯片需要规划重分布层绕线210以及电源供应的微凸块。使用单一重分布层来分配接合垫/接脚150给微凸块130。然后，硅中介层绕线220会将微凸块130连接至另一微凸块130或是硅穿孔170。除了多芯片配置，微凸块规划不只会影响芯片-硅中介层绕线，也会影响电流-电阻压降(IRdrop)。例如，多余的绕线将在芯片-硅中介层绕线中绕过，而接合垫/接脚150会放置在芯片的全部区域内。因此，对微凸块130来说，信号凸块130S必须混入于电源凸块130P中，因而导致额外的电流-电阻压降。
图3为根据本发明一实施例所述的协同设计倒装芯片以及硅中介层的方法，其中图3的方法由可执行电子设计自动化(Electronic Design Automation，EDA)工具的处理器所执行。首先，在步骤S310，处理器会得到关于倒装芯片的信息，例如信号接合垫、电源接脚、电源消耗、电流-电阻限制(IR constrain)、走线(wire)与微凸块的设计规则，以及关于硅中介层的信息，例如走线的设计规则、凸块以及硅穿孔。接着，在步骤S320，对每一倒装芯片而言，处理器会根据在步骤S310所得到的信息而对该倒装芯片执行凸块规划程序，以便得到该倒装芯片的微凸块的凸块布局(bump placement)，其中在凸块布局中，该倒装芯片的每一电源凸块具有一致性的功率密度(power density)。在倒装芯片中，电源凸块连接于电源接脚的微凸块，而信号凸块连接于输入/输出接合垫(I/O pad)的微凸块。再者，在凸块规划程序中，可得到每一电源接合垫的最小电导(conductance)。接着，在步骤S330，处理器会根据每一倒装芯片的凸块布局而执行芯片-硅中介层绕线程序，以便得到每一倒装芯片的已知电流-电阻(IR-aware)的重分布层绕线以及硅中介层的已知电流-电阻的硅中介层绕线。接着，在步骤S340，处理器会执行已知电流-电阻的芯片-硅中介层绕线程序，用以根据重分布层绕线而将迷宫(maze)绕线应用于硅中介层绕线上，以便确保全部的绕线不会出现绕线拥塞(wire congestion)。于是，总线长可以最小化，因而可避免电流-电阻违规(IR violation)。
图4为根据本发明一实施例所述的图3中凸块规划程序的流程图。首先，在步骤S410，处理器会对每一倒装芯片的电源凸块密度进行分析，以估计每一倒装芯片的电源凸块的最小数量。在此例子中，为了简化说明，假设在每一区块内的功率密度以及电源网络(power mesh)是一致化的，以及多功率密度以及其电源网络可分别管理。考虑到可绕性，每一金属层的每一区块的金属密度也为固定的。因为倒装芯片的微凸块无法放置在倒装芯片的晶粒边缘(dieboundary)，处理器会根据下列方程式(1)来计算电源凸块的最小数量：
p 4 × V × δ × Σ i ∈ M 1 M ( i ) × G ( i ) = ( L d lp + 1 ) × ( W d lp + 1 ) - - - ( 1 ) ,
其中因数4表示在一块(tile)中的每一凸块供应25％的功率。对每一倒装芯片来说，在方程式(1)中，p表示倒装芯片的功率；V表示倒装芯片的供应电压；δ表示最大IR压降的限制；M表示金属层的总数量；M(i)表示第i层金属层的金属密度；G(i)表示第i层金属层的单位电导(unit conductance)；Ld表示倒装芯片的晶粒长度；Wd表示倒装芯片的晶粒宽度；以及lp表示凸块间距(pitch)。在得到凸块间距lp之后，处理器会根据下列方程式(2)而得到电源凸块的最小数量Bmin：
| B min | = L d lp × W d lp - - - ( 2 ) .
接着，在步骤S420，处理器会根据最小数量Bmin而执行静态IR分析，以决定微凸块的总数量Btotal，以便得到倒装芯片的凸块布局。例如，信号凸块以及电源凸块会结合在一起，以决定微凸块的总数量。根据晶粒宽度Wd以及晶粒长度Ld的比例，可得到能覆盖微凸块的总数量Btotal的具有最小尺寸的阵列来作为凸块布局。值得注意的是，微凸块的总数量Btotal大于信号凸块以及电源凸块的总和。再者，在凸块布局中，全部微凸块均匀地放置，以符合IR限制条件。接着，在步骤S430，根据在步骤S410所得到的电源凸块密度分析以及在步骤S420所得到的凸块布局，处理器会计算倒装芯片上每一电源接合垫的等效电导，以便得到每一电源接合垫的电导。
图5为根据本发明用以说明根据倒装芯片500的电源凸块510的最小数量要求而进行电源凸块的密度分析的一实施例。在此实施例中，倒装芯片500的晶粒边缘与相邻的微凸块之间的距离等于凸块间距lp的一半(例如lp/2)。全部的微凸块510均匀地放置在倒装芯片500，以便将等效电导最大化(即较低的IR压降)。在此实施例中，有三种类型的凸块区域。根据固定的功率密度，每一区域的功率与其面积成比例。首先，在倒装芯片500的中央，四个电源凸块510会形成区域A1。第二，在倒装芯片500的晶粒边缘，相邻的两电源凸块510会形成区域A2，其中区域A2的功率为区域A1的50％。第三，在倒装芯片500的每个晶粒角落，只有一个凸块510形成了区域A3，其中区域A3的功率为区域A1的25％。因为一致化的凸块布局以及一致化的功率密度，每一电源凸块510具有相同且最大的电流。在区域A1中，在倒装芯片500中央的IR压降是最差的，因为到邻近电源凸块510的距离最大。因此，处理器会判断出最小电导会发生在中央。在区域A2与A3中，最大的IR压降也发生在距离微凸块510最远的点。
图6为根据本发明用以说明在倒装芯片630中多个微凸块620以及电源接脚610之间的距离的一实施例。在图6中，每一电源接脚610的IR压降可通过等效电导Gk以及电流而得到。根据凸块布局，每一电源接脚610将汲取(draw)固定电流。因为一致化的电流分布以及固定的电流密度，等效电导Gk可根据电源接脚610以及微凸块620之间的距离而得到，如下列方程式(3)所显示:
G k = Σ i ∈ B 1 d i , k , ∀ k ∈ O - - - ( 3 ) ,
其中di,k表示第k个电源接脚以及第i个微凸块之间的距离。对每一电源接脚610而言，在电源接脚610以及微凸块620之间的电导相似的。当电源接脚610靠近微凸块620时，等效电导将增加。通过使用电源凸块的最小数量Bmin，处理器会根据下列方程式(4)而得到每一电源接脚的最小电导mk:
m k = Σ i ∈ B min 1 d i , k , ∀ k ∈ O - - - ( 4 ) .
假如电源接脚610的电导小于最小电导mk，则处理器会判断出有IR违规(IRviolation)发生。在得到凸块布局之后，微凸块的总数量Btotal大于最小数量Bmin。因此，倒装芯片的电源接脚等效电导Gk必须大于最小电导mk，于是可降低IR压降。此外，当处理器分配信号凸块至凸块布局时，由于信号凸块增加了，则等效电导Gk会减少。对每一电源接脚610来说，等效电导Gk大于最小电导mk(例如Gk≥α×mk)，其中α表示预先决定的参数，用以增加EDA工具以及方程式之间的相关性。在此实施例中，α的预设值为1。因此，处理器能得到已知IR的信号-凸块分配，以及每一电源接脚610的电导大于最小电导mk。
图7为根据本发明一实施例所述的图3中芯片-硅中介层绕线程序的流程图。首先，在步骤S710，处理器会根据最小电导mk来建立流量网络，以得到每一倒装芯片的重分布层绕线。接着，在步骤S720，处理器会使用流量网络来将IR限制条件模型化，以得到没有IR违规的凸块分配，其中凸块分配包括对应于倒装芯片的输入/输出接合垫的信号-凸块分配以及对应于倒装芯片的电源接脚的电源-凸块分配。同时地，处理器会根据凸块分配而得到硅中介层绕线。接着，在步骤S730，处理器会改善倒装芯片绕线的绕线路径以及具有通道绕线以及迷宫(maze)绕线的硅中介层绕线。于是，最后的绕线会具有符合IR限制条件的最小总线长的网状系统(net)。
图8A与图8B为根据本发明用以说明如何建立流量网络F以执行倒装芯片同时发生的分配以及绕线的一实施例。在图8A中(为了较佳地说明，只显示其中一块(tile))，重分布层节点810表示会通过块的线路的候选节点(candidatenode)。在此实施例中，每一微凸块820为八边形，且会有八个凸块节点830围绕着。根据重分布层节点810以及凸块节点830，处理器会得到所对应的Delaunay三角剖分(Delaunay Triangulation，DT)840以及其双(dual)泰森多边形(VoronoiDiagram，VD)850。在此实施例中，处理器会使用凸块节点830，以避免有一边(edge)会交叉于微凸块820。此外，处理器可使用重分布层节点810来覆盖对角线绕线拥塞(diagonal routing congestion)。在图8B中，处理器会插入输入/输出埠860，然后所得到的VD以及其所对应的边可以对对角线绕线拥塞以及面积-输入/输出接合垫(area-I/O pads)建立模型。接着，处理器会在VD边870的每一交叉点插入多个VD节点880。于是，根据VD，处理器能根据下列方程式(5)来建立每一倒装芯片的绕线网络F：
F = ( P ∪ Q ∪ Z ∪ U ∪ B ∪ { s , t } ⊆ T , E ) - - - ( 5 ) ,
其中Z表示重分布层节点810、U表示凸块节点830，而Q表示VD节点880。再者，T表示节点集(node set)，E表示边集(edge set)，s表示来源节点(source node)，而t表示槽(sink)节点。值得注意的是，边集E中的边不会彼此交叉，于是可避免走线交叉(wire crossing)。此外，有八种类型的边:(1)从微凸块至相邻的凸块节点的直线边；(2)从凸块节点至相邻的VD节点的直线边；(3)从VD节点至相邻的重分布层节点的直线边；(4)从重分布层节点至相邻的VD节点的直线边；(5)从VD节点至相邻的VD节点的直线边；(6)从VD节点至相邻的输入/输出接合垫的直线边；(7)从来源节点至微凸块的直线边；以及(8)从输入/输出接合垫至槽节点的直线边。于是，处理器能得到输入/输出接合垫860的绕线结果890。为了在绕线网络中得到最小总线长，处理器能应用线性规划(Linear Programming，LP)来解决重分布层绕线的问题，以便能在100％可绕性下将总线长最小化。例如，节点的输出侧的全部流量相同于输入侧的全部流量，以供流量保护。此外，每一输入/输出接合垫860至少会有一边会被选择。再者，一条线仅连接于微凸块820或是重分布层节点810。此外，通过一边的走线的最大数量会被限制，以避免绕线拥塞。于是，处理器能得到每一倒装芯片的整体绕线，其中整体绕线具有最小的整体-绕线线长，而且没有走线交叉或是对角线绕线拥塞的情况发生。再者，为了避免在绕现时有IR违规的现象发生，可使用流量网络F来模型化IR限制条件。根据每一电源接脚的最小电导mk，凸块分配将导致电导会大于或等于最小的一个。否则，电源接脚的IR压降将会超过IR限制条件，因为ΔV＝I/mk。假如信号-凸块分配不是IR已知的，则某些电源接脚将不会具有足够的微凸块来增加电导，因而将导致IR违规。
一般而言，硅中介层用来连接倒装芯片的独立晶粒。既然硅中介层绕线能应用传统芯片绕线(例如从第一层金属层至最顶金属层)，分配信号凸块来避免绕线绕道重要的。图9为根据本发明用以说明在硅中介层上两倒装芯片之间的完整绕线的一实施例。在此实施例中，处理器将考虑凸块分配，以减少硅中介层绕线上的总线长。在此实施例中，处理器会使用整数线性规划(Integer LinearProgramming，ILP)公式来解决在两倒装芯片以及硅中介层之间的绕线问题。此外，处理器能保证微凸块仅分配给一个输入/输出接合垫，且通过考虑硅中介层绕线上的距离，将分配较近的微凸块给输入/输出接合垫。因此，当没有绕线拥塞或是走线交叉发生时，重分布层绕线仍能使用凸块分配的结果来绕入(route)输入/输出接合垫。另一方面，重分布层绕线能再次改变凸块分配，以解决绕线拥塞或是走线交叉，以便减少硅中介层上的绕线长度。于是，处理器能完成重分布层绕线以及微凸块分配，以便将总线长最小化并且可避免IR违规。例如，根据全部倒装芯片的输入/输出接合垫，处理器可得到每一倒装芯片的微凸块的凸块分配。如图9所显示，根据第一倒装芯片的输入/输出接合垫P1以及第一倒装芯片的输入/输出接合垫P2，可得到第一倒装芯片的微凸块B1的凸块分配。相似地，根据第二倒装芯片的输入/输出接合垫P1以及第二倒装芯片的输入/输出接合垫P2，可得到第二倒装芯片的微凸块B2的凸块分配。假如判断出有绕线拥塞或是走线交叉的情况发生，则处理器将会再次改变凸块分配，以重新得到重分布层绕线。
图10A-图10C为在图7的步骤S730所执行的绕线路径改进的示意图。在图10A中，显示了每一VD边上走线的数量。接着，处理器将VD边分离至独立的重分布层绕线，如图10B所显示。在每一块(tile)上，重分布层绕线会当作通道绕线。因为欲连接到块边缘的全部的走线端点会被限制，在图10B中，每一输入/输出接合垫860会被投射至块边缘而作为虚拟接合垫1010。接着，处理器会使用存在于块边缘1020的线端点来定义顺序S＝<n1s、n2s、n2t、n1t、n3t>。为了避免在块1020上有走线交叉，虚拟接合垫1010必须导致顺序S＝<n1s、n2s、n2t、n1t、n3t、n3s>。于是，具有其他走线的输入/输出接合垫会被考虑。因此，当输入/输出接合垫以及其他走线独立时，可避免任何的走线交叉情况会发生。最后，根据凸块分配可应用迷宫绕线至硅中介层绕线，以及全部的走线可以被绕线而不会有走线交叉情况会发生，如图10C所显示。
根据本发明的实施例，为了IR压降，芯片-硅中介层绕线以及微凸块规划能同时地被处理。根据倒装芯片的凸块规则以及功率信息，可分析微凸块的位置以符合IR限制条件。对芯片-硅中介层绕线而言，计算机几何技术(例如Delaunay三角剖分以及泰森多边形)可应用在流量网络的公式，以便将IR压降以及总线长两者都最小化。使用芯片与硅中介层协同设计流程，可完整地满足IR限制条件。
以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。

Claims (28)

1.一种协同设计倒装芯片以及硅中介层的方法，其特征在于，所述协同设计倒装芯片以及硅中介层的方法包括以下步骤：
得到关于倒装芯片的多个输入/输出接合垫、多个电源接脚以及多个电流-电阻限制条件的信息；
根据所述信息，执行凸块规划程序，以得到所述倒装芯片的多个微凸块的总数量，并根据所述倒装芯片的所述微凸块的凸块布局而得到所述倒装芯片的每一所述电源接脚的最小电导；
根据所述倒装芯片的所述电源接脚的所述最小电导，执行芯片-硅中介层绕线程序，以得到所述倒装芯片的重分布层绕线以及所述硅中介层的硅中介层绕线。
2.如权利要求1所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行凸块规划程序的步骤还包括：
根据所述信息，得到对应于所述倒装芯片的所述电源接脚的所述倒装芯片的多个电源凸块的最小数量；以及
根据所述电源凸块的最小数量以及对应于所述倒装芯片的所述输入/输出接合垫的所述倒装芯片的多个信号凸块的数量，得到所述倒装芯片的所述微凸块的总数量。
3.如权利要求2所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述微凸块的总数量大于所述倒装芯片的所述电源凸块与所述信号凸块的总和。
4.如权利要求1所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行凸块规划程序的步骤还包括：
根据所述信息，将对应于所述倒装芯片的所述电源接脚的所述倒装芯片的多个电源凸块的功率密度一致化；以及
根据所述信息以及已一致化的所述倒装芯片的所述电源凸块的所述功率密度，得到所述倒装芯片的所述微凸块的所述凸块布局，
其中所述微凸块均匀地设置在所述倒装芯片上。
5.如权利要求4所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，在所述倒装芯片内，每一所述电源凸块具有相同且最大电流。
6.如权利要求4所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，在所述倒装芯片的晶粒边缘以及相邻于所述倒装芯片的所述晶粒边缘的所述微凸块之间的距离等于在所述凸块布局中所述微凸块的凸块间距的一半。
7.如权利要求1所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行凸块规划程序的步骤还包括：
根据所述凸块布局中所述电源接脚与所述微凸块之间的距离，得到每一所述电源接脚的等效电导；以及
根据所对应的所述等效电导以及对应于所述倒装芯片的所述电源接脚的所述倒装芯片的所述电源凸块的最小数量，得到每一所述电源接脚的所述最小电导，
其中每一所述电源接脚的所述等效电导大于所对应的所述最小电导。
8.如权利要求1所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行芯片-硅中介层绕线程序的步骤还包括：
根据所述电源接脚的所述最小电导以及所述凸块布局，建立流量网络；
根据所述流量网络，得到对应于所述倒装芯片的所述电源接脚的所述倒装芯片的所述电源凸块以及对应于所述倒装芯片的多个信号接合垫的所述倒装芯片的多个信号凸块的凸块分配；以及
根据所述凸块分配，得到所述倒装芯片的所述重分布层绕线。
9.如权利要求8所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述重分布层绕线的总线长最小化。
10.如权利要求8所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行芯片-硅中介层绕线程序的步骤还包括：
根据所述重分布层绕线，模型化所述电流-电阻限制条件，以防止所述凸块分配的电流-电阻违规；以及
根据已模型化的所述电流-电阻限制条件以及所述凸块分配，得到所述硅中介层绕线。
11.一种协同设计倒装芯片以及硅中介层的方法，包括：
得到关于倒装芯片的多个输入/输出接合垫、多个电源接脚以及多个电流-电阻限制条件的信息；
根据所述信息，执行凸块规划程序，以得到对应于所述倒装芯片的所述电源接脚的所述倒装芯片的多个电源凸块的最小数量，以及将所述倒装芯片的所述电源凸块的功率密度一致化，以得到所述倒装芯片的每一所述电源接脚的最小电导以及所述倒装芯片的微凸块的凸块布局；以及
根据所述倒装芯片的所述电源接脚的所述最小电导以及所述凸块布局，执行芯片-硅中介层绕线程序，以得到流量网络，以及根据所述流量网络，以得到所述倒装芯片的重分布层绕线以及硅中介层的硅中介层绕线。
12.如权利要求11所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行凸块规划程序的步骤还包括：
根据所述倒装芯片的所述电源凸块的最小数量以及对应于所述倒装芯片的输入/输出埠的所述倒装芯片的多个信号凸块的数量，得到所述倒装芯片的所述微凸块的总数量，
其中所述微凸块的总数量大于所述倒装芯片的所述电源凸块与所述信号凸块的总和。
13.如权利要求11所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行凸块规划程序的步骤还包括：
根据所述信息以及已一致化的所述倒装芯片的所述电源凸块的功率密度，得到所述倒装芯片的所述微凸块的所述凸块布局，
其中所述微凸块均匀地设置在所述倒装芯片上。
14.如权利要求13所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，在所述倒装芯片内每一所述电源凸块具有相同且最大电流。
15.如权利要求13所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，在所述倒装芯片的晶粒边缘以及相邻于所述倒装芯片的所述晶粒边缘的所述微凸块之间的距离等于在所述凸块布局中所述微凸块的凸块间距的一半。
16.如权利要求11所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行所述凸块规划程序的步骤还包括：
根据所述凸块布局中所述电源接脚与所述微凸块之间的距离，得到每一所述电源接脚的等效电导；以及
根据所对应的所述等效电导以及对应于所述倒装芯片的所述电源接脚的所述倒装芯片的所述电源凸块的最小数量，得到每一所述电源接脚的所述最小电导，
其中每一所述电源接脚的所述等效电导大于所对应的所述最小电导。
17.如权利要求11所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行芯片-硅中介层绕线程序的步骤还包括：
根据所述电源接脚的所述最小电导，建立所述流量网络；
根据所述流量网络，得到对应于所述倒装芯片的所述电源接脚的所述倒装芯片的所述电源凸块以及对应于所述倒装芯片的多个信号接合垫的所述倒装芯片的多个信号凸块的凸块分配；以及
根据所述凸块分配，得到所述倒装芯片的所述重分布层绕线。
18.如权利要求17所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述重分布层绕线的总线长最小化。
19.如权利要求17所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，所述执行芯片-硅中介层绕线程序的步骤还包括：
根据所述重分布层绕线，模型化所述电流-电阻限制条件，以防止所述凸块分配的电流-电阻违规；以及
根据已模型化的所述电流-电阻限制条件以及所述凸块分配，得到所述硅中介层绕线。
20.一种协同设计倒装芯片以及硅中介层的方法，包括：
得到多个倒装芯片中关于每一所述倒装芯片的多个输入/输出接合垫、多个电源接脚以及多个电流-电阻限制条件的信息；
根据所对应的信息，分别得到每一所述倒装芯片的多个电源凸块的最小数量；
将每一所述倒装芯片的所述电源凸块的功率密度一致化，以分别得到所对应的所述倒装芯片的每一所述电源接脚的最小电导以及所对应的所述倒装芯片的微凸块的凸块布局；
根据每一所述倒装芯片的所述电源接脚的所述最小电导以及所对应的所述凸块布局，分别建立流量网络；
根据全部的所述流量网络，分别得到每一所述倒装芯片的所述电源凸块的凸块分配；
根据所对应的所述凸块分配，分别得到每一所述倒装芯片的重分布层绕线；以及
根据全部的所述重分布层绕线，得到硅中介层的硅中介层绕线。
21.如权利要求20所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，还包括：
根据所对应的所述倒装芯片的所述电源凸块的最小数量以及多个信号凸块的数量，分别得到每一所述倒装芯片的多个所述微凸块的总数量，
其中所述倒装芯片的所述微凸块的总数量大于所述倒装芯片的所述电源凸块与所述信号凸块的总和。
22.如权利要求20所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，还包括：
根据所对应的所述信息以及已一致化的所对应的所述倒装芯片的所述电源凸块的功率密度，得到每一所述倒装芯片的所述微凸块的所述凸块布局，
其中所述微凸块均匀地设置在所对应的所述倒装芯片上。
23.如权利要求22所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，在每一所述倒装芯片内每一所述电源凸块具有相同且最大电流。
24.如权利要求22所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，在所述倒装芯片的一晶粒边缘以及相邻于所述倒装芯片的所述晶粒边缘的所述微凸块之间的距离等于在所述凸块布局中所述微凸块的一凸块间距的一半。
25.如权利要求20所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，还包括：
分别根据每一所述倒装芯片的所述凸块布局中所述电源接脚与所述微凸块之间的距离，得到每一所述电源接脚的等效电导；以及
分别根据所对应的所述等效电导以及每一所述倒装芯片的所述电源凸块的最小数量，得到每一所述电源接脚的所述最小电导，
其中每一所述倒装芯片中每一所述电源接脚的所述等效电导大于所对应的所述最小电导。
26.如权利要求20所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，还包括：
判断每一所述倒装芯片的所述重分布层绕线是否具有绕线拥塞或是走线交叉；以及
当判断出所述倒装芯片的所述重分布层绕线具有绕线拥塞或是走线交叉时，更改所述倒装芯片的所对应的所述凸块分配。
27.如权利要求26所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，每一所述倒装芯片的所述重分布层绕线的总线长最小化。
28.如权利要求20所述的协同设计倒装芯片以及硅中介层的方法，其特征在于，还包括：
根据每一所述倒装芯片的所述重分布层绕线，模型化所述电流-电阻限制条件，以防止所述凸块分配的电流-电阻违规；以及
根据全部所述倒装芯片的已模型化的所述电流-电阻限制条件以及所述凸块分配，得到所述硅中介层绕线。
CN201410723851.9A 2013-12-03 2014-12-03 协同设计倒装芯片以及硅中介层的方法 Active CN104716049B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361911021P 2013-12-03 2013-12-03
US61/911,021 2013-12-03
US14/546,238 US9589092B2 (en) 2013-12-03 2014-11-18 Method for co-designing flip-chip and interposer
US14/546,238 2014-11-18

Publications (2)

Publication Number Publication Date
CN104716049A true CN104716049A (zh) 2015-06-17
CN104716049B CN104716049B (zh) 2017-09-15

Family

ID=53265553

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201410684986.9A Active CN104679935B (zh) 2013-12-03 2014-11-25 倒装芯片封装协同设计方法
CN201711286216.9A Pending CN107918714A (zh) 2013-12-03 2014-11-25 倒装芯片封装协同设计方法
CN201410723851.9A Active CN104716049B (zh) 2013-12-03 2014-12-03 协同设计倒装芯片以及硅中介层的方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201410684986.9A Active CN104679935B (zh) 2013-12-03 2014-11-25 倒装芯片封装协同设计方法
CN201711286216.9A Pending CN107918714A (zh) 2013-12-03 2014-11-25 倒装芯片封装协同设计方法

Country Status (2)

Country Link
US (3) US9305131B2 (zh)
CN (3) CN104679935B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115688672A (zh) * 2022-11-14 2023-02-03 深圳市奇普乐芯片技术有限公司 显示方法、装置、终端及存储介质
WO2023184392A1 (zh) * 2022-03-31 2023-10-05 华为技术有限公司 确定与凸点连接的单元排布的方法及装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074631B2 (en) * 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
EP3304364A4 (en) * 2015-06-05 2018-07-11 Chaoyang Semiconductor Jiangyin Technology Co., Ltd. Integrated system of pdn implementation and digital co-synthesis
US10565346B1 (en) * 2017-06-30 2020-02-18 Xilinx, Inc. Placement, routing, and deadlock removal for network-on-chip using integer linear programming
US10839125B1 (en) * 2018-09-24 2020-11-17 Xilinx, Inc. Post-placement and post-routing physical synthesis for multi-die integrated circuits
US10943049B2 (en) * 2018-09-28 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Rule check violation prediction systems and methods
US11068636B2 (en) 2019-04-05 2021-07-20 Samsung Electronics Co., Ltd. Method for semiconductor package and semiconductor package design system
US10796069B1 (en) * 2019-06-06 2020-10-06 International Business Machines Corporation Bump connection placement in quantum devices in a flip chip configuration
US20210398906A1 (en) * 2020-06-23 2021-12-23 Intel Corporation Scalable and interoperable phyless die-to-die io solution
US11238206B1 (en) 2021-03-26 2022-02-01 Xilinx, Inc. Partition wire assignment for routing multi-partition circuit designs
KR20220151307A (ko) 2021-05-06 2022-11-15 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
WO2023014512A1 (en) * 2021-08-02 2023-02-09 Advanced Micro Devices, Inc. Automatic redistribution layer via generation
US11960813B2 (en) 2021-08-02 2024-04-16 Advanced Micro Devices, Inc. Automatic redistribution layer via generation
CN115688671B (zh) * 2022-11-14 2023-11-03 深圳市奇普乐芯片技术有限公司 布线方法、装置、终端及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280446A (zh) * 2010-06-09 2011-12-14 Lsi公司 电源网格的最优化
US20120211885A1 (en) * 2011-02-17 2012-08-23 Choi Yunseok Semiconductor package having through silicon via (tsv) interposer and method of manufacturing the semiconductor package
US20130154128A1 (en) * 2011-12-20 2013-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic Place and Route Method for Electromigration Tolerant Power Distribution
CN103413796A (zh) * 2013-07-16 2013-11-27 中国科学院计算技术研究所 一种基板多芯片集成的大端口互连类芯片及实现方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060116A (en) * 1990-04-20 1991-10-22 Grobman Warren D Electronics system with direct write engineering change capability
US5251097A (en) * 1990-06-11 1993-10-05 Supercomputer Systems Limited Partnership Packaging architecture for a highly parallel multiprocessor system
US6461895B1 (en) * 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
JP3535804B2 (ja) * 2000-04-28 2004-06-07 Ｎｅｃマイクロシステム株式会社 フリップチップ型半導体装置の設計方法
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
US6483330B1 (en) * 2000-09-11 2002-11-19 Eaglestone Partners I, Llc Method for selecting components for a matched set using wafer interposers
US6815712B1 (en) * 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US20030102159A1 (en) * 2001-12-04 2003-06-05 Loo Mike C. Optimum power and ground bump pad and bump patterns for flip chip packaging
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
US6934924B2 (en) * 2003-01-31 2005-08-23 Terachip Inc. Layout methodology and system for automated place and route
US7781873B2 (en) * 2003-04-28 2010-08-24 Kingston Technology Corporation Encapsulated leadframe semiconductor package for random access memory integrated circuits
US7065721B2 (en) * 2003-07-28 2006-06-20 Lsi Logic Corporation Optimized bond out method for flip chip wafers
US6875921B1 (en) * 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US7216324B2 (en) * 2005-03-11 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for designing chip package by re-using existing mask designs
US20070094630A1 (en) * 2005-10-21 2007-04-26 Texas Instruments Incorporated Power grid design in an integrated circuit
JP4851216B2 (ja) * 2006-03-28 2012-01-11 富士通セミコンダクター株式会社 半導体集積回路における試験時の電源供給方法および半導体集積回路用ｃａｄシステム
US7915081B2 (en) * 2006-03-31 2011-03-29 Intel Corporation Flexible interconnect pattern on semiconductor package
US7581198B2 (en) * 2006-10-07 2009-08-25 Active-Semi, Inc. Method and system for the modular design and layout of integrated circuits
JP4312784B2 (ja) * 2006-10-26 2009-08-12 Ｎｅｃエレクトロニクス株式会社 Ｅｓｄ解析装置、ｅｓｄ解析プログラム、半導体装置の設計方法、半導体装置の製造方法
KR101557273B1 (ko) * 2009-03-17 2015-10-05 삼성전자주식회사 반도체 패키지
JP2009200101A (ja) * 2008-02-19 2009-09-03 Liquid Design Systems:Kk 半導体チップ及び半導体装置
US7838975B2 (en) * 2008-05-27 2010-11-23 Mediatek Inc. Flip-chip package with fan-out WLCSP
US8006216B1 (en) * 2008-06-06 2011-08-23 Magma Design Automation, Inc. Dynamic push for topological routing of semiconductor packages
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US8604603B2 (en) * 2009-02-20 2013-12-10 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers
CN101853835B (zh) * 2009-04-03 2012-10-03 南茂科技股份有限公司 倒装芯片封装的制造方法
WO2011027186A1 (zh) * 2009-09-02 2011-03-10 先进封装技术私人有限公司 封装结构
KR101044293B1 (ko) * 2009-10-30 2011-06-29 주식회사 엔타시스 다중 전압 도메인의 전력 배선망에서의 전원/접지 패드의 위치 및 개수를 최적화하는 방법
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8448118B2 (en) * 2011-02-22 2013-05-21 International Business Machines Corporation Determining intra-die wirebond pad placement locations in integrated circuit
US8786080B2 (en) * 2011-03-11 2014-07-22 Altera Corporation Systems including an I/O stack and methods for fabricating such systems
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
US10074600B2 (en) * 2012-03-30 2018-09-11 Ati Technologies Ulc Method of manufacturing interposer-based damping resistor
US9267988B2 (en) * 2013-03-14 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip eye diagram capture
US20140289693A1 (en) * 2013-03-25 2014-09-25 Prasanth KODURI System and method for improved net routing
US9165877B2 (en) * 2013-10-04 2015-10-20 Mediatek Inc. Fan-out semiconductor package with copper pillar bumps
US20150171039A1 (en) * 2013-12-13 2015-06-18 Chipmos Technologies Inc. Redistribution layer alloy structure and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280446A (zh) * 2010-06-09 2011-12-14 Lsi公司 电源网格的最优化
US20120211885A1 (en) * 2011-02-17 2012-08-23 Choi Yunseok Semiconductor package having through silicon via (tsv) interposer and method of manufacturing the semiconductor package
US20130154128A1 (en) * 2011-12-20 2013-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic Place and Route Method for Electromigration Tolerant Power Distribution
CN103413796A (zh) * 2013-07-16 2013-11-27 中国科学院计算技术研究所 一种基板多芯片集成的大端口互连类芯片及实现方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023184392A1 (zh) * 2022-03-31 2023-10-05 华为技术有限公司 确定与凸点连接的单元排布的方法及装置
CN115688672A (zh) * 2022-11-14 2023-02-03 深圳市奇普乐芯片技术有限公司 显示方法、装置、终端及存储介质
CN115688672B (zh) * 2022-11-14 2024-03-08 深圳市奇普乐芯片技术有限公司 显示方法、装置、终端及存储介质

Also Published As

Publication number Publication date
US20150154337A1 (en) 2015-06-04
CN104716049B (zh) 2017-09-15
US20150154336A1 (en) 2015-06-04
CN104679935A (zh) 2015-06-03
US9305131B2 (en) 2016-04-05
US9552452B2 (en) 2017-01-24
CN104679935B (zh) 2018-02-16
US9589092B2 (en) 2017-03-07
US20160217244A1 (en) 2016-07-28
CN107918714A (zh) 2018-04-17

Similar Documents

Publication Publication Date Title
CN104716049A (zh) 协同设计倒装芯片以及硅中介层的方法
KR102423040B1 (ko) 3차원 집적회로 디자인을 생성하는 방법
Dong et al. System-level cost analysis and design exploration for three-dimensional integrated circuits (3D ICs)
Tsai et al. Through-silicon via planning in 3-D floorplanning
CN110088897A (zh) 直接键合原生互连件和有源基部管芯
CN102622468B (zh) 基于并行计算的大规模集成电路通道布线系统
US8689160B2 (en) Method and apparatus of an integrated circuit
JP2005135971A (ja) 半導体集積回路の配線設計方法及び半導体集積回路
CN103763174B (zh) 一种基于功能块的虚拟网络映射方法
CN113688593A (zh) 一种三维集成电路片间混合键合布局布线优化方法
CN104063558A (zh) 基于线性规划的大规模集成电路通道布线方法
US9886193B2 (en) Architecture and implementation of cortical system, and fabricating an architecture using 3D wafer scale integration
Taouil et al. Test impact on the overall die-to-wafer 3D stacked IC cost
Hwang et al. Chiplet-based system PSI optimization for 2.5 D/3D advanced packaging implementation
CN108304261A (zh) 一种基于6D-Torus网络的作业调度方法和装置
US20220336415A1 (en) Grid-based interconnect system for modular integrated circuit systems
US20220337251A1 (en) Systems and methods for modular disaggregated integrated circuit systems
CN107622993A (zh) 在3d集成电路中共享的硅穿孔
Kumar et al. Network-on-chips on 3-D ICs: Past, present, and future
CN104573146B (zh) 时钟信号传输调整方法及相关集成电路结构
Jagtap et al. A methodology for early exploration of TSV placement topologies in 3D stacked ICs
Pangracious et al. Designing a 3D tree-based FPGA: Optimization of butterfly programmable interconnect topology using 3D technology
Fang et al. IR to routing challenge and solution for interposer-based design
Ravichandran et al. Physical layout automation for system-on-packages
Lee et al. A novel methodology for power delivery network optimization in 3-D ICs Using Through-Silicon-Via Technology

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant