CN104679935B - 倒装芯片封装协同设计方法 - Google Patents

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Abstract

本发明公开一种倒装芯片封装协同设计方法。倒装芯片封装协同设计方法包括:提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息;根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行第一输入/输出接垫布置;使用重分布层布线分析装置执行所述芯片的所述第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果;根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果;以及根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。本发明所公开的倒装芯片封装协同设计方法,可以提供双向的倒装芯片系统设计流程。

Description

倒装芯片封装协同设计方法
技术领域
本发明有关于一种芯片封装设计方法,特别是有关于一种倒装芯片封装协同设计(flip chip packaging co-design)方法。
背景技术
使用规则的凸块图案(regular bump patterns)以进行倒装芯片协同设计的传统方法已被公开,并且在各种文献中都有所讨论,例如美国专利US7117467。然而,传统的方法并不考虑输入/输出(I/O)焊垫和/或重分布层(redistribution layer,RDL)的要求,由于芯片的输入/输出信息、重分布层信息、和/或电源域信息以及印刷电路版的连接信息没有预先提供,因此不能处理非均匀电源域以改善压降(IR drops)。
因此,传统的方法需要更多的设计周期和更大的芯片尺寸,以及造成更严重的压降。
发明内容
有鉴于此,本发明提供一种倒装芯片封装协同设计方法。
依据本发明一实施方式,提供一种倒装芯片封装协同设计方法,包括:提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息;根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行第一输入/输出接垫布置;使用重分布层布线分析装置执行所述芯片的所述第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果;根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果;以及根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
依据本发明另一实施方式,提供一种倒装芯片封装协同设计方法,包括:提供所述芯片的电源域信息和输入/输出接垫信息以及印刷电路板的连接信息;根据所述芯片的所述输入/输出接垫信息和所述输入/输出接垫信息以及所述印刷电路板的所述连接信息执行第一输入/输出接垫布置;使用压降分析装置执行所述芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果;根据所述凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果;以及根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
本发明所提供的倒装芯片封装协同设计方法,可以提供双向的倒装芯片系统设计流程,能够加快设计周期、提高设计质量以及降低设计成本。
对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说,本发明的各目的是明显的。
附图说明
图1为根据本发明第一实施例的倒装芯片封装协同设计方法的流程图。
图2为根据本发明第二实施例的倒装芯片封装协同设计方法的流程图。
图3为根据本发明第三实施例的倒装芯片封装协同设计方法的流程图。
图4为根据本发明第四实施例的倒装芯片封装协同设计方法的流程图。
图5为根据本发明第五实施例的倒装芯片封装协同设计方法的流程图。
图6为根据本发明第六实施例的倒装芯片封装协同设计方法的流程图。
图7为根据本发明第七实施例的倒装芯片封装协同设计方法的流程图。
图8为根据本发明第八实施例的倒装芯片封装协同设计方法的流程图。
图9为根据本发明第九实施例的倒装芯片封装协同设计方法的流程图。
图10为根据本发明第十实施例的倒装芯片封装协同设计方法的流程图。
图11为根据本发明第十一实施例的倒装芯片封装协同设计方法的流程图。
图12为根据本发明第十二实施例的倒装芯片封装协同设计方法的流程图。
具体实施方式
在权利要求书及说明书中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解,硬件制造商可能会用不同的名词来称呼同样的组件。本权利要求书及说明书并不以名称的差异来作为区分组件的方式,而是以组件在功能上的差异来作为区分的准则。在权利要求书及说明书中所提及的「包括」为开放式的用语,故应解释成「包括但不限定于」。另外,「耦接」一词在此包括任何直接及间接的电气连接手段。因此,若文中描述第一装置耦接于第二装置,则代表所述第一装置可直接电连接于所述第二装置,或通过其他装置或连接手段间接地电连接至所述第二装置。
请参考图1,图1为根据本发明第一实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路(SOC integrated circuit)。如果可得到大致上相同的结果,则步骤不一定要遵照图1所示的顺序来执行。根据本发明第一实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤100:开始倒装芯片的芯片-封装-印刷电路板(chip-package-printedcircuit board)的协同设计。
步骤102:提供芯片的输入/输出接垫信息和印刷电路板的连接信息。
步骤104:根据芯片的输入/输出接垫信息和印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤106:使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果。
步骤108:根据凸块接垫间隙分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤110:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤112;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤108以再次执行封装的凸块接垫计划。
步骤112:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤114:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤116;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤112以再次执行芯片的输入/输出接垫布置。
步骤116:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛(converge)到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了(pass)压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤118;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤108以再次执行封装的凸块接垫计划。
步骤118:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的输入/输出接垫信息和印刷电路板的连接信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距,因此本发明的第一实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。值得注意的是,上述实施例仅为说明本发明,并非用以限定本发明。
请参考图2,图2为根据本发明第二实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图2所示的顺序来执行。根据本发明第二实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤200:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤202:提供芯片的输入/输出接垫信息和印刷电路板的连接信息。
步骤204:根据芯片的输入/输出接垫信息和印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤206:使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果。
步骤208:根据凸块接垫间隙分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤210:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤212;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤208以再次执行封装的凸块接垫计划。
步骤212:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤214:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤216;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤212以再次执行芯片的输入/输出接垫布置。
步骤216:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤218;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤206以再次执行芯片的第一输入/输出接垫的凸块接垫间隙分析。
步骤218:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的输入/输出接垫信息和印刷电路板的连接信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距,因此本发明的第二实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。值得注意的是,上述实施例仅为说明本发明,并非用以限定本发明。
请参考图3,图3为根据本发明第三实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图3所示的顺序来执行。根据本发明第三实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤300:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤302:提供芯片的输入/输出接垫信息和重分布层布线信息以及印刷电路板的连接信息。
步骤304:根据芯片的输入/输出接垫信息和重分布层布线信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤306:使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果。
步骤308:根据凸块接垫间隙分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤310:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤312;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤308以再次执行封装的凸块接垫计划。
步骤312:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤314:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤316;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤312以再次执行芯片的输入/输出接垫布置。
步骤316:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤318;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤308以再次执行封装的凸块接垫计划。
步骤318:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的输入/输出接垫信息和重分布层布线信息以及印刷电路板的连接信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距和重分布层的布线,因此本发明的第三实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。值得注意的是,上述实施例仅为说明本发明,并非用以限定本发明。
请参考图4,图4为根据本发明第四实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图4所示的顺序来执行。根据本发明第四实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤400:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤402:提供芯片的输入/输出接垫信息和重分布层布线信息以及印刷电路板的连接信息。
步骤404:根据芯片的输入/输出接垫信息和重分布层布线信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤406:使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果。
步骤408:根据凸块接垫间隙分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤410:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤412;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤408以再次执行封装的凸块接垫计划。
步骤412:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤414:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤416;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤412以再次执行芯片的输入/输出接垫布置。
步骤416:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤418;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤406以再次执行芯片的第一输入/输出接垫的凸块接垫间隙分析。
步骤418:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的输入/输出接垫信息和重分布层布线信息以及印刷电路板的连接信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距和重分布层的布线,因此本发明的第四实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。值得注意的是,上述实施例仅为说明本发明,并非用以限定本发明。
请参考图5,图5为根据本发明第五实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图5所示的顺序来执行。根据本发明第五实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤500:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤502:提供芯片的输入/输出接垫信息和电源域信息以及印刷电路板的连接信息。
步骤504:根据芯片的输入/输出接垫信息和电源域信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤506:使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果,以及使用压降分析装置执行芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
步骤508:根据凸块接垫间隙分析结果和凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤510:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤512;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤508以再次执行封装的凸块接垫计划。
步骤512:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤514:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤516;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤512以再次执行芯片的输入/输出接垫布置。
步骤516:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤518;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤508以再次执行封装的凸块接垫计划。
步骤518:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的输入/输出接垫信息和电源域信息以及印刷电路板的连接信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距、重分布层的布线以及需要用于压降的凸块接垫计数/位置,因此本发明的第五实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。
请参考图6,图6为根据本发明第六实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图6所示的顺序来执行。根据本发明第六实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤600:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤602:提供芯片的输入/输出接垫信息和电源域信息以及印刷电路板的连接信息。
步骤604:根据芯片的输入/输出接垫信息和电源域信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤606:使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果,以及使用压降分析装置执行芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
步骤608:根据凸块接垫间隙分析结果和凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤610:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤612;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤608以再次执行封装的凸块接垫计划。
步骤612:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤614:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤616;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤612以再次执行芯片的输入/输出接垫布置。
步骤616:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤618;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤606以再次执行芯片的第一输入/输出接垫的凸块接垫间隙分析和/或凸块接垫计数/位置分析。
步骤618:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的输入/输出接垫信息和电源域信息以及印刷电路板的连接信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距、重分布层的布线以及需要用于压降的凸块接垫计数/位置,因此本发明的第六实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。
请参考图7,图7为根据本发明第七实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图7所示的顺序来执行。根据本发明第七实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤700:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤702:提供芯片的输入/输出接垫信息、重分布层布线信息和电源域信息以及印刷电路板的连接信息。
步骤704:根据芯片的输入/输出接垫信息、重分布层布线信息和电源域信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤706:使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果,以及使用压降分析装置执行芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
步骤708:根据凸块接垫间隙分析结果和凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤710:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤712;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤708以再次执行封装的凸块接垫计划。
步骤712:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤714:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤716;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤712以再次执行芯片的输入/输出接垫布置。
步骤716:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤718;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤708以再次执行封装的凸块接垫计划。
步骤718:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的输入/输出接垫信息、重分布层布线信息和电源域信息以及印刷电路板的连接信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距、重分布层的布线以及需要用于压降的凸块接垫计数/位置,因此本发明的第七实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。
请参考图8,图8为根据本发明第八实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图8所示的顺序来执行。根据本发明第八实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤800:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤802:提供芯片的输入/输出接垫信息、重分布层布线信息和电源域信息以及印刷电路板的连接信息。
步骤804:根据芯片的输入/输出接垫信息、重分布层布线信息和电源域信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤806:使用重分布层布线分析装置执行芯片的第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果,以及使用压降分析装置执行芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
步骤808:根据凸块接垫间隙分析结果和凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤810:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤812;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤808以再次执行封装的凸块接垫计划。
步骤812:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤814:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤816;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤812以再次执行芯片的输入/输出接垫布置。
步骤816:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤818;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤806以再次执行芯片的第一输入/输出接垫的凸块接垫间隙分析和/或凸块接垫计数/位置分析。
步骤818:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的输入/输出接垫信息、重分布层布线信息和电源域信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距、重分布层的布线以及需要用于压降的凸块接垫计数/位置,因此本发明的第八实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。
请参考图9,图9为根据本发明第九实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图9所示的顺序来执行。根据本发明第九实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤900:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤902:提供芯片的电源域信息以及印刷电路板的连接信息。
步骤904:根据芯片的电源域信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤906:使用压降分析装置执行芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
步骤908:根据凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤910:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤912;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤908以再次执行封装的凸块接垫计划。
步骤912:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤914:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤916;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤912以再次执行芯片的输入/输出接垫布置。
步骤916:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤918;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤908以再次执行封装的凸块接垫计划。
步骤918:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的电源域信息以及印刷电路板的连接信息以及在封装设计之前就确定了需要用于压降的凸块接垫计数/位置,因此本发明的第九实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。
请参考图10,图10为根据本发明第十实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图10所示的顺序来执行。根据本发明第十实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤1000:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤1002:提供芯片的电源域信息以及印刷电路板的连接信息。
步骤1004:根据芯片的电源域信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤1006:使用压降分析装置执行芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
步骤1008:根据凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤1010:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤1012;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤1008以再次执行封装的凸块接垫计划。
步骤1012:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤1014:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤1016;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤1012以再次执行芯片的输入/输出接垫布置。
步骤1016:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤1018;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤1006以再次执行芯片的第一输入/输出接垫的凸块接垫计数/位置分析。
步骤1018:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的电源域信息以及印刷电路板的连接信息以及在封装设计之前就确定了需要用于压降的凸块接垫计数/位置,因此本发明的第十实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。
请参考图11,图11为根据本发明第十一实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图11所示的顺序来执行。根据本发明第十一实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤1100:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤1102:提供芯片的重分布层布线信息和电源域信息以及印刷电路板的连接信息。
步骤1104:根据芯片的重分布层布线信息和电源域信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤1106:使用压降分析装置执行芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
步骤1108:根据凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤1110:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤1112;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤1108以再次执行封装的凸块接垫计划。
步骤1112:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤1114:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤1116;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤1112以再次执行芯片的输入/输出接垫布置。
步骤1116:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤1118;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤1108以再次执行封装的凸块接垫计划。
步骤1118:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的重分布层布线信息和电源域信息以及印刷电路板的连接信息以及在封装设计之前就确定了需要用于压降的凸块接垫计数/位置,因此本发明的第十一实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。
请参考图12,图12为根据本发明第十二实施例的倒装芯片封装协同设计方法的流程图,其中倒装芯片应用于片上系统集成电路。如果可得到大致上相同的结果,则步骤不一定要遵照图12所示的顺序来执行。根据本发明第十二实施例的倒装芯片封装协同设计方法包括以下步骤:
步骤1200:开始倒装芯片的芯片-封装-印刷电路板的协同设计。
步骤1202:提供芯片的重分布层布线信息和电源域信息以及印刷电路板的连接信息。
步骤1204:根据芯片的重分布层布线信息和电源域信息以及印刷电路板的连接信息执行第一输入/输出接垫布置。
步骤1206:使用压降分析装置执行芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
步骤1208:根据凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果。
步骤1210:审查倒装芯片的印刷电路板的限制;如果产生的凸块接垫计划结果符合印刷电路板的限制,则保持产生的凸块接垫计划结果并跳至步骤1212;以及如果产生的凸块接垫计划结果不符合印刷电路板的限制,则回到步骤1208以再次执行封装的凸块接垫计划。
步骤1212:根据凸块接垫计划结果执行芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
步骤1214:在执行芯片的第二输入/输出接垫布置之后,审查倒装芯片的芯片限制;如果产生的输入/输出接垫结果符合芯片限制,则保持输入/输出接垫布置结果并跳至步骤1216;以及如果产生的输入/输出接垫结果不符合芯片限制,则回到步骤1212以再次执行芯片的输入/输出接垫布置。
步骤1216:通过对输入/输出接垫布置结果执行压降分析,确定输入/输出接垫布置结果是否收敛到倒装芯片的最终输入/输出接垫布置;如果输入/输出接垫布置结果通过了压降分析,则确定输入/输出接垫布置结果收敛到最终输入/输出接垫布置并跳至步骤1218;如果输入/输出接垫布置结果不能通过压降分析,则回到步骤1206以再次执行芯片的第一输入/输出接垫的凸块接垫计数/位置分析。
步骤1218:结束倒装芯片的芯片-封装-印刷电路板的协同设计。
简要总结来说,由于提前提供了芯片的重分布层布线信息和电源域信息以及印刷电路板的连接信息以及在封装设计之前就确定了需要用于压降的凸块接垫计数/位置,因此本发明的第十二实施例可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。
应当理解的是,在不脱离本发明的精神和范围内,本发明可以应用于任何集成电路设计,包括基于平台的(platform-based)集成电路设计等。平台是一个大尺寸、高复杂性的半导体装置,包括以下的一个或多个元件:(1)存储器;(2)晶体管的可定制阵列(customizable array);(3)知识产权块(intellectual property block);(4)处理器,例如,内嵌式标准产品(embedded standard product,ESP);(5)嵌入式编程逻辑块;(6)互连(interconnect)。例如,LSI逻辑公司(LSI Logic Corp.)开发的RapidChip就是一个平台的实例。另外,值得注意的是,根据本发明说明书的教导,计算机领域的技术人员容易理解,可以使用传统的通用数字计算机编程来实现本发明的前述实施例。软件领域的技术人员容易理解,熟练的程序员基于本发明的教导可以容易地准备合适的软件代码。
此外,应当理解的是,本发明可以方便地采用软件包(software package)的形式实现。软件包可以是计算机程序产品,该计算机程序产品使用包含有存储的计算机代码的计算机可读存储介质,该存储的计算机代码用于编程计算机以执行本发明揭露的功能和步骤。计算机可读存储介质包括,但不限于,任何类型的常规的软盘、光盘、CD-ROM、磁光盘(magneto-optical disk)、ROM、RAM、EPROM、EEPROM、磁卡或光卡(magnetic or opticalcard),或任何其他合适的存储电指令的媒体。此外,应当理解的是,在本发明的方法流程中所揭露的步骤的特定顺序或层级仅作为例举。基于设计偏好,在本发明的范围内,在本发明的方法流程中所揭露的步骤的特定顺序或层级可以重新排布。
简单总结而言,由于提前提供了芯片的输入/输出接垫信息、重分布层布线信息和/或电源域信息以及印刷电路板的连接信息,以及在封装设计之前就确定了输入/输出接垫布置的凸块间距、重分布层的布线和/或需要用于压降的凸块接垫计数/位置,因此本发明可以提供双向的倒装芯片系统设计流程。与传统的倒装芯片协同设计方法相比,本发明的优势在于,提供了双向的倒装芯片协同设计流程,分析了芯片识别凸块间距,加快了设计周期(即更短的设计周期),提高了设计质量(即更优的压降),以及降低了设计成本(即更小的芯片尺寸)。此外,可以确信的是,通过上述描述,本发明及相应的优势可以容易地理解。在不脱离本发明的精神和范围内或不牺牲所有材料的优点的前提下,很显然,各个组件的形式、结构和排列可以有多种变化。上文所述的形式仅作为本发明的一较佳实施例,而权利要求的意图为包含此类的变化。
以上所述仅为本发明的较佳实施方式,凡依本发明权利要求所做的均等变化和修饰,均应属本发明的涵盖范围。

Claims (21)

1.一种倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法包括以下步骤:
提供所述芯片的输入/输出接垫信息和印刷电路板的连接信息;
根据所述芯片的所述输入/输出接垫信息和所述印刷电路板的所述连接信息执行第一输入/输出接垫布置;
使用重分布层布线分析装置执行所述芯片的所述第一输入/输出接垫布置的凸块接垫间隙分析,以产生凸块接垫间隙分析结果;
根据所述凸块接垫间隙分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果;以及
根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
2.如权利要求1所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
提供所述芯片的重分布层布线信息。
3.如权利要求2所述的倒装芯片封装协同设计方法,其特征在于,所述执行第一输入/输出接垫布置的步骤还根据所述芯片的所述重分布层布线信息。
4.如权利要求1所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
提供所述芯片的电源域信息。
5.如权利要求4所述的倒装芯片封装协同设计方法,其特征在于,所述执行第一输入/输出接垫布置的步骤还根据所述芯片的所述电源域信息。
6.如权利要求4所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
使用压降分析装置执行所述芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果。
7.如权利要求6所述的倒装芯片封装协同设计方法,其特征在于,所述执行封装的凸块接垫计划的步骤,还根据所述凸块接垫计数/位置分析结果来执行。
8.如权利要求1所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
在执行所述封装的所述凸块接垫计划之后,审查所述倒装芯片的所述印刷电路板的限制;
如果产生的所述凸块接垫计划结果符合所述印刷电路板的限制,保持产生的所述凸块接垫计划结果;以及
如果产生的所述凸块接垫计划结果不符合所述印刷电路板的限制,再次执行所述封装的所述凸块接垫计划。
9.如权利要求1所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
在执行所述芯片的所述第二输入/输出接垫布置之后,审查所述倒装芯片的芯片限制;
如果产生的所述输入/输出接垫结果符合所述芯片限制,保持所述输入/输出接垫布置结果;以及
如果产生的所述输入/输出接垫结果不符合所述芯片限制,再次执行所述芯片的所述输入/输出接垫布置。
10.如权利要求1所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
通过对所述输入/输出接垫布置结果执行压降分析,确定所述输入/输出接垫布置结果是否收敛到所述倒装芯片的最终输入/输出接垫布置。
11.如权利要求10所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
如果所述输入/输出接垫布置结果不能通过所述压降分析,再次执行所述封装的所述凸块接垫计划;以及
如果所述输入/输出接垫布置结果通过了所述压降分析,确定所述输入/输出接垫布置结果收敛到所述最终输入/输出接垫布置。
12.如权利要求10所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
如果所述输入/输出接垫布置结果不能通过所述压降分析,再次使用所述重分布层布线分析装置执行所述芯片的所述第一输入/输出接垫布置的所述凸块接垫间隙分析;以及
如果所述输入/输出接垫布置结果通过了所述压降分析,确定所述输入/输出接垫布置结果收敛到所述最终输入/输出接垫布置。
13.一种倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法包括以下步骤:
提供所述芯片的电源域信息和输入/输出接垫信息以及印刷电路板的连接信息;
根据所述芯片的所述电源域信息和所述输入/输出接垫信息以及所述印刷电路板的所述连接信息执行第一输入/输出接垫布置;
使用压降分析装置执行所述芯片的多个电源域的凸块接垫计数/位置分析,以产生凸块接垫计数/位置分析结果;
根据所述凸块接垫计数/位置分析结果执行封装的凸块接垫计划,以产生凸块接垫计划结果;以及
根据所述凸块接垫计划结果执行所述芯片的第二输入/输出接垫布置,以产生输入/输出接垫布置结果。
14.如权利要求13所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
提供所述芯片的重分布层布线信息。
15.如权利要求14所述的倒装芯片封装协同设计方法,其特征在于,所述执行第一输入/输出接垫布置的步骤还根据所述芯片的所述重分布层布线信息。
16.如权利要求13所述的倒装芯片封装协同设计方法,其特征在于,所述执行封装的凸块接垫计划的步骤,还根据所述芯片的所述凸块接垫计数/位置分析结果来执行。
17.如权利要求13所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
在执行所述封装的所述凸块接垫计划之后,审查所述倒装芯片的所述印刷电路板的限制;
如果产生的所述凸块接垫计划结果符合所述印刷电路板的限制,保持产生的所述凸块接垫计划结果;以及
如果产生的所述凸块接垫计划结果不符合所述印刷电路板的限制,再次执行所述封装的所述凸块接垫计划。
18.如权利要求13所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
在执行所述芯片的所述第二输入/输出接垫布置之后,审查所述倒装芯片的芯片限制;
如果产生的所述输入/输出接垫结果符合所述芯片限制,保持所述输入/输出接垫布置结果;以及
如果产生的所述输入/输出接垫结果不符合所述芯片限制,再次执行所述芯片的所述输入/输出接垫布置。
19.如权利要求13所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
通过对所述输入/输出接垫布置结果执行压降分析,确定所述输入/输出接垫布置结果是否收敛到所述倒装芯片的最终输入/输出接垫布置。
20.如权利要求19所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
如果所述输入/输出接垫布置结果不能通过所述压降分析,再次执行所述封装的所述凸块接垫计划;以及
如果所述输入/输出接垫布置结果通过了所述压降分析,确定所述输入/输出接垫布置结果收敛到所述最终输入/输出接垫布置。
21.如权利要求19所述的倒装芯片封装协同设计方法,其特征在于,所述倒装芯片封装协同设计方法还包括:
如果所述输入/输出接垫布置结果不能通过所述压降分析,再次使用所述压降分析装置执行所述芯片的所述多个电源域的所述凸块接垫计数/位置分析;以及
如果所述输入/输出接垫布置结果通过了所述压降分析,确定所述输入/输出接垫布置结果收敛到所述最终输入/输出接垫布置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074631B2 (en) * 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
WO2016197149A1 (en) * 2015-06-05 2016-12-08 Taner Dosluoglu Integrated system of pdn implementation and digital co-synthesis
US10565346B1 (en) * 2017-06-30 2020-02-18 Xilinx, Inc. Placement, routing, and deadlock removal for network-on-chip using integer linear programming
US10839125B1 (en) * 2018-09-24 2020-11-17 Xilinx, Inc. Post-placement and post-routing physical synthesis for multi-die integrated circuits
US10943049B2 (en) * 2018-09-28 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Rule check violation prediction systems and methods
US11068636B2 (en) 2019-04-05 2021-07-20 Samsung Electronics Co., Ltd. Method for semiconductor package and semiconductor package design system
US10796069B1 (en) * 2019-06-06 2020-10-06 International Business Machines Corporation Bump connection placement in quantum devices in a flip chip configuration
US11238206B1 (en) 2021-03-26 2022-02-01 Xilinx, Inc. Partition wire assignment for routing multi-partition circuit designs
KR20220151307A (ko) 2021-05-06 2022-11-15 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
WO2023014512A1 (en) * 2021-08-02 2023-02-09 Advanced Micro Devices, Inc. Automatic redistribution layer via generation
WO2023184392A1 (zh) * 2022-03-31 2023-10-05 华为技术有限公司 确定与凸点连接的单元排布的方法及装置
CN115688671B (zh) * 2022-11-14 2023-11-03 深圳市奇普乐芯片技术有限公司 布线方法、装置、终端及存储介质
CN115688672B (zh) * 2022-11-14 2024-03-08 深圳市奇普乐芯片技术有限公司 显示方法、装置、终端及存储介质

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060116A (en) * 1990-04-20 1991-10-22 Grobman Warren D Electronics system with direct write engineering change capability
US5251097A (en) * 1990-06-11 1993-10-05 Supercomputer Systems Limited Partnership Packaging architecture for a highly parallel multiprocessor system
US6461895B1 (en) * 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
JP3535804B2 (ja) * 2000-04-28 2004-06-07 Necマイクロシステム株式会社 フリップチップ型半導体装置の設計方法
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
US6483330B1 (en) * 2000-09-11 2002-11-19 Eaglestone Partners I, Llc Method for selecting components for a matched set using wafer interposers
US6815712B1 (en) * 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US20030102159A1 (en) * 2001-12-04 2003-06-05 Loo Mike C. Optimum power and ground bump pad and bump patterns for flip chip packaging
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
US6934924B2 (en) * 2003-01-31 2005-08-23 Terachip Inc. Layout methodology and system for automated place and route
US7781873B2 (en) * 2003-04-28 2010-08-24 Kingston Technology Corporation Encapsulated leadframe semiconductor package for random access memory integrated circuits
US7065721B2 (en) * 2003-07-28 2006-06-20 Lsi Logic Corporation Optimized bond out method for flip chip wafers
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US6875921B1 (en) * 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer
US7216324B2 (en) * 2005-03-11 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for designing chip package by re-using existing mask designs
US20070094630A1 (en) * 2005-10-21 2007-04-26 Texas Instruments Incorporated Power grid design in an integrated circuit
JP4851216B2 (ja) * 2006-03-28 2012-01-11 富士通セミコンダクター株式会社 半導体集積回路における試験時の電源供給方法および半導体集積回路用cadシステム
US7915081B2 (en) * 2006-03-31 2011-03-29 Intel Corporation Flexible interconnect pattern on semiconductor package
US7581198B2 (en) * 2006-10-07 2009-08-25 Active-Semi, Inc. Method and system for the modular design and layout of integrated circuits
JP4312784B2 (ja) * 2006-10-26 2009-08-12 Necエレクトロニクス株式会社 Esd解析装置、esd解析プログラム、半導体装置の設計方法、半導体装置の製造方法
KR101557273B1 (ko) * 2009-03-17 2015-10-05 삼성전자주식회사 반도체 패키지
JP2009200101A (ja) * 2008-02-19 2009-09-03 Liquid Design Systems:Kk 半導体チップ及び半導体装置
US7838975B2 (en) * 2008-05-27 2010-11-23 Mediatek Inc. Flip-chip package with fan-out WLCSP
US8006216B1 (en) * 2008-06-06 2011-08-23 Magma Design Automation, Inc. Dynamic push for topological routing of semiconductor packages
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US8604603B2 (en) * 2009-02-20 2013-12-10 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers
CN101853835B (zh) * 2009-04-03 2012-10-03 南茂科技股份有限公司 倒装芯片封装的制造方法
US8796844B2 (en) * 2009-09-02 2014-08-05 Advanpack Solutions Pte Ltd. Package structure
KR101044293B1 (ko) * 2009-10-30 2011-06-29 주식회사 엔타시스 다중 전압 도메인의 전력 배선망에서의 전원/접지 패드의 위치 및 개수를 최적화하는 방법
US8336018B2 (en) * 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Tsv를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US8448118B2 (en) * 2011-02-22 2013-05-21 International Business Machines Corporation Determining intra-die wirebond pad placement locations in integrated circuit
US8786080B2 (en) * 2011-03-11 2014-07-22 Altera Corporation Systems including an I/O stack and methods for fabricating such systems
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
US8694945B2 (en) * 2011-12-20 2014-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic place and route method for electromigration tolerant power distribution
US10074600B2 (en) * 2012-03-30 2018-09-11 Ati Technologies Ulc Method of manufacturing interposer-based damping resistor
US9267988B2 (en) * 2013-03-14 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip eye diagram capture
US20140289693A1 (en) * 2013-03-25 2014-09-25 Prasanth KODURI System and method for improved net routing
CN103413796B (zh) * 2013-07-16 2016-01-06 中国科学院计算技术研究所 一种基板多芯片集成的大端口互连类芯片及实现方法
US9165877B2 (en) * 2013-10-04 2015-10-20 Mediatek Inc. Fan-out semiconductor package with copper pillar bumps
US20150171039A1 (en) * 2013-12-13 2015-06-18 Chipmos Technologies Inc. Redistribution layer alloy structure and manufacturing method thereof

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