CN104715092A - 一种层次版图验证中快速建立Label与图形连接关系的方法 - Google Patents
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Abstract
本发明公布了一种层次版图验证中快速建立Label与图形连接关系的方法,所属的技术领域是集成电路计算机辅助设计领域,尤其是涉及集成电路版图的设计规则检查(DRC)和版图与原理图的一致性检查(LVS)领域。本发明涉及三个关键步骤:(1)通过划分二维网格,快速建立Label的投影数据;(2)基于等价转化思想,将Label与图形建立连接关系的问题转化为图形与图形建立连接关系的问题;(3)层次的选择提升和扫描线方法,按拓扑顺序自底向上,依次为各单元建立转化后的矩形与原图形的连接关系。在层次版图验证中利用本方法,可以快速建立Label与图形的连接关系,有利于设计人员快速定位问题和修改版图,提高工作效率。
Description
技术领域
本发明是一种用于层次版图验证中快速建立Label与图形连接关系的方法,所属的技术领域是集成电路计算机辅助设计领域,尤其是涉及集成电路版图的设计规则检查(DRC)和版图与原理图的一致性检查(LVS)领域。
背景技术
随着集成电路技术的发展,芯片的特征尺寸越来越小,单个芯片的集成度不断提高,结构和工艺日益复杂,版图数据库的规模成倍增加。随着版图规模的扩大,使得在集成电路设计的各个阶段所需验证的设计规则不断增多。其中集成电路版图的设计规则检查(DRC)以及集成电路版图与原理图的一致性检查(LVS)变得越来越重要,它们对于减少设计错误、降低设计成本和设计失败的风险具有重要作用。在超大规模集成电路的设计中,版图规模急剧膨胀,如何在版图中快速地定位问题,成为集成电路设计面临的又一项挑战。
在集成电路版图设计的过程中,通常会加入很多Label,通过建立这些Label与图形之间的连接关系,可以标记电路的连接关系,标记不同的电位等,这些标记可以用来检查电路的连接关系是否正确,也可以用来检查电路中是否存在开路或短路的问题。随着集成电路技术的不断发展,版图数据规模不断增大,连接关系越来越复杂。在层次的版图中,快速建立Label与图形之间的连接关系显得越来越重要。本发明基于等价转化思想和划分二维网格的策略,提出了一种快速建立Label与图形之间连接关系的方法,有利于设计人员快速定位问题和修改版图,提高工作效率。
发明内容
本发明针对集成电路层次版图设计中所面临的快速建立Label与图形之间连接关系的问题,基于等价转化思想和划分二维网格的策略,提出了一种用于层次版图验证中快速建立Label与图形连接关系的方法。本方法的基本思路如下:首先,将版图中的Label依据位置点放入到一个均匀的二维网格中,遍历子单元Instance的边框,通过折半查找方法,找出位于边框内的所有Label,并将其投影到子单元中,投影下去的Label为子单元的投影数据;其次,利用等价转化的方法,将Label转化为以位置点为中心,大小为2x2的矩形,从而将Label与图形之间建立连接关系的问题转化为图形与图形之间建立连接关系的问题。最后,在每个单元中建立转化后的矩形与原图形的连接关系。
主要技术方案包括以下三个方面:
第一,基于划分二维网格的Label快速投影方法。按照拓扑顺序自顶向下,依次在每个单元中,依据Label的位置点将其放入一个均匀的二维网格中,遍历当前单元的所有子单元,采用折半查找的方法,在二维网格中选出与子单元的Instance边框有重叠部分的Label,经过坐标变换,将其投影到子单元中作为Label的投影数据。
第二,等价转化的方法。将Label等价转化为以位置点为中心,大小为2x2的矩形,从而把Label与图形之间建立连接关系的问题转化为图形与图形之间建立连接关系的问题。
第三,层次的选择提升和扫描线方法。按照拓扑顺序自底向上,依次在每个单元中,执行以下三个步骤:a)将子单元中需要提升的图形数据提升,并与当前单元中的图形数据合并;b)利用扫描线方法,建立转化后的矩形与原图形之间的连接关系;c)利用当前单元中Label的投影数据,选择当前单元中需要提升的图形数据。
附图说明
图1 方法总流程图;
图2. 层次版图示例;
图3. 子单元中连接关系建立的示例;
图4. 顶层单元中连接关系建立的示例;
具体实施方式
本方法的处理流程如图1所示。下面结合实例介绍本方法的具体实施方式,如图2(1)所示,顶层单元中有两个Label(Label1和Label2)和一个图形(G1),同时调用了子单元B;子单元B中的结构如图2(2)所示,有一个Label(Label3)和两个图形(G2和G3),以下结合图2所示的实例介绍本方法的具体步骤:
步骤1:基于划分二维网格的Label快速投影方法。如图2 (1)所示,在顶层单元中,将Label放入均匀的二维网格中,通过折半查找的方式,得到与子单元B的Instance边框有重叠的Label(如图2(1)中所示的Label2),所以将Label2经过坐标变换投影到子单元B中,如图3(2)中Label2所示。
步骤2:按拓扑顺序自底向上,依次在每个单元中建立Label与图形之间的连接关系。
在子单元B中,如图3所示,由于B单元没有子单元,所以图形数据即为B单元中的图形数据,首先,将Label转化为2x2的矩形,如图3(1)所示;其次,利用扫描线建立转化后的矩形与原图形之间的连接关系,由于每一个转化后的矩形对应一个Label,所以得到的连接关系的结果为<Label3,G3>;最后,利用单元B中Label的投影数据,选择需要提升的图形,如图3(2)所示,投影数据为Label2 ,由于图形G2与Label2有重叠部分,所以图形G2提升。
在顶层单元中,如图4所示,首先,提升子单元的图形数据,并与当前单元中的图形合并,如图4(1)所示,图形G2为提升的图形,合并后的图形为G1和G3;其次,将Label转化为2x2的矩形,如图4(2)所示;最后,利用扫描线建立转化后的矩形与原图形之间的连接关系,得到的结果为<Label1,G1>和<Label2,G2>。
Claims (4)
1.一种层次版图验证中快速建立Label与图形连接关系的方法,其技术特征包含以下三点:①Label快速投影方法,采用划分二维网格的方法,按拓扑顺序自顶向下,依次在每个单元中建立Label的投影数据;②等价转化方法,将Label转化为以位置点为中心,大小为2x2的矩形,从而将Label与图形之间建立连接关系的问题转化为图形与图形之间建立连接关系的问题;③层次的选择提升和扫描线方法,按拓扑顺序自底向上,依次在每个单元中建立转化后的矩形与原图形之间的连接关系。
2. 根据权利要求1所述的“Label快速投影方法”,其特征在于:采用划分二维网格的方法,在X和Y两个方向上建立一个均匀的二维网格,将Label依据位置点放入二维网格中,然后用子单元的Instance边框,采用折半查找的方法,找到与子单元Instance边框有重叠关系的二维网格中的Label,经过坐标变换,将Label投影到子单元中。
3.根据权利要求1所述的“等价转化方法”,其特征在于:将Label等价转化为以Label的位置点为中心点,大小为2x2的矩形,然后建立转化后的矩形与原图形之间的连接关系。
4.根据权利要求1所述的“层次的选择提升和扫描线方法”,其特征在于,按拓扑顺序自底向上,依次在每个单元中执行以下三个步骤:a)将子单元中需要提升的图形数据提升,并与当前单元中的图形数据合并;b)利用扫描线方法,建立转化后的矩形与原图形之间的连接关系;c)利用当前单元中Label的投影数据,选择当前单元中需要提升的图形数据。
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Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
Country | Link |
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CN (1) | CN104715092B (zh) |
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