CN104701370A - 稳流管及其制造方法 - Google Patents

稳流管及其制造方法 Download PDF

Info

Publication number
CN104701370A
CN104701370A CN201310656180.4A CN201310656180A CN104701370A CN 104701370 A CN104701370 A CN 104701370A CN 201310656180 A CN201310656180 A CN 201310656180A CN 104701370 A CN104701370 A CN 104701370A
Authority
CN
China
Prior art keywords
type
type region
epitaxial loayer
region
type epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310656180.4A
Other languages
English (en)
Inventor
钱文生
刘冬华
段文婷
胡君
石晶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201310656180.4A priority Critical patent/CN104701370A/zh
Publication of CN104701370A publication Critical patent/CN104701370A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种稳流管，包括：形成于P+硅衬底正面表面的第一P型外延层和第二P型外延层；在第一P型外延层中形成有两个第一N型区、在第二P型外延层中形成有两个第二N型区，第二N型区位于对应的第一N型区的顶部，两个第一N型区之间的间距小于第二N型区之间的间距，第一N型区之间和第二N型区之间的外延层组成纵向导电通道，在纵向导电通道顶部表面形成有P+区。本发明通过第一N型区的位置定义出器件的纵向导电通道的夹断发生的初始位置，从而能将器件的纵向导电通道的夹断发生的初始位置设置在外延层的内部，能够避免外延层的表面缺陷导致器件失效，提高器件的稳定性和良率。本发明还公开了一种稳流管的制造方法。

Description

稳流管及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种稳流管。本发明还涉及一种稳流管的制造方法。
背景技术
稳流管作为分立器件，由于可提高电路稳定性及保护电路而被广泛采用。如图1所示，是现有稳流管的结构图；现有稳流管包括：
P型重掺杂的硅衬底101。在硅衬底101的正面表面形成有P型外延层102，P型外延层102的厚度越大，稳流管的纵向耐压越大。
两个形成于P型外延层102表面的N型区103，两个N型区103之间的所述P型外延层102组成所述稳流管的纵向导电通道，两个所述第一N型区103之间的间距越大，所述稳流管的纵向导电通道越宽,稳流管的导通电流越大。
P+区104，形成于两个N型区103之间的所述P型外延层102表面的部分区域中。由P+区104组成纵向导电通道的源区，由硅衬底101组成所述纵向导电通道的漏区。
在各N型区103、P+区104的顶部分别形成有金属接触孔105，各N型区103都通过对应的金属接触孔105连接到由正面金属层106组成的栅极，P+区104通过对应的金属接触孔105连接到由正面金属层106组成的源极；硅衬底101的背面形成有由背面金属层组成的漏极。
稳流管工作时，通过N型区103实现对纵向导电通道中的P型外延层102的完全耗尽从而实现纵向导电通道的夹断，在夹断状态下稳流管实现稳定的导通电流。但是如图1所示稳流管的纵向导电通道的夹断位置是位于P型外延层102的表面，通常会因P型外延层102的表面缺陷导致器件失效，良率下降。
发明内容
本发明所要解决的技术问题是提供一种稳流管，能将器件的夹断位置设置在外延层内部，能够避免外延层的表面缺陷导致器件失效，提高器件的稳定性和良率。为此，本发明还提供一种稳流管的制造方法。
为解决上述技术问题，本发明提供的稳流管包括：
P型重掺杂的硅衬底。
第一P型外延层，形成于所述硅衬底的正面表面，所述第一P型外延层为耐压层，所述第一P型外延层的厚度越大，稳流管的纵向耐压越大。
在所述第一P型外延层表面形成有两个第一N型区，两个所述第一N型区相隔一定距离。
在所述第一P型外延层表面形成有第二P型外延层，在两个所述第一N型区的顶部上方的所述第二P型外延层中分别形成有一个第二N型区，各所述第二N型区贯穿整个所述第二P型外延层并和底部对应的所述第一N型区相接触，两个所述第一N型区之间的间距小于两个所述第二N型区之间的间距，由位于两个所述第二N型区之间的所述第二P型外延层以及位于两个所述第一N型区之间的所述第一P型外延层组成所述稳流管的纵向导电通道。
第一P+区，形成于两个所述第二N型区之间的所述第二P型外延层表面的部分区域中；由所述第一P+区组成所述纵向导电通道的源区，由所述硅衬底组成所述纵向导电通道的漏区。
在各所述第二N型区顶部分别形成有金属接触孔并都通过对应的所述金属接触孔连接到由正面金属层组成的栅极，在所述第一P+区的顶部形成有金属接触孔并该金属接触孔连接到由正面金属层组成的源极；所述硅衬底的背面形成有由背面金属层组成的漏极。
所述稳流管工作时，位于两个所述第一N型区之间的所述第一P型外延层完全耗尽所需电压小于位于两个所述第二N型区之间的所述第二P型外延层完全耗尽所需电压，所述纵向导电通道的夹断从所述第一N型区之间的所述第一P型外延层开始，并由所述第一N型区定义出所述纵向导电通道的夹断发生的初始位置。
进一步的改进是，在所述第二N型区的表面形成有第三N+区，所述第三N+区和对应的所述金属接触孔形成欧姆接触。
为解决上述技术问题，本发明提供的稳流管的制造方法包括如下步骤：
步骤一、在P型重掺杂的硅衬底的正面表面形成第一P型外延层，所述第一P型外延层为耐压层，所述第一P型外延层的厚度越大，稳流管的纵向耐压越大。
步骤二、采用正面N型离子注入工艺在在所述第一P型外延层表面形成两个第一N型区，两个所述第一N型区相隔一定距离。
步骤三、在所述第一P型外延层表面形成第二P型外延层。
步骤四、采用正面N型离子注入工艺在两个所述第一N型区的顶部上方的所述第二P型外延层中分别形成一个第二N型区，各所述第二N型区贯穿整个所述第二P型外延层并和底部对应的所述第一N型区相接触，两个所述第一N型区之间的间距小于两个所述第二N型区之间的间距，由位于两个所述第二N型区之间的所述第二P型外延层以及位于两个所述第一N型区之间的所述第一P型外延层组成所述稳流管的纵向导电通道。
步骤五、采样正面P+离子注入工艺在两个所述第二N型区之间的所述第二P型外延层表面的部分区域中形成第一P+区；由所述第一P+区组成所述纵向导电通道的源区，由所述硅衬底组成所述纵向导电通道的漏区。
步骤六、在各所述第二N型区和所述第一P+区的顶部分别形成金属接触孔，形成正面金属层并对所述正面金属层进行光刻刻蚀形成栅极和源极图形，各所述第二N型区都通过对应的所述金属接触孔连接到栅极，所述第一P+区通过对应的所述金属接触孔连接到源极。
步骤七、在所述硅衬底的背面形成背面金属层并由所述背面金属层组成的漏极；所述稳流管工作时，位于两个所述第一N型区之间的所述第一P型外延层完全耗尽所需电压小于位于两个所述第二N型区之间的所述第二P型外延层完全耗尽所需电压，所述纵向导电通道的夹断从所述第一N型区之间的所述第一P型外延层开始，并由所述第一N型区定义出所述纵向导电通道的夹断发生的初始位置。
进一步的改进是，在步骤四中形成所述第二N型区之后，还包括采样正面N+离子注入工艺在两个所述第二N型区中分别形成一个第三N+区的步骤，所述第三N+区和对应的所述金属接触孔形成欧姆接触。
本发明器件通过两层外延层的设置，将形成于底部的第一P外延层中形成的第一N型区之间的间距设定为小于形成于顶部的第二P型外延层中形成的第二N型区之间的间距，能够通过第一N型区的位置定义出器件的纵向导电通道的夹断发生的初始位置，从而能将器件的纵向导电通道的夹断发生的初始位置设置在外延层的内部，能够避免外延层的表面缺陷导致器件失效，提高器件的稳定性和良率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有稳流管的结构图；
图2是本发明实施例稳流管的结构图；
图3A-图3D是本发明实施例方法的各步骤中的器件结构图。
具体实施方式
如图2所示，是本发明实施例稳流管的结构图；本发明实施例稳流管包括：
P型重掺杂的硅衬底1。
第一P型外延层2，形成于所述硅衬底1的正面表面，所述第一P型外延层2为耐压层，所述第一P型外延层2的厚度越大，稳流管的纵向耐压越大。
在所述第一P型外延层2表面形成有两个第一N型区3，两个所述第一N型区3相隔一定距离。
在所述第一P型外延层2表面形成有第二P型外延层4，在两个所述第一N型区3的顶部上方的所述第二P型外延层4中分别形成有一个第二N型区5，各所述第二N型区5贯穿整个所述第二P型外延层4并和底部对应的所述第一N型区3相接触，两个所述第一N型区3之间的间距小于两个所述第二N型区5之间的间距，由位于两个所述第二N型区5之间的所述第二P型外延层4以及位于两个所述第一N型区3之间的所述第一P型外延层2组成所述稳流管的纵向导电通道。
第一P+区6，形成于两个所述第二N型区5之间的所述第二P型外延层4表面的部分区域中；由所述第一P+区6组成所述纵向导电通道的源区，由所述硅衬底1组成所述纵向导电通道的漏区。
在各所述第二N型区5顶部分别形成有金属接触孔7并都通过对应的所述金属接触孔7连接到由正面金属层8组成的栅极；较佳为，在所述第二N型区5的表面形成有第三N+区，所述第三N+区和对应的所述金属接触孔7形成欧姆接触。在所述第一P+区6的顶部形成有金属接触孔7并该金属接触孔7连接到由正面金属层8组成的源极；所述硅衬底1的背面形成有由背面金属层组成的漏极。
所述稳流管工作时，位于两个所述第一N型区3之间的所述第一P型外延层2完全耗尽所需电压小于位于两个所述第二N型区5之间的所述第二P型外延层4完全耗尽所需电压，所述纵向导电通道的夹断从所述第一N型区3之间的所述第一P型外延层2开始，并由所述第一N型区3定义出所述纵向导电通道的夹断发生的初始位置。
如图3A至图3D所示，是本发明实施例方法的各步骤中的器件结构图。本发明实施例稳流管的制造方法包括如下步骤：
步骤一、如图3A所示，在P型重掺杂的硅衬底1的正面表面形成第一P型外延层2，所述第一P型外延层2为耐压层，所述第一P型外延层2的厚度越大，稳流管的纵向耐压越大。
步骤二、如图3B所示，采用正面N型离子注入工艺在在所述第一P型外延层2表面形成两个第一N型区3，两个所述第一N型区3相隔一定距离。
步骤三、如图3B所示，在所述第一P型外延层2表面形成第二P型外延层4。
步骤四、如图3C所示，采用正面N型离子注入工艺在两个所述第一N型区3的顶部上方的所述第二P型外延层4中分别形成一个第二N型区5，各所述第二N型区5贯穿整个所述第二P型外延层4并和底部对应的所述第一N型区3相接触，两个所述第一N型区3之间的间距小于两个所述第二N型区5之间的间距，由位于两个所述第二N型区5之间的所述第二P型外延层4以及位于两个所述第一N型区3之间的所述第一P型外延层2组成所述稳流管的纵向导电通道。
较佳为，在形成所述第二N型区5之后，还包括采样正面N+离子注入工艺在两个所述第二N型区5中分别形成一个第三N+区的步骤，所述第三N+区和后续在其顶部形成的所述金属接触孔7形成欧姆接触。
步骤五、如图3D所示，采样正面P+离子注入工艺在两个所述第二N型区5之间的所述第二P型外延层4表面的部分区域中形成第一P+区6；由所述第一P+区6组成所述纵向导电通道的源区，由所述硅衬底1组成所述纵向导电通道的漏区。
步骤六、如图2所示，在各所述第二N型区5和所述第一P+区6的顶部分别形成金属接触孔7，形成正面金属层8并对所述正面金属层8进行光刻刻蚀形成栅极和源极图形，各所述第二N型区5都通过对应的所述金属接触孔7连接到栅极，所述第一P+区6通过对应的所述金属接触孔7连接到源极。
步骤七、如图2所示，在所述硅衬底1的背面形成背面金属层并由所述背面金属层组成的漏极；所述稳流管工作时，位于两个所述第一N型区3之间的所述第一P型外延层2完全耗尽所需电压小于位于两个所述第二N型区5之间的所述第二P型外延层4完全耗尽所需电压，所述纵向导电通道的夹断从所述第一N型区3之间的所述第一P型外延层2开始，并由所述第一N型区3定义出所述纵向导电通道的夹断发生的初始位置。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种稳流管，其特征在于，包括：
P型重掺杂的硅衬底；
第一P型外延层，形成于所述硅衬底的正面表面，所述第一P型外延层为耐压层，所述第一P型外延层的厚度越大，稳流管的纵向耐压越大；
在所述第一P型外延层表面形成有两个第一N型区，两个所述第一N型区相隔一定距离；
在所述第一P型外延层表面形成有第二P型外延层，在两个所述第一N型区的顶部上方的所述第二P型外延层中分别形成有一个第二N型区，各所述第二N型区贯穿整个所述第二P型外延层并和底部对应的所述第一N型区相接触，两个所述第一N型区之间的间距小于两个所述第二N型区之间的间距，由位于两个所述第二N型区之间的所述第二P型外延层以及位于两个所述第一N型区之间的所述第一P型外延层组成所述稳流管的纵向导电通道；
第一P+区，形成于两个所述第二N型区之间的所述第二P型外延层表面的部分区域中；由所述第一P+区组成所述纵向导电通道的源区，由所述硅衬底组成所述纵向导电通道的漏区；
在各所述第二N型区顶部分别形成有金属接触孔并都通过对应的所述金属接触孔连接到由正面金属层组成的栅极，在所述第一P+区的顶部形成有金属接触孔并该金属接触孔连接到由正面金属层组成的源极；所述硅衬底的背面形成有由背面金属层组成的漏极；
所述稳流管工作时，位于两个所述第一N型区之间的所述第一P型外延层完全耗尽所需电压小于位于两个所述第二N型区之间的所述第二P型外延层完全耗尽所需电压，所述纵向导电通道的夹断从所述第一N型区之间的所述第一P型外延层开始，并由所述第一N型区定义出所述纵向导电通道的夹断发生的初始位置。
2.如权利要求1所述的稳流管，其特征在于：在所述第二N型区的表面形成有第三N+区，所述第三N+区和对应的所述金属接触孔形成欧姆接触。
3.一种稳流管的制造方法，其特征在于，包括如下步骤：
步骤一、在P型重掺杂的硅衬底的正面表面形成第一P型外延层，所述第一P型外延层为耐压层，所述第一P型外延层的厚度越大，稳流管的纵向耐压越大；
步骤二、采用正面N型离子注入工艺在在所述第一P型外延层表面形成两个第一N型区，两个所述第一N型区相隔一定距离；
步骤三、在所述第一P型外延层表面形成第二P型外延层；
步骤四、采用正面N型离子注入工艺在两个所述第一N型区的顶部上方的所述第二P型外延层中分别形成一个第二N型区，各所述第二N型区贯穿整个所述第二P型外延层并和底部对应的所述第一N型区相接触，两个所述第一N型区之间的间距小于两个所述第二N型区之间的间距，由位于两个所述第二N型区之间的所述第二P型外延层以及位于两个所述第一N型区之间的所述第一P型外延层组成所述稳流管的纵向导电通道；
步骤五、采样正面P+离子注入工艺在两个所述第二N型区之间的所述第二P型外延层表面的部分区域中形成第一P+区；由所述第一P+区组成所述纵向导电通道的源区，由所述硅衬底组成所述纵向导电通道的漏区；
步骤六、在各所述第二N型区和所述第一P+区的顶部分别形成金属接触孔，形成正面金属层并对所述正面金属层进行光刻刻蚀形成栅极和源极图形，各所述第二N型区都通过对应的所述金属接触孔连接到栅极，所述第一P+区通过对应的所述金属接触孔连接到源极；
步骤七、在所述硅衬底的背面形成背面金属层并由所述背面金属层组成的漏极；所述稳流管工作时，位于两个所述第一N型区之间的所述第一P型外延层完全耗尽所需电压小于位于两个所述第二N型区之间的所述第二P型外延层完全耗尽所需电压，所述纵向导电通道的夹断从所述第一N型区之间的所述第一P型外延层开始，并由所述第一N型区定义出所述纵向导电通道的夹断发生的初始位置。
4.如权利要求1所述的方法，其特征在于：在步骤四中形成所述第二N型区之后，还包括采样正面N+离子注入工艺在两个所述第二N型区中分别形成一个第三N+区的步骤，所述第三N+区和对应的所述金属接触孔形成欧姆接触。
CN201310656180.4A 2013-12-06 2013-12-06 稳流管及其制造方法 Pending CN104701370A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310656180.4A CN104701370A (zh) 2013-12-06 2013-12-06 稳流管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310656180.4A CN104701370A (zh) 2013-12-06 2013-12-06 稳流管及其制造方法

Publications (1)

Publication Number Publication Date
CN104701370A true CN104701370A (zh) 2015-06-10

Family

ID=53348301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310656180.4A Pending CN104701370A (zh) 2013-12-06 2013-12-06 稳流管及其制造方法

Country Status (1)

Country Link
CN (1) CN104701370A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3841917A (en) * 1971-09-06 1974-10-15 Philips Nv Methods of manufacturing semiconductor devices
JP2001094120A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
EP1128443A1 (en) * 1998-10-09 2001-08-29 The Kansai Electric Power Co., Inc. Field-effect semiconductor device
CN101859709A (zh) * 2009-04-09 2010-10-13 上海先进半导体制造股份有限公司 0.5微米垂直jfet工艺
CN103178093A (zh) * 2011-12-26 2013-06-26 上海华虹Nec电子有限公司 高压结型场效应晶体管的结构及制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3841917A (en) * 1971-09-06 1974-10-15 Philips Nv Methods of manufacturing semiconductor devices
EP1128443A1 (en) * 1998-10-09 2001-08-29 The Kansai Electric Power Co., Inc. Field-effect semiconductor device
JP2001094120A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
CN101859709A (zh) * 2009-04-09 2010-10-13 上海先进半导体制造股份有限公司 0.5微米垂直jfet工艺
CN103178093A (zh) * 2011-12-26 2013-06-26 上海华虹Nec电子有限公司 高压结型场效应晶体管的结构及制备方法

Similar Documents

Publication Publication Date Title
US8680614B2 (en) Split trench-gate MOSFET with integrated Schottky diode
TWI565059B (zh) Semiconductor device
CN103413765A (zh) 沟槽mosfet器件及其制作方法
CN103035721B (zh) 超级结器件及其制造方法
CN104979395A (zh) 半导体结构
CN104103694A (zh) 一种沟槽型绝缘栅场效应晶体管及其制造方法
CN104465404A (zh) 射频ldmos器件的制造方法
CN105355560A (zh) 具有屏蔽栅的沟槽栅mosfet的制造方法
US20170062586A1 (en) Method for manufacturing split-gate power device
CN104617045A (zh) 沟槽栅功率器件的制造方法
CN105355548A (zh) 具有屏蔽栅的沟槽栅mosfet的制造方法
CN103022123B (zh) 超级结半导体器件及其制造方法
CN102339867A (zh) 一种vdmos器件及其的形成方法
CN106298544A (zh) 沟槽dmos器件的制造方法和结构
CN103094319B (zh) 双通道高压结型场效应管降低夹断电压的结构及制造方法
CN104103693A (zh) 一种u形沟槽的功率器件及其制造方法
CN103311270B (zh) 逆导型igbt半导体器件及制造方法
CN203481243U (zh) 阶梯栅氧化层有源漂移区结构的n型ldmos
TW201640613A (zh) 半導體裝置及半導體裝置之製造方法
CN103094124B (zh) 高压结型场效应管的结构及制造方法
CN103872119B (zh) 高电子迁移率晶体管及其制造方法
CN106816463B (zh) 一种终端结构、半导体器件及其制备方法
CN104701370A (zh) 稳流管及其制造方法
TWI513010B (zh) 接面能障蕭特基二極體及其製造方法
JP5914097B2 (ja) 半導体装置、及び、半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150610

RJ01 Rejection of invention patent application after publication