CN104599985B - 全包封半导体芯片的制作方法 - Google Patents

全包封半导体芯片的制作方法 Download PDF

Info

Publication number
CN104599985B
CN104599985B CN201410766130.6A CN201410766130A CN104599985B CN 104599985 B CN104599985 B CN 104599985B CN 201410766130 A CN201410766130 A CN 201410766130A CN 104599985 B CN104599985 B CN 104599985B
Authority
CN
China
Prior art keywords
wafer
protective layer
chip
layer
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410766130.6A
Other languages
English (en)
Other versions
CN104599985A (zh
Inventor
施建根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Tongfu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tongfu Microelectronics Co Ltd filed Critical Tongfu Microelectronics Co Ltd
Priority to CN201410766130.6A priority Critical patent/CN104599985B/zh
Publication of CN104599985A publication Critical patent/CN104599985A/zh
Application granted granted Critical
Publication of CN104599985B publication Critical patent/CN104599985B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10158Shape being other than a cuboid at the passive surface

Abstract

本发明本涉及一种全包封半导体芯片的制作方法,包括:在晶圆的底面形成多个朝顶面延伸的背面盲孔;在晶圆上各晶片之间的连接梗上形成通孔;在所述晶圆外形成保护层,并使各所述晶片上植球部的植球点露出;其中,所述保护层包括形成在所述晶圆顶面的上保护层、形成在所述晶圆底面的下保护层、在各所述通孔之间的中间保护层、以及形成在所述背面盲孔中的加固柱;沿所述连接梗所在位置分割所述晶圆,形成多个独立的芯片结构。不需要形成第三钝化层,避免第三钝化层底部与晶圆之间分层,保护层包裹在晶片结构外不易分层变形,保护层还伸入到盲孔内,使保护层结构更加牢靠。

Description

全包封半导体芯片的制作方法
技术领域
本发明涉及半导体封装技术领域,尤其涉及全包封半导体芯片的制作方法。
背景技术
半导体器件在成本降低和前道晶圆制造工艺的提升的共同促进下,实现了同样功能的半导体器件的单体芯片尺寸越来越小的目标,可以在半导体晶圆上形成可以直接应用在印刷电路板上安装的焊球。由于半导体晶圆制造工艺局限性或者设计者出于同一款集成电路多种用途的考虑,在半导体晶圆级封装时需要对传输电信号的输入端子重新定义位置设置焊球。
参见图1,是现有技术中重新定义焊球位置的方式晶圆结构,半导体晶圆101’主动面形成电路后表面有电极102’和第一钝化层103’,半导体晶圆上有多个半导体晶片100’,多个半导体晶片100’之间通过划线槽104a’连接;在第一钝化层上形成第二钝化层110’,第二钝化层在电极102附近形成开口;在第二钝化层110’上形成再布线金属层210’;再形成第三钝化层310’,第三钝化层在再布线210’上形成开口;在第三钝化层开口上形成凸点下金属层410’;通过植球回流的方法形成球形凸点510’;在半导体晶圆101’的背面贴一层背胶膜610’并固化;切割后形成全包封晶圆级封装的单体100’。这种方式容易形成第三钝化层310’底部与再布线金属层210’顶部之间的分层,这种产品容易造成后续的电性能失效,并且晶圆底面结构不易散热,容易使晶圆损坏。
发明内容
在下文中给出关于本发明的简要概述,以便提供关于本发明的某些方面的基本理解。应当理解,这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分,也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念,以此作为稍后论述的更详细描述的前序。
本发明提供一种全包封半导体芯片的制作方法,包括:在晶圆的底面形成多个朝顶面延伸的背面盲孔;在晶圆上各晶片之间的连接梗上形成通孔;在所述晶圆外形成保护层,并使各所述晶片上植球部的植球点露出;其中,所述保护层包括形成在所述晶圆顶面的上保护层、形成在所述晶圆底面的下保护层、在各所述通孔之间的中间保护层、以及形成在所述背面盲孔中的加固柱;沿所述连接梗所在位置分割所述晶圆,形成多个独立的芯片结构。
本发明至少具备如下有益效果:不需要形成第三钝化层,避免第三钝化层底部与晶圆之间分层,保护层包裹在晶片结构外不易分层变形,保护层还伸入到盲孔内,使保护层结构更加牢靠。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术中的晶圆结构示意图;
图2为本发明晶圆级封装方法的流程图;
图3为本发明晶圆级封装结构(芯片结构)的示意图;
图4a-图8为本发明晶圆级封装方法各步骤的示意图。
附图标记:
103-第一钝化层;110-第二钝化层;210-布线金属层;105-边缘部;100a-晶片;102-电极;104a-划线槽;104b-连接梗;104c-残余的连接梗;420-铜柱;321-盲孔;321a-通孔;320-保护层;320a-上保护层;320b-下保护层;320c-中间保护层;200-单个芯片;510-焊球;600-背面盲孔;700-第二盲孔。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意,为了清楚的目的,附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。基于本发明中的实施例,本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明以下各实施例中,实施例的序号和/或先后顺序仅仅便于描述,不代表实施例的优劣。对各个实施例的描述都各有侧重,某个实施例中没有详述的部分,可以参见其他实施例的相关描述。
本发明涉及一种晶圆级封装方法,参见图2和3,包括步骤10在晶圆的底面形成多个朝顶面延伸的背面盲孔(参见图5);步骤20,在晶圆上各晶片100a之间的连接梗上形成通孔321a(参见图6b),步骤30,在所述晶圆上形成保护层320,并露出用于植焊球510的植球点(参见图7),在露出的所述植球点上植焊球(参见图8)。步骤40,沿连接梗所在位置分割晶圆,形成多个独立的芯片结构200。
需要理解,所述连接梗是各晶片之间划线槽下方的连接部分。可选的保护层为树脂。采用树脂作为保护层不仅能够节约成本,还能够形成全包封的结构,能够更好的抵挡外部环境如湿气、静电对器件的损伤。同时,因为由同一种材料包裹,热膨胀系数相同,因此不会引起应力释放造成的翘曲。
可以理解,步骤40中除了切割连接梗,保护胶也需要被相应的切割,例如中间保护层可能被切割成两份,分别属于两个独立的晶片。
在一种可选的实施方式中,在步骤30中,形成保护层时先软化保护层材料,使保护层材料从晶圆的一侧通过通流至另一侧,以包覆晶圆。因此可以理解,该保护层在定形前具有流动性,例如可以使用树脂作为保护层材料。
晶圆上还包括钝化层,钝化层具有开口部,电极从开口部露出,在包裹所述保护层之前,在钝化层上形成布线金属层,通过开口部与电极连通。当然,电极是形成在晶圆上的,或者说是形成在晶圆上各晶片上的。
可选的,钝化层具有两层,从下到上依次为分别为第一钝化层和第二钝化层,布线金属层形成于所述第二钝化层上(图4a-图8均为这种方式,并且图3示出的结构也是这种方式做成的)。
在连接梗上形成通孔的可以为直接贯通连接梗形成通孔,也可以如图6a和6b所示,先从所述连接梗正面形成预定深度的第二盲孔321(如图6a),再研磨各晶片底面和所述连接梗的底面,直至将第二盲孔研磨成通孔321a(如图6b)。
在进行步骤10之前,形成上述晶圆的方法可以为:步骤1,在第一钝化层103之上,形成布线金属层210,并使布线金属层与所述电极102连接(如图4a所示);步骤2,在布线金属层上形成铜柱420(参见图4b)。
为了方便理解,下面说明使用该方法制造的半导体芯片的结构,当然,如图3所示,此处以单个芯片结构为例,包括:晶片结构,以及形成在晶片结构外周的保护层,晶片结构底部开设有朝向晶片顶部延伸的背面盲孔,保护层还形成在该背面盲孔内。
因为上述方法都是整个晶圆为主体进行的,而单个芯片结构时以单独的一个晶片为例的,为了方便说明,将晶片、以及在晶片上的钝化层、布线金属层等结构统一称之为晶片结构。下面具体说明该晶片结构。
晶片结构包括:晶片101、钝化层、布线金属层210和铜柱;晶片上具有电极102,钝化层形成于晶片之上,并具有开口部,供电极露出;布线金属层,形成于钝化层上,通过开口部与电极连通;铜柱,形成于布线金属层上;钝化层和布线金属层被保护层包裹。而铜柱至少上表面从保护层中露出,在该露出的上表面植焊球510。
需要理解,此处是以一个单独的芯片结构为例说明的,而实际在制造中,可能是一个晶圆上包括多个晶片结构,各晶片结构之间通过连接梗连接,因此图中会有残余的连接梗104c,其是制造过程中留下的,是制造过程中的问题,具体的说明不再赘述。需要注意,该连接梗并没有实际上的功能,只是制造时可能会留下的部分,但并非一定会有。
可选的,保护层为树脂层。保护层按照不同的位置可以分为四种,参见图3,完全的示出了这四种分布,分别是形成在晶片结构上方的上保护层320a,形成在晶片结构下方的下保护层320b,形成在晶片结构两侧的侧面保护层320c,还有形成在背面盲孔600内的内保护层320d。这些不同位置的保护层可以为为一体结构。而具体如何形成一体结构的是制造方法的问题,例如可以用传递模塑等方法,不再赘述。这种情况下,尤其是内保护层的作用,使整个保护层更坚固,不易与晶片结构发生分层,翘曲等问题。
在一种可选的实施方式中,钝化层具有两层,从下至上依次为第一钝化层103和第二钝化层110。
另外,如上述,在制造时,多个晶片100a是组成一个完整的晶圆的,在晶圆的每个晶片上都独立形成上述电极、第一钝化层、布线金属层、铜柱和焊球等结构。每个晶片之间通过连接梗104b连接,当然,在最后会破坏连接梗的连接,使各个晶片独立。如图所示,在组成晶圆的晶片中,位于最外围的晶片外侧具有边缘部105,边缘部外侧不再连接另外的晶片。图中仅仅完整的表示了两个晶片及其上的结构,其余的晶片在图中已经简化,但已经用附图标记标出。另外,需要注意的是,在简化的部分,连接梗和晶片的尺寸都相应的进行了减小,但是对这些简化部分的处理方式是不变的,例如在简化部分的连接梗上同样有第二盲孔或者通孔,只是在图中所显示的较小或者不明显(如图6a至图8),而实质上与未简化示出的部分是相同的。从图6a到图8中可以看出,简化部分的第二盲孔或者通孔的直径与连接梗的宽度是相同的,这可以是一种实施方式,即,在连接梗上形成通孔时,该通孔直径可以与连接梗相同,最终形成芯片结构时,可能晶片结构内就不包括残余的连接梗。图3所示的晶片结构就包括残余的连接梗104c,当然如上述,在一种实施方式中,晶片结构可以没有该残余的连接梗。
最后应说明的是:虽然以上已经详细说明了本发明及其优点,但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且,本发明的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解,根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此,所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。

Claims (4)

1.一种全包封半导体芯片的制作方法,其特征在于,包括:
在晶圆的底面形成多个朝顶面延伸的背面盲孔;
在晶圆上各晶片之间的连接梗上形成通孔;
在所述晶圆外形成保护层,并使各所述晶片上植球部的植球点露出,在所述植球点上植焊球;其中,
所述保护层包括形成在所述晶圆顶面的上保护层、形成在所述晶圆底面的下保护层、在各所述通孔之间的中间保护层、以及形成在所述背面盲孔中的加固柱;
沿所述连接梗所在位置分割所述晶圆,形成多个独立的芯片结构;
所述晶圆上包括电极以及钝化层,所述钝化层具有开口部,电极从所述开口部露出;
在形成所述保护层之前,在所述钝化层上形成布线金属层,所述布线金属层通过所述开口部与所述电极连通;
所述钝化层具有两层,从下到上分别为第一钝化层和第二钝化层,所述第一钝化层覆盖所述电极的部分表面;
形成所述保护层时,先软化所述保护层材料,使所述保护层材料从所述晶圆的一侧沿所述通孔流至另一侧,以包裹所述晶圆。
2.根据权利要求1所述的方法,其特征在于,
所述保护层的材料为树脂。
3.根据权利要求1所述的方法,其特征在于,
在包裹所述保护层前,在布线金属层上形成植球部;
所述植球部为凸点下金属层或者铜柱。
4.根据权利要求1所述的方法,其特征在于,
在所述连接梗上形成所述通孔时,先从所述连接梗正面形成预定深度的盲孔,再研磨晶圆底面,直至将盲孔研磨成通孔。
CN201410766130.6A 2014-12-11 2014-12-11 全包封半导体芯片的制作方法 Active CN104599985B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410766130.6A CN104599985B (zh) 2014-12-11 2014-12-11 全包封半导体芯片的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410766130.6A CN104599985B (zh) 2014-12-11 2014-12-11 全包封半导体芯片的制作方法

Publications (2)

Publication Number Publication Date
CN104599985A CN104599985A (zh) 2015-05-06
CN104599985B true CN104599985B (zh) 2018-01-16

Family

ID=53125677

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410766130.6A Active CN104599985B (zh) 2014-12-11 2014-12-11 全包封半导体芯片的制作方法

Country Status (1)

Country Link
CN (1) CN104599985B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107221517B (zh) * 2017-07-10 2019-04-16 江阴长电先进封装有限公司 一种包覆型芯片尺寸封装结构及其封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102931094A (zh) * 2011-08-09 2013-02-13 万国半导体股份有限公司 具有增大焊接接触面的晶圆级封装结构及制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
TWI255538B (en) * 2003-06-09 2006-05-21 Siliconware Precision Industries Co Ltd Semiconductor package having conductive bumps on chip and method for fabricating the same
CN101552248B (zh) * 2008-03-31 2013-01-23 兆装微股份有限公司 半导体装置及其制造方法
KR101003678B1 (ko) * 2008-12-03 2010-12-23 삼성전기주식회사 웨이퍼 레벨 패키지와 그 제조방법 및 칩 재활용방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102931094A (zh) * 2011-08-09 2013-02-13 万国半导体股份有限公司 具有增大焊接接触面的晶圆级封装结构及制备方法

Also Published As

Publication number Publication date
CN104599985A (zh) 2015-05-06

Similar Documents

Publication Publication Date Title
TWI437682B (zh) 切割道上之穿通孔
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
CN206657808U (zh) 电子装置
TWI337773B (en) Integrated circuit die i/o cells
CN103915353B (zh) 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
DE102012104761A1 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102012103759B4 (de) Verbindung und Verfahren zur Herstellung einer Halbleitervorrichtung
CN105301475A (zh) 封装芯片背面失效定点的方法
DE102004037085A1 (de) Drahtlose Halbleiterpackung und Herstellungsverfahren zum fertigen einer solchen drahtlosen Halbleiterpackung
WO2008042682B1 (en) Improved interconnect for thin film photovoltaic modules
CN107958881A (zh) 一种cis器件封装结构及封装方法
US20160099228A1 (en) Method and apparatus for die-to-die pad contact
CN107810561A (zh) 太阳能电池的一维金属化
DE102020123485A1 (de) VERBUND-IC-CHIPS EINSCHLIEßLICH EINES EINGEBETTETEN CHIPLETS INNERHALBMETALLISIERUNGSSCHICHTEN EINES HOST-IC-CHIPS
CN104599985B (zh) 全包封半导体芯片的制作方法
CN104617050B (zh) 晶圆级封装方法
DE102016124270A1 (de) Halbleiter-package und verfahren zum fertigen eines halbleiter-package
CN103811396A (zh) 圆片封装工艺用治具
DE102013109095A1 (de) Halbleitergehäusevorrichtung mit passiven energiebauteilen
CN106783748A (zh) 一种芯片的封装工艺和封装结构
US20170053883A1 (en) Integrated circuit package
CN103280445A (zh) 包裹式存储器和用于制造该包裹式存储器的制造方法
CN204391088U (zh) 散热式全包封半导体芯片
CN107887259A (zh) 一种小尺寸芯片封装方法
CN204216021U (zh) 晶圆级芯片封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Applicant after: Tongfu Microelectronics Co., Ltd.

Address before: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Applicant before: Fujitsu Microelectronics Co., Ltd., Nantong

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant