DE102012104761A1 - Verfahren zur Herstellung eines Halbleiter-Bauelements - Google Patents

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Abstract

In einer Ausführungsform umfasst ein Verfahren zum Herstellen eines Halbleiter-Bauelements das Anordnen eines Wafers auf einem Träger, wobei der Wafer vereinzelte Chips umfasst, Bonden der vereinzelten Chips an einen Support-Wafer und Entfernen des Trägers.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft allgemein ein Verfahren zum Herstellen einer Elektronikkomponente.
  • ALLGEMEINER STAND DER TECHNIK
  • Das Kapseln von Elektronikkomponenten ist allgemein die letzte Stufe bei der Halbleiter-Bauelementfabrikation. Die Elektronikkomponente kann in ein individuelles schützendes Package integriert werden, mit einer anderen Komponente oder anderen Komponenten in Hybrid- oder Mehrkomponentenmodulen montiert oder direkt auf einer gedruckten Leiterplatte (PCB – Printed Circuit Board) verbunden werden.
  • Es ist Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zum Herstellen eines Halbleiter-Bauelements anzugeben. Insbesondere ist es Aufgabe der vorliegenden Erfindung, ein Verfahren anzugeben, mit dem eine effizientere und damit schnellere Herstellung von Halbleiter-Bauelementen ermöglicht wird.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauelements offenbart. Das Verfahren umfasst Anordnen eines Wafers auf einem Träger, wobei der Wafer vereinzelte Chips umfasst; Bonden der vereinzelten Chips an einen Support-Wafer und Entfernen des Trägers.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauelements offenbart. Das Verfahren umfasst: Platzieren eines Wafers auf einer Sägefolie, Schneiden des Wafers in mehrere Chips und Platzieren der Sägefolie mit den mehreren Chips auf einem Träger. Das Verfahren umfasst weiterhin: Bonden der mehreren Chips an Kontaktpads eines Support-Wafers und Entfernen der Sägefolie und des Trägers von den mehreren Chips.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines Halbleiter-Bauelements offenbart. Das Verfahren umfasst: Platzieren einer Sägefolie mit mehreren vereinzelten Chips auf einem Träger, wobei jeder Chip von seinen benachbarten Chips durch Abstandshalter beabstandet ist; und Bonden der mehreren vereinzelten Chips an Kontaktpads auf einem Support-Wafer. Das Verfahren umfasst weiterhin: Entfernen des Support-Wafers von der Kapselung und den mehreren Chips und Schneiden der Kapselung unter Ausbildung mehrerer der Halbleiter-Bauelemente.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:
  • 1 einen Wafer mit darauf ausgebildeten Bumps;
  • 2 einen auf einer Sägefolie platzierten Wafer;
  • 3 einen Wafer und eine Sägefolie, die auf einem Träger platziert sind;
  • 4 den umgedrehten Wafer und einen Support-Wafer;
  • 5 den an den Support-Wafer gebondeten Wafer;
  • 6 das Entfernen des Trägers von den Chips;
  • 7 gekapselte Chips auf dem Support-Wafer;
  • 8 gekapselte Chips ohne den Support-Wafer; und
  • 9 die gekapselten Chips.
  • AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlicher erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielzahl spezifischer Kontexte verkörpert werden kann. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
  • Die vorliegende Erfindung wird bezüglich Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einem Verfahren zum Herstellen einer Elektronikkomponente. Die Erfindung kann jedoch auch auf ein Herstellungsverfahren von anderen Komponenten angewendet werden.
  • In einer Ausführungsform der Erfindung wird ein vereinzelte Chips umfassender Wafer an einen Support-Wafer mit Kontaktpads gebondet. Der Support-Wafer wird auf eine Die-Bonding-Temperatur erwärmt. Der Wafer wird auf den Support-Wafer gedrückt, so dass auf den vereinzelten Chips angeordnete Bumps schmelzen und Zwischenverbindungen mit Legierungen zwischen den vereinzelten Chips und den Pads ausbilden.
  • Bei einer Ausführungsform der Erfindung umfasst der Wafer Chips und Abstandshalter, wobei die Abstandshalter benachbarte Chips beabstanden. Die Chips können aktive und/oder passive Bauelemente umfassen, und die Abstandshalter können unverarbeitetes halbleitendes Material sein. Die Chips und die Abstandshalter werden auf einen Film geklebt, und der Film wird an einem Träger angebracht. Die Hafteigenschaften des Films werden durch Wärme oder Licht geändert. Nach dem Bonden des Wafers an einen Support-Wafer können der Film und die Abstandshalter von den Chips entfernt werden. Die Chips werden an dem Support-Wafer angebracht. Die Räume zwischen den Chips auf dem Support-Wafer liefern Platz zum Kapseln der Chips auf der Wafer-Ebene.
  • Bei einer Ausführungsform der Erfindung wird die Hafteigenschaft der Folie geändert, so dass die Chips und die Abstandshalter mit unterschiedlicher Haftfestigkeit an die Folie gebondet sind. Dies gestattet das Entfernen der gebondeten Chips von dem Film, während die Abstandshalter immer noch an dem Film angebracht sind. Die Hafteigenschaft kann durch Wärme oder Licht geändert werden.
  • Ausführungsformen der Erfindung liefern einen schnellen Halbleiterherstellungsprozess unter Verwendung eines Wafer-Wafer-Bondprozesses. Der Wafer-Wafer-Bondprozess ist viel schneller als der herkömmliche Die-für-Die-Aufgreif- und -Befestigungsprozess. Ausführungsformen der Erfindung stellen weiterhin eine zuverlässige Zwischenverbindung zwischen einem Chip und Kontaktpads bereit. Die Zwischenverbindung kann eine Legierung aus verschiedenen metallischen Materialien bilden. Ausführungsformen der Erfindung können Kosten einsparen, weil die Anordnung der Kontaktpads auf dem Support-Wafer eine Kostenverbesserung gegenüber herkömmlichen Systemträgern bereitstellt.
  • Die 1–9 zeigen ein Verfahren zum Herstellen eines Halbleiter-Bauelements. Das Halbleiter-Bauelement kann beispielsweise ein gekapselter Chip sein. 1 zeigt einen Wafer 100, der ein halbleitendes Substrat umfasst. Das halbleitende Substrat kann beispielsweise Silizium, Germanium oder andere halbleitende Materialien sein. Der Wafer 100 kann ein Verbundhalbleiter wie etwa GaAs, InP, Si/Ge oder SiC sein. Der Wafer kann Volumensilizium oder Silizium-auf-Isolator (SOI – Silicon on Insulator) sein.
  • Der Wafer 100 kann verarbeitet werden, um unabhängige Bauelemente wie etwa Leistungstransistoren oder Hochfrequenzbauelemente (HF) auszubilden. Alternativ kann der Wafer 100 verarbeitet werden, um integrierte Schaltungen (IC – Integrated Circuits) wie etwa Prozessoren, Mikrocontroller, Sendeempfänger, Speicherbauelemente oder dergleichen auszubilden. Bei einigen Ausführungsformen kann der Wafer verarbeitet werden, um MEMS-Bauelemente auszubilden.
  • Der Wafer 100 kann verarbeitet werden, so dass die individuellen Chips mit einem vorbestimmten Abstand beabstandet sind. Der vorbestimmte Abstand liefert einen Raum zum Kapseln der Chips auf Wafer-Ebene. Alternativ kann der Wafer 100 so verarbeitet werden, dass die Chips durch einen Schnittgraben und keinen zusätzlichen Raum beabstandet sind.
  • Bumps 120 können auf dem Wafer 100 ausgebildet werden. Die Bumps 120 werden derart auf dem Wafer 100 ausgebildet, dass jeder Chip 110 mindestens zwei Bumps 120 umfassen kann und dass die Abstandshalter 115 keine Bumps 120 umfassen. Beispielsweise kann ein Chip 110 für ein sehr kleines Leadless-Package (TSSLP) zwei Bumps 120 aufweisen, und ein Chip 110 für ein kleines Leadless-Package (TSLP) kann sechs Bumps aufweisen. Der Chip 110 kann einen Bump 120 für jedes auf dem Chip 110 angeordnete Chippad umfassen.
  • Die Bumps 120 können auf einer ersten Seite 102 des Wafers 100 ausgebildet werden. Die erste Seite 102 liegt einer zweiten Seite 104 des Wafers 100 gegenüber. Die erste Seite 102 kann eine aktive Seite sein, und die zweite Seite 104 kann eine Rückseite des Wafers 100 sein, oder umgekehrt. Alternativ können die Bumps 120 auf einer beliebigen Seite des Wafers 100 hergestellt werden.
  • Die Bumps 120 können leitende Säulen 122 umfassen. Die leitenden Säulen 122 können Kupfer (Cu), Gold (Au) oder dergleichen sein. Außerdem können die Bumps 120 weiterhin eine optionale Zwischenschicht 124 umfassen. Die optionale Zwischenschicht 124 wird über den leitenden Säulen 122 angeordnet und kann ein leitendes Material wie etwa Nickel (Ni), Palladium (Pd), Tantalnitrid (TaN) oder dergleichen umfassen. Die Bumps 120 können weiterhin eine Lotoberseite 126 umfassen. Die Lotoberseite 126 wird über der optionalen Zwischenschicht 124 ausgebildet. Die Lotoberseite 126 kann rund sein oder kann Winkel umfassen. Die Bumps 120 können andere Formen als eine Säulenform umfassen.
  • Die Lotoberseite 120 kann ein aufschmelzbares Lot umfassen. Das aufschmelzbare Lot kann ein bleibasiertes oder ein bleifreies Material sein. Das aufschmelzbare Lot kann Metalle wie etwa Zinn (Sn), Blei (Pb), Antimon (Sb), Wismut (Bi), Silber (Ag), Kupfer (Cu) oder Kombinationen davon umfassen. Bei einer Ausführungsform besteht das aufschmelzbare Lot im Wesentlichen aus Zinn (Sn) oder Silber/Zinn (SnAg).
  • Die Bumps 120 können durch Ausbilden eines Fotolacks über dem Wafer 100 ausgebildet werden. Öffnungen können in dem Fotolack ausgebildet werden, und die Öffnungen können zum Ausbilden der Kontaktsäulen 122, der optionalen Zwischenschicht 124 und der Lotoberseiten 126 des Bumps 100 verwendet werden. Nach dem Ausbilden der Bumps 120 wird der verbleibende Abschnitt des Fotolacks entfernt. Freistehende Bumps 120 können über dem Wafer 100 zurückbleiben, wie in 1 gezeigt ist.
  • Nach dem Ausbilden der Bumps 120 auf dem Wafer 100 kann der Wafer 100 geschnitten werden. Das Schneiden des Wafers 100 kann ausgeführt werden, indem der Wafer 100 auf einem Film oder auf einer Sägefolie 150 platziert wird, wie in 2 gezeigt. Eine Sägefolie 150 kann ein flexibler Kunststofffilm sein, der aus PVC-, Polyolefin- oder Polyethylenträgermaterial mit einem Kleber zum Halten der Chips oder der Dies an ihrem Platz hergestellt sein kann. Die Sägefolie 150 ist in einer Vielzahl von Dicken von etwa 75 mm bis etwa 350 mm mit einer Vielzahl von Haftfestigkeiten erhältlich, für verschiedene Chipgrößen und Materialien ausgelegt. Der Wafer 100 wird durch mechanisches Sägen, durch Laserschneiden oder Plasmatrennen geschnitten. Der geschnittene Wafer 100 umfasst mehrere Chips auf der Sägefolie 150.
  • Bei einer Ausführungsform kann die Sägefolie 150 eine UV-Folie sein, in der die Haftbindung unterbrochen oder im Wesentlichen reduziert wird, indem die Sägefolie 150 nach dem Zertrennen UV-Licht ausgesetzt wird, wodurch die Haftbindung während des Schneidprozesses stark sein kann, aber die Haftbindung nach dem Schneidprozess geschwächt wird. Das Schwächen der Haftbindung gestattet ein sauberes und leichtes Entfernen der Sägefolie 150 von den gebondeten Chips 110. Bei einer Ausführungsform wird die Hafteigenschaft der UV-Folie über den Chips 110, aber nicht über den Abstandshaltern 115, geändert, indem eine maskierende UV-Belichtung verwendet wird.
  • Bei einer Ausführungsform kann die Sägefolie 150 eine Thermotrennfolie sein, bei der die Haftbindung unterbrochen oder im Wesentlichen reduziert wird, indem die Sägefolie thermischer Energie ausgesetzt wird. Bei einer Ausführungsform wird die Hafteigenschaft der Thermotrennfolie über den Chips 110, aber nicht über den Abstandshaltern 115, geändert, indem eine selektive Bereichserwärmung verwendet wird.
  • Nunmehr unter Bezugnahme auf 4 wird der geschnittene Wafer an einem Träger 200 angebracht. Der Träger 200 kann aus einem transparenten Material hergestellt sein, um eine Ausrichtung zwischen dem Wafer 100/Träger 200 und dem Support-Wafer 300 zu gestatten, wie in 4 gezeigt. Das transparente Material kann Glas, Kunststoff, Quarz oder ein anderes, optisch transparentes Material umfassen. Alternativ kann der Träger 200 aus Silizium oder einem anderen Material, das für Infrarotlicht transparent ist, hergestellt sein. Der gesägte Wafer 100 kann an dem Träger 200 mit einer dünnen Schicht aus Kleber oder mit einem doppelseitigen Klebefilm angebracht werden. Der geschnittene Wafer 100 und der Träger 200 können dann gewendet werden. Bei einer Ausführungsform wird der geschnittene Wafer 100 gewendet, bevor er an dem Träger 200 angebracht wird.
  • 4 zeigt den gesägten Wafer 100, der für das Bonden an einen Support-Wafer 300 bereit ist. Der Support-Wafer 300 kann ein halbleitendes Substrat wie etwa Silizium, Germanium oder dergleichen sein. Bei einer Ausführungsform kann das Support-Substrat 300 ein Metall oder eine Kombination von Metallen sein. Beispielsweise kann ein geeignetes Metall Kupfer (Cu) oder Nickel (Ni) sein. Bei einer Ausführungsform kann das Support-Substrat 300 aus einem Polymer wie etwa Polytetrafluroethylen (Teflon) hergestellt sein.
  • Leitende Pads 350 können auf dem Support-Substrat 300 ausgebildet werden. Beispielsweise können die leitenden Pads 350 Kupfer (Cu) oder Nickel (Ni) sein. Die leitenden Pads 350 können mit Silber (Ag), Gold (Au) oder einer Kombination von Metallen einschließlich Palladium (Pd) plattiert werden. Bei einem Beispiel können die leitenden Pads 350 Silber-Nickel (NiAg) sein. Die leitenden Pads können mit einem einfachen Maskenprozess (z.B. Fotolack) auf dem Support-Substrat 300 ausgebildet werden. Die leitenden Pads 350 können auf dem Support-Substrat 300 plattiert, aufgesputtert, aufgedampft oder anderweitig ausgebildet werden.
  • Der Support-Wafer 300 kann, wie in 5 gezeigt, auf einer Heizplatte 320 platziert werden. Die Heizplatte 320 erwärmt den Support-Wafer 300 auf eine Die-Bond-Temperatur. Die Heizplatte 320 kann beispielsweise den Support-Wafer 300 auf eine Temperatur zwischen etwa 180°C und etwa 350°C erwärmen. Alternativ kann der Support-Wafer 300 durch nichtgezeigte Strahlung erwärmt werden. Der Träger 200 mit dem geschnittenen Wafer 100 wird gegen den Support-Wafer 300 gedrückt. Die Bumps 120 auf den Chips 110 werden durch Ausüben einer Bondkraft 330 gegen die leitenden Pads 350 des Support-Wafer 300 gedrückt. Der Träger 200 wird mit einer Bondkraft 330 für eine gewisse Zeitdauer gegen den Support-Wafer 300 gedrückt. Der Druck kann beispielsweise etwa 5 g/mm2 bis etwa 500 g/mm2 betragen, und die Bondzeit kann etwa 10 ms bis etwa 1 s betragen, je nach der Die-Größe der Chips.
  • Durch Drücken der Bumps 120 auf die Bondpads 350 schmelzen die Lotoberseiten 126 der Bumps 120 und Material der leitenden Säule 122 und/oder der Bondpads 350 diffundiert in das schmelzende Lot, wodurch mindestens eine Legierung ausgebildet wird. Die Legierungen können binäre oder ternäre Legierungen sein. Die Legierungen erhärten und bilden stabile und zuverlässige Zwischenverbindungen 340.
  • Bei einer Ausführungsform kann die Zwischenverbindung 340 eine Kupfersäule 122, eine Schicht aus binärer Zinn-Silber-Legierung (Sn/Ag) nahe dem Kontaktpad 350 und eine Schicht aus binärer Kupfer-Zinn-Legierung (Cu/Sn) um die Spitze der Kupfersäule 112 und über der Schicht aus binärer Zinn-Silber-Legierung (Sn/Ag) umfassen. Eine Schicht aus ternärer Kupfer-Zinn-Silber-Legierung (Cu/Sn/Ag) kann zwischen der Schicht aus binärer Zinn-Silber-Legierung (Sn/Ag) und der Schicht aus binärer Kupfer-Zinn-Legierung (Cu/Sn) (nicht gezeigt) ausgebildet sein.
  • Das leitende Pad 350 kann mit Silber (Ag) plattiertes Nickel (Ni) umfassen. Die Silberplattierungsschicht kann etwa 1 mm bis etwa 4 mm dick sein, die Schicht aus Silber-Zinn-Legierung (Ag/Sn) kann etwa 1 mm bis etwa 10 mm dick sein, und die Schicht aus Kupfer-Zinn-Legierung (Cu/Sn) kann etwa 1 mm bis etwa 10 mm dick sein. Die Dicke der Legierungsschichten kann von dem Temperaturbudget abhängen, zum Beispiel kann die Dicke der Legierungsschichten zunehmen, falls sich die Erwärmungszeit verlängert.
  • Bei einer Ausführungsform kann die Zwischenverbindung 340 eine Kupfersäule 112, eine Schicht aus binärer Zinn-Gold-Legierung (Sn/Au) nahe dem Kontaktpad 350 und eine Schicht aus binärer Kupfer-Zinn-Legierung (Cu/Sn) umfassen, die unter der Spitze oder um die Spitze der Kupfersäule 112 und über der Schicht aus binärer Zinn-Gold-Legierung (Sn/Au) herum ausgebildet ist. Eine Schicht aus ternärer Kupfer-Zinn-Gold-Legierung (Cu/Sn/Au) kann zwischen der Schicht aus binärer Zinn-Gold-Legierung (Sn/Au) und der Schicht aus binärer Kupfer-Zinn-Legierung (Cu/Sn) ausgebildet sein. Die Schicht aus Zinn-Gold-Legierung (Sn/Au) kann das Au5Sn oder das AuNiSn2 sein, falls die Gold-Plattierung (Au) vollständig verbraucht ist. Das Kontaktpad 350 ist mit Gold (Au) plattiertes Nickel (Ni).
  • Bei einer Ausführungsform kann die Zwischenverbindung 340 eine Kupfersäule 112 und zwei Kupfer-Zinn-Legierungsschichten (Cu/Sn) umfassen. Die erste Schicht aus binärer Kupfer-Zinn-Legierung (Cu/Sn) wird nahe dem Kontaktpad 350 ausgebildet, und die zweite Schicht aus binärer Kupfer-Zinn-Legierung (Cu/Sn) wird unter der Spitze oder um die Spitze der Kupfersäule 112 herum über der ersten Schicht aus binärer Kupfer-Zinn-Legierung (Cu/Sn) herum ausgebildet. Das Kontaktpad 350 ist Kupfer (Cu) oder ein mit Kupfer (Cu) plattiertes Pad.
  • Bei einer Ausführungsform können die benachbarten Chips 110 auf dem Wafer 100 mit einem vorbestimmten Abstand oder einem Abstandshalter 115 beabstandet sein. Beispielsweise kann der Abstandshalter 115 zwischen zwei Chips 110 unverarbeitetes Silizium sein und/oder umfasst möglicherweise keine Bumps. Bei einem Beispiel beträgt die Breite des Abstandshalters 115 etwa 100 mm, während die Breite des Chips 110 etwa 100 mm bis mehrere mm betragen kann. Die Abstandshalter 115 können die Gelegenheit für ein Bonden der Chips auf Wafer-Ebene bereitstellen.
  • Bei Fertigstellung des Bondprozesses werden der Träger 200 und die Sägefolie 150 entfernt, wodurch die Chips 110 mit dem Support-Wafer 300 verbunden bleiben. Bei einer Ausführungsform werden der Träger 200, die Sägefolie 150 und der Abstandshalter 115 von den Chips 110 entfernt. Bevor die Sägefolie 150 und die Chips getrennt werden können, kann die Sägefolie 150 behandelt werden, um die Hafteigenschaft der Sägefolie 150 zu ändern. Bei einer Ausführungsform wird die Hafteigenschaft der Sägefolie 150 mit einer UV-Behandlung 370 der Sägefolie 150 gesenkt, wie in 6 gezeigt. Bei einer weiteren Ausführungsform wird die Hafteigenschaft der Folie 150 mit einer Wärmebehandlung 370 gesenkt. Die Sägefolie 150 wird möglicherweise nur selektiv behandelt, so dass die Hafteigenschaft der Sägefolie 150 an den Orten des Chips 110 gesenkt wird, während die Hafteigenschaft der Sägefolie 150 an den Orten des Abstandshalters 115 nicht gesenkt wird. Alternativ kann die Sägefolie 150 selektiv so behandelt werden, dass die Hafteigenschaft der Orte des Abstandshalters 115 erhöht wird, während die Hafteigenschaft des Orts des Chips 110 gleich bleibt oder gesenkt wird. Der Träger 300, die Sägefolie 150 und die Abstandshalter 115 können mit einem Wafer-Demounter entfernt werden.
  • Nachdem der Träger 200 von den Chips 110 entfernt ist, wird eine Formmasse 400 über dem Support-Wafer 300 und den Chips 110 abgeschieden. Die Formmasse 400 kann die Chips 110 kapseln, wie in 7 gezeigt. Die Formmasse 400 kann ein elektrisch isolierender Kleber sein. Beispielsweise kann die Formmasse 400 ein Epoxidharz oder ein mit Siliziumoxidfüllstoff gefülltes Epoxidharz sein.
  • 8 zeigt das Entfernen des Support-Wafers 300 von den Chips 110 und der Formmasse 400. Das Entfernen des Support-Wafers 300 kann die Bondpads 350 exponieren. Bei einer Ausführungsform kann der Support-Wafer 300 unter Verwendung einer Nassätzung entfernt werden. Die Nassätzung kann beispielsweise HNO3, H2O und HF oder KOH, H2O und HF für einkristallines Silizium umfassen. Bei einer Ausführungsform kann der Support-Wafer 300 durch Verwenden einer Trockenätzung entfernt werden. Die Trockenätzung kann beispielsweise SF6, CF4, CHF3, HBr, Cl2 und dergleichen umfassen. Bei einem Beispiel kann Nickel (Ni) oder Kupfer (Cu) mit NH3 geätzt werden. Alternativ kann der Support-Wafer 300 durch Schleifen entfernt werden.
  • Die exponierten Bondpads 350 können mit einer Materialschicht 420 bedeckt werden. Die Materialschicht 420 kann als Lotbefestigung des gekapselten Bauelements und einer Mutterplatine in einem späteren Prozessschritt verwendet werden. Beispielsweise kann die Materialschicht 420 auf den Bondpads 350 abgeschieden oder darauf plattiert werden. Die Materialschicht 420 kann ein Edelmetall wie etwa Gold (Au), Silber (Ag) oder dergleichen umfassen.
  • In 9 werden die in die Formmasse 400 gekapselten Chips 110 wieder auf einer Sägefolie platziert oder damit laminiert (nicht gezeigt). Die Chips 110 mit der Kapselung werden dann unter Verwendung eines Schneidprozesses vereinzelt oder getrennt. Die gekapselten Chips 110 werden beispielsweise durch mechanisches Sägen, durch Laserschneiden oder Plasmatrennen getrennt. Die gekapselten Chips 110 können vor der Schneidoperation gewendet oder nicht gewendet werden. Die Sägefolie wird entfernt. Die Schneidoperation kann gekapselte Chips 410 ausbilden, die einen individuellen Chip 110 umfassen. Beispielsweise können die gekapselten Chips, die gemäß dem oben beschriebenen Prozess hergestellt werden, ein kleines Leadless-Package (TSLP) oder ein sehr kleines Leadless-Package (TSSLP) sein.
  • Bei anderen Ausführungsformen kann das hergestellte Package 410 ein Modul sein, das mehrere Chips 110 umfasst. Beispielsweise kann das Package 410 zwei verschiedene Chips 110 umfassen, d.h. zwei verschiedene diskrete Chips, zwei verschiedene integrierte Schaltungschips oder ein diskreter Chip und ein integrierter Schaltungschip (nicht gezeigt).
  • Wenngleich die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, ist zu verstehen, dass hieran verschiedene Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen.
  • Zudem soll der Schutzbereich der vorliegenden Anmeldung nicht auf die jeweiligen Ausführungsformen des Prozesses, der Maschine, Herstellung, Materiezusammensetzung, Mittel, Verfahren und Schritte, die in der Patentschrift beschrieben sind, beschränkt sein. Wie der Durchschnittsfachmann anhand der Offenbarung der vorliegenden Erfindung ohne weiteres versteht, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte, die gegenwärtig existieren oder später zu entwikkeln sein werden, die im Wesentlichen die gleiche Funktion erfüllen oder im Wesentlichen das gleiche Ergebnis erzielen wie die hierin beschriebenen entsprechenden Ausführungsformen, genutzt werden. Dementsprechend sollen die beigefügten Ansprüche innerhalb ihres Schutzbereichs solche Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte beinhalten.

Claims (20)

  1. Verfahren zum Herstellen eines Halbleiter-Bauelements, wobei das Verfahren Folgendes umfasst: Anordnen eines Wafers auf einem Träger, wobei der Wafer vereinzelte Chips umfasst; Bonden der vereinzelten Chips an einen Support-Wafer und Entfernen des Trägers.
  2. Verfahren nach Anspruch 1, wobei die vereinzelten Chips durch Abstandshalter voneinander beabstandet sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Anordnen des Wafers auf dem Träger das Platzieren des Wafers auf dem Träger über eine Folie umfasst und wobei das Entfernen des Trägers das Ändern einer Hafteigenschaft der Folie durch Behandeln der Folie mit thermischer Energie oder Lichtenergie umfasst.
  4. Verfahren nach Anspruch 3, wobei das Behandeln der Folie mit thermischer Energie oder Lichtenergie das Behandeln der Folie an Chipkontaktgebieten und Nichtbehandlung der Folie an Abstandshalterkontaktgebieten umfasst.
  5. Verfahren nach Anspruch 3, wobei Lichtenergie Ultraviolettlicht umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bonden der vereinzelten Chips an das Support-Substrat das Erwärmen des Support-Substrats und Pressen der vereinzelten Chips auf das Support-Substrat umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Erwärmen des Support-Substrats das Erwärmen des Support-Substrats auf eine Temperatur zwischen etwa 180°C und etwa 350°C umfasst.
  8. Verfahren zum Herstellen eines Halbleiter-Bauelements, wobei das Verfahren Folgendes umfasst: Platzieren eines Wafers auf einer Sägefolie; Schneiden des Wafers in mehrere Chips; Platzieren der Sägefolie mit den mehreren Chips auf einem Träger; Bonden der mehreren Chips an Kontaktpads eines Support-Wafers; und Entfernen der Sägefolie und des Trägers von den mehreren Chips.
  9. Verfahren nach Anspruch 8, wobei jeder der Chips von seinen benachbarten Chips durch Abstandshalter beabstandet ist.
  10. Verfahren nach Anspruch 8 oder 9, weiterhin umfassend das Ausbilden einer Kapselung um die mehreren Chips herum durch Abscheiden einer Formmasse über dem Support-Wafer und um die mehreren Chips herum.
  11. Verfahren nach Anspruch 10, weiterhin umfassend das Entfernen des Support-Wafers von der Kapselung, wodurch die Kontaktpads exponiert werden.
  12. Verfahren nach einem der Ansprüche 8 bis 11, weiterhin umfassend das Plattieren der Kontaktpads mit einer Metallschicht.
  13. Verfahren nach Anspruch 10, weiterhin umfassend das Schneiden der Kapselung, wodurch individuelle Chip-Packages ausgebildet werden.
  14. Verfahren zum Herstellen eines Halbleiter-Bauelements, wobei das Verfahren Folgendes umfasst: Platzieren einer Sägefolie mit mehreren vereinzelten Chips auf einem Träger, wobei jeder Chip von seinen benachbarten Chips durch Abstandshalter beabstandet ist; Bonden der mehreren vereinzelten Chips an Kontaktpads auf einem Support-Wafer; Entfernen der Sägefolie und des Trägers von den mehreren vereinzelten Chips, aber nicht von den Abstandshaltern; Ausbilden einer Kapselung für die mehreren Chips durch Abscheiden einer Formmasse über dem Support-Wafer und um die mehreren Chips herum; Entfernen des Support-Wafers von der Kapselung und den mehreren Chips; und Schneiden der Kapselung unter Ausbildung mehrerer der Halbleiter-Bauelemente.
  15. Verfahren nach Anspruch 14, wobei jedes Halbleiter-Bauelement der mehreren Halbleiter-Bauelemente einen Chip der mehreren Chips umfasst.
  16. Verfahren nach Anspruch 14 oder 15, wobei jeder Chip der mehreren Chips mindestens zwei Pillar-Bumps umfasst.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei das Bonden der mehreren vereinzelten Chips an die Kontaktpads auf dem Support-Wafer das Erwärmen des Support-Wafers und Drücken der mindestens zwei Pillar-Bumps auf ein Kontaktpad umfasst.
  18. Verfahren nach einem der Ansprüche 14 bis 16, wobei das Entfernen der Sägefolie von den mehreren vereinzelten Chips das Ändern einer Hafteigenschaft der Sägefolie vor dem Entfernen der Sägefolie und des Trägers von den mehreren vereinzelten Chips umfasst.
  19. Verfahren nach Anspruch 18, wobei das Ändern der Hafteigenschaft der Sägefolie das Anwenden einer UV-Behandlung umfasst.
  20. Verfahren nach Anspruch 18, wobei das Ändern der Hafteigenschaft der Sägefolie das Anwenden einer Wärmebehandlung umfasst.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064879B2 (en) * 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US8586408B2 (en) * 2011-11-08 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact and method of formation
US9230932B2 (en) * 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods
US20130249387A1 (en) * 2012-03-20 2013-09-26 Chia-Fen Hsin Light-emitting diodes, packages, and methods of making
US9515036B2 (en) 2012-04-20 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder connections
US10043701B2 (en) * 2013-05-15 2018-08-07 Infineon Technologies Ag Substrate removal from a carrier
TWI581387B (zh) * 2014-09-11 2017-05-01 矽品精密工業股份有限公司 封裝結構及其製法
US9478453B2 (en) * 2014-09-17 2016-10-25 International Business Machines Corporation Sacrificial carrier dicing of semiconductor wafers
US9773768B2 (en) 2015-10-09 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure of three-dimensional chip stacking
GB2546740A (en) * 2016-01-26 2017-08-02 Worldpay Ltd Electronic payment system and method
US10049893B2 (en) 2016-05-11 2018-08-14 Advanced Semiconductor Engineering, Inc. Semiconductor device with a conductive post
US11417630B2 (en) * 2016-12-29 2022-08-16 Intel Corporation Semiconductor package having passive support wafer
DE102020103732B4 (de) * 2020-02-13 2023-02-16 Infineon Technologies Ag Verfahren mit mechanischem Dicing-Prozess zur Herstellung von MEMS-Bauelementen
DE102020211360A1 (de) 2020-09-10 2022-03-10 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Bereitstellen eines Schichtelementes in einer Schichtanordnung
CN113764288A (zh) * 2021-08-02 2021-12-07 苏州通富超威半导体有限公司 一种芯片封装方法及封装结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6669803B1 (en) * 1997-10-03 2003-12-30 Digital Optics Corp. Simultaneous provision of controlled height bonding material at a wafer level and associated structures
JP4109823B2 (ja) * 2000-10-10 2008-07-02 株式会社東芝 半導体装置の製造方法
EP1361657B1 (de) * 2001-02-06 2013-07-24 Panasonic Corporation Oberflächenwellenbauelement
JP4471563B2 (ja) * 2002-10-25 2010-06-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004311576A (ja) * 2003-04-03 2004-11-04 Toshiba Corp 半導体装置の製造方法
KR100555559B1 (ko) * 2004-03-03 2006-03-03 삼성전자주식회사 백 그라인딩 공정용 표면 보호 테이프를 이용하여 다이싱공정을 수행하는 반도체 장치의 제조 방법
US7576426B2 (en) * 2005-04-01 2009-08-18 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component
US20060270104A1 (en) * 2005-05-03 2006-11-30 Octavio Trovarelli Method for attaching dice to a package and arrangement of dice in a package
US20070212813A1 (en) * 2006-03-10 2007-09-13 Fay Owen R Perforated embedded plane package and method
DE102006058010B9 (de) * 2006-12-08 2009-06-10 Infineon Technologies Ag Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren
CN100580965C (zh) * 2007-12-12 2010-01-13 厦门市三安光电科技有限公司 一种基于复合式低阻缓冲结构的薄膜led芯片器件及其制造方法
JP5091066B2 (ja) * 2008-09-11 2012-12-05 富士フイルム株式会社 固体撮像装置の製造方法
JP5518502B2 (ja) * 2009-01-27 2014-06-11 シチズン電子株式会社 発光ダイオードの製造方法
US7776649B1 (en) * 2009-05-01 2010-08-17 Powertech Technology Inc. Method for fabricating wafer level chip scale packages
US8772087B2 (en) * 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer

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