CN104582287B - 一种无引线镀金板退膜方法 - Google Patents
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Abstract
一种无引线镀金板退膜方法,所述方法包括:将进行线路制作后的线路板沉铜;进行抗蚀刻干膜前处理后,并在对应抗蚀刻沉铜表层部位贴附抗蚀干膜;在抗蚀刻干膜曝光时,降低曝光能量,并进行第一次显影和闪蚀;将所述线路板中相应抗镀金的部位贴附抗镀金干膜;当进行抗镀金干膜曝光时,在所述线路板中通孔上方的干膜上开槽;进行第二次显影后,将所述线路板电镀金;将所述线路板退膜并经行第二次闪蚀在本发明实施例中,通过降低ER曝光时的曝光能量,提升ER曝光的生产效率,使生产时间缩短30%,通过在通孔处开槽设计彻底解决了TLP微通孔产品的退膜不尽,大大提升了生产效率和产品良率,适用于所有TLP流程的通孔线路板。
Description
技术领域
本发明涉及印制线路板技术领域,特别是涉及一种无引线镀金板退膜方法。
背景技术
随着电子产品向轻、薄、小的方向发展,电子元器件也向高密度、小型化方向进步,无引线镀金技术(Tailless Process,TLP)在封装基板应用广泛,该技术利用沉铜层作为导电介质,以专用干膜的优良抗镀性,达到在金手指或其他焊接区域镀金的目的。
无引线镀金板在贴附抗镀金干膜时,为了保证线路间隙的填充性避免渗金短路,通常采用真空贴膜法,真空贴膜使干膜具有较强的流动性,干膜受温度和压力的作用在真空状态下充分填充线路间隙,同时也将填入微通孔内。流入孔内的干膜经过曝光充分发生光聚合反应后,在退膜时难以褪除,特别是经过二次干膜贴附和二次曝光后,干膜聚合更加充分,进行退膜操作后,难以将通孔内的干膜退除,导致通孔退膜不尽。
发明内容
基于此,有必要针对无引线镀金板上的干膜在二次曝光后,聚合更加充分,难以将通孔内的干膜褪除,导致通孔退膜不尽,而提供一种无引线镀金板退膜方法。
本发明实施例是这样实现的,一种无引线镀金板退膜方法,所述方法包括:
将进行线路制作后的线路板沉铜;
进行抗蚀刻干膜前处理后,并在对应抗蚀刻沉铜表层部位贴附抗蚀干膜;
在抗蚀刻干膜曝光时,降低曝光能量,并进行第一次显影和闪蚀;
将所述线路板中相应抗镀金的部位贴附抗镀金干膜;
当进行抗镀金干膜曝光时,在所述线路板中通孔上方的干膜上开槽;
进行第二次显影后,将所述线路板电镀金;
将所述线路板退膜并经行第二次闪蚀
在其中一个实施例中,所述降低曝光能量具体为:
曝光能量范围在30~40mj之间;
其中,mj为能量单位毫焦。
在其中一个实施例中,所述当进行抗镀金干膜曝光时,在所述线路板中的通孔上方的干膜上开槽具体为:
在所述线路板中的通孔上方阻止曝光。
在其中一个实施例中,所述将进行线路制作后的线路板沉铜具体为:
对线路板沉铜厚度为0.5~1μm。
在其中一个实施例中,所述贴附抗蚀干膜和抗镀金干膜在真空环境下进行。
在其中一个实施例中,所述真空环境的具体参数为:
真空压膜温度为60-90℃,抽真空时间为30~50s,压力为0.4~0.6MPa,加压时间为20~50s。
上述无引线镀金板退膜方法具有以下有益效果:
首先,通过降低ER(Etch Resist,抗蚀刻干膜)曝光时的曝光能量,提升了ER曝光的生产效率,单流程生产时间缩短30%。
其次,通过在AR(Au Resist,抗镀金干膜)曝光时通孔处开槽设计彻底解决了TLP微通孔产品的退膜不尽,大大提升了生产效率和产品良率。
另外,上述退膜方法适用于所有TLP流程的通孔线路板。
附图说明
图1为本发明实施例提供的无引线镀金板退膜方法的实现流程图;
图2为本发明实施例提供的无引线镀金板ER贴膜的状态图;
图3为本发明实施例提供的无引线镀金板ER曝光的状态图;
图4为本发明实施例提供的无引线镀金板AR曝光和显影的状态图;
图5为本发明实施例提供的无引线镀金板电镀金后的状态图;
图6为本发明实施例提供的无引线镀金板退膜后的状态图。
具体实施方式
为了使本发明的上述特征及有益效果能够更加明显易懂,下面结合实施例对本发明做详细的阐述,需要说明的是,本文所使用的术语“第一”、“第二”、“第三”、“垂直”、“水平”、“上方”、“下方”以及类似的表述只是为了起说明目的,并不表示是唯一的实施方式。
为了说明本发明所述的技术方案,下面通过具体实施例来进行说明。
图1示出了本发明实施例提供的无引线镀金板退膜方法的实现流程,具体详述如下:
在步骤S101中,将进行线路制作后的线路板沉铜;
在本发明实施例中,沉铜采用化学沉积法在基材表面沉积一层薄铜,起线路导通作用。整版沉铜的厚度为0.5~1μm之间,即确保电路导通,又不会对板面的线路造成影响。
在步骤S102中,进行抗蚀刻干膜前处理,并在对应抗蚀刻沉铜表层部位贴附抗蚀干膜;
在本发明实施例中,将抗蚀刻干膜贴附于需要防止被蚀刻的沉铜层部位。抗蚀刻干膜,在TLP流程中能够保护起导通作用的沉铜层,保证线路良好的导通性。
在线路板上贴附ER(Etch Resist,抗蚀刻干膜)需要在真空环境下进行。真空压膜温度为60~90℃,抽真空时间控制为30~50s,压力为0.4~0.6MPa,加压时间为20~50s。通过该温度和压力的作用,真空贴膜使该干膜具有较强的流动性,使该干膜充分填充线路间隙(参见图2)。真空贴膜广泛应用于封装基板,通过抽真空、热压的方式使该干膜充分填充线路间隙,同时也填入微通孔内,干膜将在抗蚀过程中起保护作用。
在步骤S103中,在抗蚀刻干膜曝光时,降低曝光能量,并进行第一次显影和闪蚀;
ER曝光时降低曝光能量,能够使进入通孔内的干膜不充分聚合,为通孔内干膜与退膜药水反应创造有利的条件(参见图3)。第一次显影和闪蚀可以为ER显影和ER闪蚀。闪蚀的目的在于将需要镀金的线路露出,闪蚀操作与现有的蚀刻操作相同,区别仅在于蚀刻的时间相对较短,主要由于需要蚀刻掉的沉铜层较薄。
作为本发明的一个优选实施例,曝光能量通常为70mj(毫焦),此处采用曝光能量范围为30~40mj。在此范围内进行曝光,为通孔内干膜与退膜药水反应创造有利的条件,使退膜效果较好。
在步骤S104中,将线路板中相应抗镀金的部位贴附抗镀金干膜;
在本发明实施例中,采用真空贴膜法,使AR(AuResist,抗镀金干膜)充分填充线路间隙,包括微通孔内。通孔通常不需要镀金,抗镀金干膜能够对通孔起到防止镀金的作用。
在步骤S105中,当进行抗镀金干膜曝光时,在线路板中通孔上方的干膜上开槽;
参见图4(a),在通孔上方进行开槽设计可以为在对应通孔处阻止曝光,避免孔内干膜发生二次聚合。尤其经过二次干膜贴附和二次曝光后,干膜聚合更加充分,使干膜难以褪除。
在本发明实施例中,阻止曝光可以为在线路板所对应的设计文件中,将通孔对应处设计为不曝光;在本发明其他实施例中,阻止曝光可以采用行业内其他惯用手段来进行替代。
在步骤S106中,进行第二次显影后,将线路板电镀金;
在本发明实施例中,进行第二次显影可以为AR显影(参见图4(b)),然后将线路板镀金,抗氧化(参见图5)。
在步骤S107中,将线路板退膜并进行第二次闪蚀。
参见图6,在退膜时通过退膜药水顺利去除掉表面的干膜后,与孔内未完全聚合的干膜单体反应,降低了退膜的难度,从而达到将干膜完全褪除的目的。
在本发明实施例中,提供的无引线镀金板退膜方法,通过降低ER曝光时的曝光能量,提升了ER曝光的生产效率,单流程生产时间缩短30%,再通过在AR曝光时通孔处开槽设计彻底解决了TLP微通孔产品的退膜不尽,大大提升了生产效率和产品良率,适用于所有TLP流程的通孔线路板。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
Claims (6)
1.一种无引线镀金板退膜方法,其特征在于,所述方法包括:
将进行线路制作后的线路板沉铜;
进行抗蚀刻干膜前处理后,并在对应抗蚀刻沉铜表层部位贴附抗蚀干膜;
在抗蚀刻干膜曝光时,降低曝光能量,并进行第一次显影和闪蚀;
将所述线路板中相应抗镀金的部位贴附抗镀金干膜;
当进行抗镀金干膜曝光时,在所述线路板中通孔上方的干膜上开槽;
进行第二次显影后,将所述线路板电镀金;
将所述线路板退膜并经行第二次闪蚀。
2.如权利要求1所述的无引线镀金板退膜方法,其特征在于,所述降低曝光能量具体为:
曝光能量范围在30~40mj之间;
其中,mj为能量单位毫焦。
3.如权利要求1所述的无引线镀金板退膜方法,其特征在于,所述当进行抗镀金干膜曝光时,在所述线路板中通孔上方的干膜上开槽具体为:
在所述线路板中通孔的上方阻止曝光。
4.如权利要求1所述的无引线镀金板退膜方法,其特征在于,所述将进行线路制作后的线路板沉铜具体为:
对线路板沉铜厚度为0.5~1μm。
5.如权利要求1所述的无引线镀金板退膜方法,其特征在于,所述贴附抗蚀干膜和抗镀金干膜在真空环境下进行。
6.如权利要求5所述的无引线镀金板退膜方法,其特征在于,所述真空环境的具体参数为:
真空压膜温度为60-90℃,抽真空时间为30~50s,压力为0.4~0.6MPa,加压时间为20~50s。
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