CN104576509A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN104576509A
CN104576509A CN201310505108.1A CN201310505108A CN104576509A CN 104576509 A CN104576509 A CN 104576509A CN 201310505108 A CN201310505108 A CN 201310505108A CN 104576509 A CN104576509 A CN 104576509A
Authority
CN
China
Prior art keywords
layer
dielectric layer
opening
medium
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310505108.1A
Other languages
English (en)
Other versions
CN104576509B (zh
Inventor
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310505108.1A priority Critical patent/CN104576509B/zh
Priority to US14/183,553 priority patent/US9117887B2/en
Publication of CN104576509A publication Critical patent/CN104576509A/zh
Application granted granted Critical
Publication of CN104576509B publication Critical patent/CN104576509B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其形成方法，其中，半导体结构的形成方法包括：提供表面具有第一介质层的衬底，第一介质层内具有若干第一导电层，第一导电层的表面与第一介质层的表面齐平；去除部分第一导电层，使若干第一导电层的表面低于第一介质层表面，在第一介质层内形成若干第一开口；在若干第一开口内形成第二介质层；在第一介质层和第二介质层表面形成第三介质层，第三介质层内具有第二开口，第二开口底部暴露出至少两个第二介质层；去除第二开口底部的部分第二介质层，在第二介质层内形成第三开口，第三开口暴露出至少两个第一导电层的部分顶部表面；在第三开口和第二开口内形成第二导电层。所形成的半导体结构的性能得到提高。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造领域中，为了实现半导体器件之间的电连接，目前已发展出各种金属互连结构以及形成工艺，例如铜互连结构，以及形成铜互连结构的铜电镀工艺（ECP，electro-coppering plating）。然而，随着超大规模集成电路（ULSI）的发展，半导体器件的特征尺寸（CD）不断缩小，形成金属互连结构的工艺也受到了挑战。
以现有的铜互连结构为例，图1至图3是现有技术的铜互连结构的形成过程的剖面结构示意图。
请参考图1，提供衬底100，所述衬底100表面具有第一介质层101，所述第一介质层101内具有导电层102，所述第一介质层101暴露出导电层102表面；在所述第一介质层101和导电层102表面形成第二介质层103。
请参考图2，在所述第二介质层103内形成暴露出导电层102的开口104。
请参考图3，在所述开口104（如图2所示）的侧壁和底部表面形成种子层（未示出），所述种子层的材料为导电材料；采用电镀工艺在所述种子层表面形成填充满所述开口104的铜互连层105。
然而，现有技术所形成的铜互连结构性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成的电互连结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有第一介质层，所述第一介质层内具有若干第一导电层，所述第一导电层的表面与第一介质层的表面齐平；去除部分所述第一导电层，使若干第一导电层的表面低于第一介质层表面，在所述第一介质层内形成若干第一开口；在若干第一开口内形成第二介质层，所述第二介质层的表面与第一介质层表面齐平；在所述第一介质层和第二介质层表面形成第三介质层，所述第三介质层内具有第二开口，所述第二开口底部暴露出至少两个第二介质层；去除第二开口底部的部分第二介质层，在第二介质层内形成第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面；在所述第三开口和第二开口内形成第二导电层。
可选的，还包括：在形成第二介质层之后，去除相邻第一导电层之间第一介质层并暴露出衬底表面，在相邻第一导电层之间形成第四开口；所述第三介质层还形成于所述第四开口内。
可选的，相邻第一导电层之间的第三介质层内具有空隙。
可选的，所述第三介质层和第二开口的形成工艺包括：采用沉积工艺在所述第四开口内、第一介质层表面和第二介质层表面形成第三介质层；在沉积工艺之后，采用抛光工艺对所述第三介质层进行平坦化，且抛光后的第三介质层表面高于第一介质层和第二介质层表面；在抛光工艺之后，刻蚀部分第三介质层直至暴露出至少两个第二介质层，在第三介质层内形成第二开口。
可选的，所述形成第三介质层的沉积工艺为等离子体增强化学气相沉积工艺。
可选的，所述第三介质层的材料为SiO2、SiN、SiON、SiCOH或低k材料。
可选的，还包括：在形成第二介质层之后，去除相邻第一导电层之间的第一介质层并暴露出衬底表面，在相邻第一导电层之间形成第四开口；在所述第四开口内形成第四介质层，所述第四介质层的表面与第二介质层和第一介质层齐平；所述第三介质层还形成于所述第四介质层表面。
可选的，所述第四介质层内具有空隙。
可选的，所述第四介质层的形成工艺包括：在所述第四开口内、第一介质层表面和第二介质层表面形成第四介质薄膜；对所述第四介质薄膜进行抛光，直至暴露出第二介质层表面为止，形成第四介质层。
可选的，所述第四介质薄膜的形成工艺为等离子体增强化学气相沉积工艺。
可选的，所述第四介质层的材料为SiO2、SiN、SiON、SiCOH或低k材料。
可选的，相邻第一导电层之间的第一介质层内具有空隙。
可选的，形成第三开口的方法包括：在所述第二开口内和第三介质层表面形成填充满所述第二开口的底层抗反射层，所述底层抗反射层的表面平坦；在所述底层抗反射层表面形成图形化的光刻胶层，所述光刻胶层内具有暴露出底层抗反射层的沟槽，所述沟槽平行于衬底表面方向的图形贯穿所述第一导电层平行于衬底表面方向的图形；以所述光刻胶层为掩膜，刻蚀所述底层抗反射层和第二介质层，在第一导电层顶部形成第三开口；在刻蚀形成第三开口之后，去除光刻胶层和底层抗反射层。
可选的，所述第一导电层平行于衬底表面方向的图形为条形，所述光刻胶层内的沟槽平行于衬底表面方向的图形为条形，且所述沟槽图形垂直于第一导电层的图形。
可选的，还包括：在形成第二介质层之前，在所述第一开口底部的第一导电层表面形成阻挡层；所述第二介质层形成于所述阻挡层表面。
可选的，所述阻挡层的形成的工艺为选择性沉积工艺，所述阻挡层的材料为CoWP、CuAl、CuMn或Co。
可选的，所述第二介质层的形成工艺包括：在第一开口内和第一介质层表面形成填充满所述第一开口的第二介质薄膜；对所述第二介质薄膜进行抛光直至暴露出第一介质层表面为止，形成第二介质层。
可选的，所述第二介质层的材料为NDC、SiN、SiCOH、BN、SiCN或低k材料。
可选的，所述第一介质层的材料为为SiO2、SiN、SiON、SiCOH或低k材料。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：衬底，所述衬底表面具有第一介质层，所述第一介质层内具有若干第一导电层，若干第一导电层的表面低于第一介质层表面；位于若干第一导电层表面的第二介质层，所述第二介质层的表面与第一介质层表面齐平；位于所述第一介质层和第二介质层表面的第三介质层，所述第三介质层内具有第二开口，所述第二开口暴露出至少两个第二介质层；位于第二开口底部的第二介质层内的第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面；位于所述第三开口和第二开口内形成第二导电层。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体结构的形成方法中，使第一导电层的表面低于第一介质层表面，并在第一导电层表面形成第二介质层；而形成于第一介质层和第二介质层表面的第三介质层具有暴露出至少两个第二介质层的第二开口，所述第二开口定义了第二导电层的结构和位置。所述第三开口通过去除第二开口底部的部分第二介质层、并暴露出第一导电层的部分表面而形成，因此所述第三开口能够仅暴露出第一导电层，所述第三开口相对于第一导电层的位置精确。后续形成的第二导电层位于第二开口和第三开口内，能够实现第二导电层与第一导电层电连接；而且，由于第三开口仅暴露出第一导电层表面，从而能够避免所述第二导电层的位置相对于第一导电层发生偏差，进而使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
进一步，相邻第一导电层之间的第一介质层内具有空隙，所述空隙能够提高相邻第一导电层之间的电隔离性能。由于第一导电层顶部具有第二介质层，所述第三开口通过去除部分第二介质层形成，因此所述第三开口仅位于第一导电层顶部，避免了所形成的第三开口打开所述第一介质层内的空隙，保证了形成于第三开口内的第二导电层与第一导电层之间电连接性能良好，而且相邻第一导电层之间的第一介质层电隔离性能良好。
进一步，去除相邻第一导电层之间第一介质层并第四开口，并在所述第四开口形成第四介质层，且所述第四介质层内具有空隙，所述空隙能够提高第四介质层的电隔离能力。而且，由于第三开口通过去除部分第二介质层形成，使得所述第三开口仅位于第一导电层顶部，从而避免了所形成的第三开口打开所述第四介质层内的空隙问题，保证了第四介质层的电隔离性能。
进一步，去除相邻第一导电层之间第一介质层并形成第四开口，所述第三介质层除了形成于第一介质层和第二介质层表面，还形成于所述第四开口内，且相邻第一导电层之前的第三介质层内具有空隙。由于第三开口通过去除部分第二介质层形成，使得所述第三开口仅位于第一导电层顶部，从而避免了所形成的第三开口打开所述第三介质层内的空隙问题，保证了相邻第一导电层之间的第三介质层的电隔离性能。
在半导体结构中，所述第三开口位于第二开口底部的部分第二介质层内，因此所述第三开口能够仅暴露出第一导电层，所述第三开口相对于第一导电层的位置精确。而所述第二导电层位于第二开口和第三开口内，以实现第二导电层与第一导电层电连接，由于第三开口仅暴露出第一导电层表面，能够避免所述第二导电层的位置相对于第一导电层发生偏差，使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
附图说明
图1至图3是现有技术的铜互连结构的形成过程的剖面结构示意图；
图4是用于电隔离导电层的第一介质层内具有空隙的示意图；
图5至图13是本发明实施例所述的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，现有技术所形成的导电互连结构性能较差。
随着集成电路的集成度提高，半导体器件的尺寸随之缩小，为了提高器件的性能和可靠性，需要通过降低第一介质层101（如图1所示）或第二介质层103（如图1所示）的K（介电常数）值，以提高第一介质层101或第二介质层103的电隔离性能。除了使用低K（Low-K）材料形成所述第一介质层101和第二介质层103之外，还能够通过在第一介质层101或第二介质层103内形成空隙（air gap）以降低K值。
然而，请参考图4，当用于电隔离导电层102的第一介质层101内形成有空隙110时，在形成开口104的过程中，容易因光刻工艺的对准偏差使所形成的开口104位置相对于导电层102发生偏移；而一旦所述开口104与导电层102之间位置发生偏移，所述开口104则容易使空隙110打开，即所形成的开口104与空隙110连通，形成如图4所示的结构。当后续在所述开口104内形成铜互连结构时，用于形成铜互连结构的导电材料会通过开口104底部进入空隙内，容易导致相邻导电层102之间发生短路等问题，造成所形成的铜互连结构的性能下降。
为了解决所述问题，本发明提出一种半导体结构的形成方法，包括：提供表面具有第一介质层的衬底，所述第一介质层内具有若干第一导电层，所述第一导电层的表面与第一介质层的表面齐平；去除部分所述第一导电层，使若干第一导电层的表面低于第一介质层表面，在所述第一介质层内形成若干第一开口；在若干第一开口内形成第二介质层，所述第二介质层的表面与牺牲层表面齐平；在所述第一介质层和第二介质层表面形成第三介质层，所述第三介质层内具有第二开口，所述第二开口暴露出至少两个第二介质层；去除第二开口底部的部分第二介质层，在第二介质层内形成第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面；在所述第三开口和第二开口内形成第二导电层。
其中，使第一导电层的表面低于第一介质层表面，并在第一导电层表面形成第二介质层；而形成于第一介质层和第二介质层表面的第三介质层具有暴露出至少两个第二介质层的第二开口，所述第二开口定义了第二导电层的结构和位置。通过去除第二开口底部的部分第二介质层，即能够形成暴露出第一导电层的部分表面的第三开口；而且，由于所述第三开口通过去除第二介质层形成，因此所述第三开口能够仅暴露出第一导电层。后续形成的第二导电层位于第二开口和第三开口内，实现第二导电层与第一导电层电连接，由于第三开口仅暴露出第一导电层表面，从而能够避免所述第二导电层的位置相对于第一导电层发生偏差，进而使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明实施例所述的半导体结构的形成过程的结构示意图。
请参考图5，提供衬底200，所述衬底200表面具有第一介质层201，所述第一介质层201内具有若干第一导电层202，所述第一导电层202的表面与第一介质层201的表面齐平。
在本实施例中，所述衬底200包括：半导体基底、形成于半导体基底内或表面的半导体器件、用于电连接所述半导体器件的电互连结构、以及形成于半导体基底表面用于电隔离所述半导体器件和导电结构的绝缘层。所述半导体基底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓衬底或砷化镓衬底等），且所述衬底200的表面为绝缘层。在另一实施例中，所述衬底为半导体基底，所述半导体基底内形成有电互连结构，例如硅通孔结构（TSV，Through SiliconVia）。
所述第一介质层201用于保护并电隔离所述第一导电层202。所述第一介质层201的材料为SiO2、SiN、SiON、SiCOH或低k材料（例如多孔介质材料）。其中，当所述第一介质层201的材料为低k材料时，所述第一介质层201的电隔离性能更佳，且寄生电容、漏电流等不良问题减少。此外，相邻第一导电层202之间的第一介质层201内还能够形成空隙，所述空隙能够进一步提高第一介质层201在第一导电层202之间的电隔离能力。
所述第一导电层202用于与衬底200内的电互连结构电连接。所述第一导电层202的数量大于或等于2个。本实施例中，所述第一导电层202的材料为铜，所述第一导电层202平行于衬底200表面方向的图形为条形，且若干条形图形平行排列。在其他实施例中，所述第一导电层202还能够采用其他导电材料，例如钨或铝。
在一实施例中，所述第一介质层201和第一导电层202的形成方法包括：在衬底200表面沉积形成第一介质层；刻蚀部分第一介质层，在所述第一介质层内形成若干沟槽；采用电镀工艺在所述沟槽内形成填充满所述沟槽的第一导电层。
在另一实施例中，所述第一介质层201和第一导电层202的形成方法包括：采用电镀工艺在衬底200表面形成第一导电薄膜；刻蚀所述第一导电薄膜，在衬底200表面形成若干第一导电层202；在衬底200和第一导电层202表面形成第一介质层201，且所述第一介质层201的表面与第一导电层202的表面齐平。
在其他实施例中，所述第一介质层的形成工艺能够为等离子体增强化学气相沉积工艺（PECVD，Plasma Enhanced CVD），使形成于相邻第一导电层202之间的第一介质层内形成空隙，所述空隙能够提高第一介质层201的电隔离能力。而当第一介质层内具有空隙时，后续形成第二介质层之后，在所述第一介质层和第二介质层表面形成第三介质层，而无需去除相邻第一导电层202之间的第一介质层以形成第四开口。
请参考图6，去除部分所述第一导电层202，使若干第一导电层202的表面低于第一介质层201表面，在所述第一介质层201内形成若干第一开口203。
去除部分第一导电层202之后，能够在第一导电层202顶部形成第一开口203，所述第一开口203用于在后续工艺形成第二介质层，使所述第二介质层相对于第一介质层具有刻蚀选择性，则后续工艺仅需去除部分第二介质层即能够暴露出第一导电层202，暴露出的第一导电层202能够与后续形成的第二导电层电连接，而第一介质层不会受到工艺损伤，从而保证了第二导电层与第一导电层202之间相对位置精确。
所述去除部分第一导电层202的工艺为刻蚀工艺，所述刻蚀工艺为各向异性的干法刻蚀工艺、各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。由于刻蚀工艺的刻蚀速率恒定，因此，通过控制刻蚀时间即能够控制刻蚀深度，即能够精确控制所形成的第一开口203的深度，则后续形成于第一开口203内的第二介质层的厚度能够精确控制。
请参考图7，在若干第一开口203（如图6所示）内形成第二介质层204，所述第二介质层204的表面与第一介质层201表面齐平。
需要说明的是，本实施例中，在形成第二介质层204之前，在所述第一开口203底部的第一导电层202表面形成阻挡层（未示出），所述第二介质层204形成于所述阻挡层表面，所述阻挡层能够防止第一导电层202的材料发生扩散，保证了第一导电层202具有良好的电性能。所述阻挡层的形成的工艺为选择性沉积工艺，所述阻挡层的材料为导电材料，所述导电材料包括CoWP、CuAl、CuMn或Co。
所述选择性沉积工艺能够使所述阻挡层有选择性地形成于导电材料表面，因此，所述阻挡层形成于第一开口203底部的第一导电层202表面，而所述第一介质层201表面不会形成所述阻挡层。采用选择性沉积工艺形成阻挡层的方法简单，且所形成的阻挡层厚度均匀精确。
在一实施例中，所述阻挡层的材料为CoWP，形成所述阻挡层的选择性沉积工艺为选择性化学镀工艺（Selective Electroless Plating）。所述选择性化学镀工艺的参数包括：沉积液包括氧化剂、还原剂和碱性溶液，所述碱性溶液的PH值为8.9～9，温度为20摄氏度～90摄氏度。在本实施例中，所述阻挡层的材料为CoWP时，所述氧化剂包括H3P(W3O10)4和CoSO4·6H2O，所述还原剂包括NaH2PO2，所述NaH2PO2的浓度为0.23摩尔/升～0.25摩尔/升，所述碱性溶液为KOH溶液。在另一实施例中，所述阻挡层的材料为CuAl、CuSi、CuAlSi或CuMn时，形成所述阻挡层的工艺为选择性化学气相沉积工艺（Selective CVD）。
所述第二介质层204的材料为NDC、SiN、SiCOH、BN、SiCN或低k材料。所述第二介质层204的形成工艺包括：在第一开口203内和第一介质层201表面形成第二介质薄膜；对所述第二介质薄膜进行抛光直至暴露出第一介质层201表面为止，形成第二介质层204。使所述第二介质层204相对于第一介质层201具有刻蚀选择性，则后续在去除部分第二介质层204并在第一导电层202顶部形成第三开口时，不会损伤所述第一介质层201，因此能够使所述第三开口仅位于第一导电层202顶部，使得形成于第三开口内的第二导电层的位置相对于第一导电层202的位置准确。本实施例中，所述第一介质层201与第二介质层204的材料不同。
而且，当第二介质层204相对于第一介质层201具有刻蚀选择性，后续形成第三开口时，作为掩膜层的光刻胶层所暴露出的区域能够大于所需形成的第三开口的位置，即光刻胶层能够同时暴露出部分第一介质层201和部分第二介质层204的对应位置。以所述光刻胶层为掩膜刻蚀第二介质层204时，不会影响到第一介质层201的形貌，而且，形成所述光刻胶层的光刻工艺精确度不会影响到所形成的第三开口的位置和尺寸精确度。
请参考图8，在形成第二介质层204之后，去除相邻第一导电层202之间第一介质层201并暴露出衬底200表面，在相邻第一导电层202之间形成第四开口205。
本实施例中，所述第四开口205内用于填充第三介质层，且所填充的第三介质层内具有空隙，从而提高相邻第一导电层202之间的电隔离能力。在另一实施例中，所述第四开口205内填充第四介质层，而第三介质层形成于第一介质层201、第二介质层204和所述第四介质层表面，且所述第四介质层内形成有空隙，以提高隔离能力。
所述第四开口205的形成方法包括：在第一介质层201表面形成图形化层，所述图形化层暴露出第二介质层204和相邻第一导电层202之间的第一介质层201；以所述图形化层为掩膜，刻蚀所述第一介质层201直至暴露出衬底200表面为止。其中，刻蚀第一介质层201的工艺为干法刻蚀工艺或湿法刻蚀工艺。本实施例中，刻蚀第一介质层201的工艺为各向同性的湿法刻蚀工艺，所述各向同性的湿法刻蚀工艺刻蚀速率快，对第一导电层202和第二介质层204的损伤小。
在其它实施例中，相邻第一导电层202之间的第一介质层内具有空隙，则无需去除相邻第一导电层202之间的第一介质层，而后续形成的第三介质层位于第一介质层和第二介质层表面。
请参考图9，在所述第一介质层201表面和第二介质层204表面形成第三介质层206，所述第三介质层206内具有第二开口207，所述第二开口207底部暴露出至少两个第二介质层204。
所述第二开口207用于形成第二导电层，且所述第二开口207底部暴露出至少两个第二介质层204，位于第二开口207底部的第一导电层202能够通过第二开口内的第二导电层实现电互连。
本实施例中，在相邻第一导电层202之间形成有第四开口205（如图8所示），所述第三介质层206还形成于所述第四开口205内，而相邻第一导电层202之间的第三介质层206内形成有空隙220，所述空隙220能够提高电隔离性能，避免相邻第一导电层202之间产生漏电流，而且还能够减小相邻第一导电层202之间的寄生电容。
所述第三介质层206的材料为SiO2、SiN、SiON、SiCOH或低k材料。所述第三介质层206和第二开口207的形成工艺包括：采用沉积工艺在所述第四开口205内、第一介质层201表面和第二介质层204表面形成第三介质层；在沉积工艺之后，采用抛光工艺对所述第三介质层进行平坦化，抛光后的第三介质层表面高于第一介质层201和第二介质层204表面；在抛光工艺之后，刻蚀部分第三介质层直至暴露出至少两个第二介质层204，在第三介质层206内形成第二开口207。本实施例中，采用第三介质层206填充所述第四开口205，并使位于第四开口205内的第三介质层206内形成空隙220，能够简化工艺，节省工艺时间和工艺成本。
其中，所述形成第三介质层的沉积工艺为等离子体增强化学气相沉积工艺，所述等离子体增强化学气相沉积工艺能够使用于形成第三介质层的材料较多地堆积于靠近第四开口205顶部的侧壁表面，因此，能够在第四开口205尚未填充满第四开口205时，即使第四开口205的顶部首先闭合，从而在第四开口205内的第三介质层206内形成空隙220。
在另一实施例中，在所述第四开口内形成第四介质层，所述第四介质层的表面与第二介质层和第一介质层齐平；所述第三介质层形成于所述第四介质层表面。其中，所述第四介质层内具有空隙。
所述第四介质层的材料为SiO2、SiN、SiON、SiCOH或低k材料。所述第四介质层的形成工艺包括：在所述第四开口内、第一介质层表面和第二介质层表面形成第四介质薄膜；对所述第四介质薄膜进行抛光，直至暴露出第二介质层表面为止，形成第四介质层。所述第四介质薄膜的形成工艺为等离子体增强化学气相沉积工艺，使第四开口在尚未填充满时即能够闭合，以形成第四介质层内的空隙。
所述第三介质层和第二开口的形成工艺为：采用沉积工艺在所述第四介质层、第一介质层和第二介质层表面形成第三介质层；刻蚀部分第三介质层直至暴露出至少两个第二介质层、以及相邻第二介质层之间的第一介质层，在第三介质层内形成第二开口。
请参考图10和图11，图11是图10的俯视图，图10是图11沿AA’方向的剖面结构示意图。在所述第二开口207内和第三介质层206表面形成填充满所述第二开口207的底层抗反射层208，所述底层抗反射层208的表面平坦；在所述底层抗反射层208表面形成图形化的光刻胶层209，所述光刻胶层209内具有暴露出底层抗反射层208的沟槽210，所述沟槽210平行于衬底200表面方向的图形贯穿所述第一导电层202平行于衬底200表面方向的图形。
所述图形化的光刻胶层209内的沟槽210定义了第二开口207底部需要刻蚀的第二介质层204的位置。而且，由于所述第二介质层204相对于第一介质层具有刻蚀选择性，则所述沟槽210还能够暴露出部分相邻第二介质层204之间的区域，因此，所述沟槽210暴露出的区域面积较大，从而降低了对光刻工艺精确度的要求，使光刻工艺易于进行。
所述底层抗反射层208用于填充满第二开口207，避免在形成光刻胶层209的曝光工艺中发生的反射。所述底层抗反射层208的形成工艺为旋涂工艺，材料为氮化硅或不透光的有机材料。
本实施例中，如图11所示，所述第一导电层202平行于衬底200表面方向的图形为条形，所述光刻胶层209内的沟槽210平行于衬底200表面方向的图形为条形，且所述沟槽210图形垂直于第一导电层202的图形。位于所述沟槽210底部的第二介质层204在后续工艺中被去除，以暴露出第一导电层202，而位于沟槽210底部的第一介质层201相对于第二介质层204具有刻蚀选择性，因此不会在后续工艺中被去除。本实施例中，第二开口207底部暴露出2个第二介质层204，且位于所述2个第二介质层204底部的第一导电层201之间需要实现电连接，因此所述沟槽210横跨于所述第二开口207顶部，且沟槽210图形贯穿第一导电层202的图形。
请参考图12，以所述光刻胶层209（如图11所示）为掩膜，刻蚀所述底层抗反射层208（如图11所示）、和第二开口207底部的部分第二介质层204，在第二介质层204内形成第三开口211，所述第三开口211暴露出至少两个第一导电层201的部分顶部表面；在刻蚀形成第三开口211之后，去除光刻胶层209和底层抗反射层208。
所述第三开口211暴露出至少两个第一导电层201的部分顶部表面，后续在所述第三开口211内形成的第二导电层能够与第一导电层201电连接。在一实施例中，所述第一导电层201表面还形成有阻挡层，而所述阻挡层为导电材料，则所述第三开口211能够暴露出所述阻挡层，而后续形成的第二导电层位于所述阻挡层表面。
所述刻蚀底层抗反射层208和第二介质层204的工艺为各向异性的干法刻蚀工艺，所形成的第三开口211的侧壁相对于衬底200表面方向垂直。而且，由于第一介质层201相对于第二介质层204具有刻蚀选择性，在刻蚀所述第二介质层204后，能够保留沟槽210（如图11所示）底部的第一介质层201，使得第三开口211仅形成于第一导电层201表面，后续形成的第二导电层相对于第一导电层201的位置准确；而且，由于第三开口211仅位于第一导电层201顶部，能够避免在形成第三开口211时，打开第三介质层206内的空隙220，保证了相邻第一导电层201之间的第三介质层206电隔离能力良好。
在另一实施例中，相邻第一导电层之间形成有第四介质层，且所述第四介质层内具有空隙，由于第三开口211仅位于第一导电层201顶部，则在形成所述第三开口211时，不会打开第四介质层内的空隙，保证了第四介质层的电隔离性能。
去除光刻胶层209和底层抗反射层208的工艺为干法刻蚀工艺或湿法刻蚀工艺，本实施例采用湿法刻蚀工艺，是湿法刻蚀工艺的刻蚀速率较快，而且对第三介质层206和第一导电层202的损伤较小。在去除第二开口207内的底层抗反射层208之后，所述第二开口207重新被暴露出来，以便后续形成第二导电层。
请参考图13，在所述第三开口211（如图12所示）和第二开口207（如图12所示）内形成第二导电层212。
位于第三开口211内的第二导电层212与第一导电层202电连接，位于第二开口207内的第二导电层212用于实现第二开口207底部的第一导电层202之间的电连接。此外，所述第二导电结构209还能够形成于未被去除的第二介质层204表面，所述第二介质层204能够电隔离所述第一导电层202和所述第二导电层212。
本实施例中，所述第二开口207和第三开口211侧壁和底部表面还形成有的种子层（未示出），第二导电层212形成于所述种子层表面且填充满所述第二开口207和第三开口211。
其中，所述种子层能够防止第二导电层的材料发生扩散，且所述种子层为导电材料，能够在电镀工艺中导电，以生长第二导电层212，所述导电材料包括：Ta和TaN的组合、Ru、CuAl、CuSi、CuAlSi、CuMn或Co；所述种子层的形成工艺为沉积工艺，例如化学气相沉积工艺，因此所述种子层还能够形成于第三介质层206表面。
其次，所述第二导电层212的材料为铜，采用铜电镀（ECP）工艺形成于导电的种子层表面，由于所述种子层还形成于第三介质层206表面，因此所述第二导电层还形成于第三介质层206表面；在铜电镀工艺之后，需要采用抛光工艺去除所述第三介质层206表面的第二导电层，使所述第二导电层212的表面与第三介质层206齐平。
本实施例中，所述第二导电层212使相邻的第一导电层202之间电互联，所述第一导电层202和第二导电层212构成铜互连结构。此外，所述第二导电层212的材料还能够为其它导电材料，例如铝、钨。
本实施例中，使第一导电层的表面低于第一介质层表面，并在第一导电层表面形成第二介质层；而形成于第一介质层和第二介质层表面的第三介质层具有暴露出至少两个第二介质层的第二开口，所述第二开口定义了第二导电层的结构和位置。所述第三开口通过去除第二开口底部的部分第二介质层、并暴露出第一导电层的部分表面而形成，因此所述第三开口能够仅暴露出第一导电层，所述第三开口相对于第一导电层的位置精确。后续形成的第二导电层位于第二开口和第三开口内，能够实现第二导电层与第一导电层电连接；而且，由于第三开口仅暴露出第一导电层表面，从而能够避免所述第二导电层的位置相对于第一导电层发生偏差，进而使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
相应的，本发明的实施例还提供一种半导体结构，请继续参考图13，包括：衬底200，所述衬底200表面具有第一介质层201，所述第一介质层201内具有若干第一导电层202，若干第一导电层202的表面低于第一介质层201表面；位于若干第一导电层202表面的第二介质层204，所述第二介质层204的表面与第一介质层201表面齐平；位于所述第一介质层201和第二介质层204表面的第三介质层206，所述第三介质层206内具有第二开口（未示出），所述第二开口暴露出至少两个第二介质层204；位于第二开口底部的第二介质层204内的第三开口（未示出），所述第三开口暴露出至少两个第一导电层202的部分顶部表面；位于所述第三开口和第二开口内形成第二导电层212。
本实施例中，所述第三开口位于第二开口底部的部分第二介质层内，因此所述第三开口能够仅暴露出第一导电层，所述第三开口相对于第一导电层的位置精确。而所述第二导电层位于第二开口和第三开口内，以实现第二导电层与第一导电层电连接，由于第三开口仅暴露出第一导电层表面，能够避免所述第二导电层的位置相对于第一导电层发生偏差，使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有第一介质层，所述第一介质层内具有若干第一导电层，所述第一导电层的表面与第一介质层的表面齐平；
去除部分所述第一导电层，使若干第一导电层的表面低于第一介质层表面，在所述第一介质层内形成若干第一开口；
在若干第一开口内形成第二介质层，所述第二介质层的表面与第一介质层表面齐平；
在所述第一介质层和第二介质层表面形成第三介质层，所述第三介质层内具有第二开口，所述第二开口底部暴露出至少两个第二介质层；
去除第二开口底部的部分第二介质层，在第二介质层内形成第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面；
在所述第三开口和第二开口内形成第二导电层。
2.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成第二介质层之后，去除相邻第一导电层之间第一介质层并暴露出衬底表面，在相邻第一导电层之间形成第四开口；所述第三介质层还形成于所述第四开口内。
3.如权利要求2所述半导体结构的形成方法，其特征在于，相邻第一导电层之间的第三介质层内具有空隙。
4.如权利要求2所述半导体结构的形成方法，其特征在于，所述第三介质层和第二开口的形成工艺包括：采用沉积工艺在所述第四开口内、第一介质层表面和第二介质层表面形成第三介质层；在沉积工艺之后，采用抛光工艺对所述第三介质层进行平坦化，且抛光后的第三介质层表面高于第一介质层和第二介质层表面；在抛光工艺之后，刻蚀部分第三介质层直至暴露出至少两个第二介质层，在第三介质层内形成第二开口。
5.如权利要求4所述半导体结构的形成方法，其特征在于，所述形成第三介质层的沉积工艺为等离子体增强化学气相沉积工艺。
6.如权利要求2所述半导体结构的形成方法，其特征在于，所述第三介质层的材料为SiO2、SiN、SiON、SiCOH或低k材料。
7.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成第二介质层之后，去除相邻第一导电层之间第一介质层并暴露出衬底表面，在相邻第一导电层之间形成第四开口；在所述第四开口内形成第四介质层，所述第四介质层的表面与第二介质层和第一介质层齐平；所述第三介质层还形成于所述第四介质层表面。
8.如权利要求7所述半导体结构的形成方法，其特征在于，所述第四介质层内具有空隙。
9.如权利要求7所述半导体结构的形成方法，其特征在于，所述第四介质层的形成工艺包括：在所述第四开口内、第一介质层表面和第二介质层表面形成填充所述第四开口的第四介质薄膜；对所述第四介质薄膜进行抛光，直至暴露出第二介质层表面为止，形成第四介质层。
10.如权利要求9所述半导体结构的形成方法，其特征在于，所述第四介质薄膜的形成工艺为等离子体增强化学气相沉积工艺。
11.如权利要求9所述半导体结构的形成方法，其特征在于，所述第四介质层的材料为SiO2、SiN、SiON、SiCOH或低k材料。
12.如权利要求1所述半导体结构的形成方法，其特征在于，相邻第一导电层之间的第一介质层内具有空隙。
13.如权利要求1所述半导体结构的形成方法，其特征在于，形成第三开口的方法包括：在所述第二开口内和第三介质层表面形成填充满所述第二开口的底层抗反射层，所述底层抗反射层的表面平坦；在所述底层抗反射层表面形成图形化的光刻胶层，所述光刻胶层内具有暴露出底层抗反射层的沟槽，所述沟槽平行于衬底表面方向的图形贯穿所述第一导电层平行于衬底表面方向的图形；以所述光刻胶层为掩膜，刻蚀所述底层抗反射层和第二介质层，在第一导电层顶部形成第三开口；在刻蚀形成第三开口之后，去除光刻胶层和底层抗反射层。
14.如权利要求13所述半导体结构的形成方法，其特征在于，所述第一导电层平行于衬底表面方向的图形为条形，所述光刻胶层内的沟槽平行于衬底表面方向的图形为条形，且所述沟槽图形垂直于第一导电层的图形。
15.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成第二介质层之前，在所述第一开口底部的第一导电层表面形成阻挡层；所述第二介质层形成于所述阻挡层表面。
16.如权利要求15所述半导体结构的形成方法，其特征在于，所述阻挡层的形成的工艺为选择性沉积工艺，所述阻挡层的材料为CoWP、CuAl、CuMn或Co。
17.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二介质层的形成工艺包括：在第一开口内和第一介质层表面形成填充满所述第一开口的第二介质薄膜；对所述第二介质薄膜进行抛光直至暴露出第一介质层表面为止，形成第二介质层。
18.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二介质层的材料为NDC、SiN、SiCOH、BN、SiCN或低k材料。
19.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一介质层的材料为为SiO2、SiN、SiON、SiCOH或低k材料。
20.一种采用如权利要求1所述方法形成的半导体结构，其特征在于，包括：
衬底，所述衬底表面具有第一介质层，所述第一介质层内具有若干第一导电层，若干第一导电层的表面低于第一介质层表面；
位于若干第一导电层表面的第二介质层，所述第二介质层的表面与第一介质层表面齐平；
位于所述第一介质层和第二介质层表面的第三介质层，所述第三介质层内具有第二开口，所述第二开口暴露出至少两个第二介质层；
位于第二开口底部的第二介质层内的第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面；
位于所述第三开口和第二开口内形成第二导电层。
CN201310505108.1A 2013-10-23 2013-10-23 半导体结构及其形成方法 Active CN104576509B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310505108.1A CN104576509B (zh) 2013-10-23 2013-10-23 半导体结构及其形成方法
US14/183,553 US9117887B2 (en) 2013-10-23 2014-02-19 Fabrication method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310505108.1A CN104576509B (zh) 2013-10-23 2013-10-23 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN104576509A true CN104576509A (zh) 2015-04-29
CN104576509B CN104576509B (zh) 2017-09-22

Family

ID=52825495

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310505108.1A Active CN104576509B (zh) 2013-10-23 2013-10-23 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US9117887B2 (zh)
CN (1) CN104576509B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373921A (zh) * 2015-07-20 2017-02-01 台湾积体电路制造股份有限公司 用于互连方案的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186453B2 (en) 2015-06-15 2019-01-22 United Micorelectronics Corp. Semiconductor structure and process thereof
US10276377B2 (en) * 2016-05-20 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning interconnects

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382545A (en) * 1993-11-29 1995-01-17 United Microelectronics Corporation Interconnection process with self-aligned via plug
US6352916B1 (en) * 1999-11-02 2002-03-05 Micron Technology, Inc. Method of forming plugs in multi-level interconnect structures by partially removing conductive material from a trench
CN1514478A (zh) * 2002-12-27 2004-07-21 �Ҵ���˾ 利用先桥后金属喷镀制造顺序的坚固超低k互连结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140029181A1 (en) * 2012-07-27 2014-01-30 Florian Gstrein Interlayer interconnects and associated techniques and configurations
US10319630B2 (en) * 2012-09-27 2019-06-11 Stmicroelectronics, Inc. Encapsulated damascene interconnect structure for integrated circuits
US9245790B2 (en) * 2013-01-23 2016-01-26 GlobalFoundries, Inc. Integrated circuits and methods of forming the same with multiple embedded interconnect connection to same through-semiconductor via

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382545A (en) * 1993-11-29 1995-01-17 United Microelectronics Corporation Interconnection process with self-aligned via plug
US6352916B1 (en) * 1999-11-02 2002-03-05 Micron Technology, Inc. Method of forming plugs in multi-level interconnect structures by partially removing conductive material from a trench
CN1514478A (zh) * 2002-12-27 2004-07-21 �Ҵ���˾ 利用先桥后金属喷镀制造顺序的坚固超低k互连结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373921A (zh) * 2015-07-20 2017-02-01 台湾积体电路制造股份有限公司 用于互连方案的方法

Also Published As

Publication number Publication date
CN104576509B (zh) 2017-09-22
US9117887B2 (en) 2015-08-25
US20150108652A1 (en) 2015-04-23

Similar Documents

Publication Publication Date Title
US11264321B2 (en) Semiconductor devices employing a barrier layer
US10861742B2 (en) Interconnect structure having an etch stop layer over conductive lines
KR100640662B1 (ko) 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
US20060019485A1 (en) Multi-layer wiring structure, semiconductor apparatus having multi-layer wiring structure, and methods of manufacturing them
CN101847597B (zh) 集成电路结构
TW201830533A (zh) 具互連結構的半導體裝置之製作方法
US20060216929A1 (en) Etch stopless dual damascene structure and method of fabrication
CN106206283B (zh) 沟槽刻蚀方法及第一金属层制造方法
CN104952786B (zh) 电互连结构及其形成方法
US11929258B2 (en) Via connection to a partially filled trench
CN102569176A (zh) 制备双大马士革结构的方法
CN108831859A (zh) 通孔的制造方法
CN104576509A (zh) 半导体结构及其形成方法
CN103066014A (zh) 一种铜/空气隙的制备方法
CN104517894B (zh) 半导体结构及其形成方法
CN105336672A (zh) 半导体结构及其形成方法
CN104681429A (zh) 半导体结构的形成方法
CN112885812A (zh) 半导体结构及其形成方法
US8164193B2 (en) Metal wiring of semiconductor device and forming method thereof
CN103956333A (zh) 基于中通孔制作方法的tsv、m1、ct金属层一次成型方法
KR100826784B1 (ko) 반도체 장치의 금속 배선 형성 방법
US11315872B1 (en) Self-aligned top via
CN210837737U (zh) 半导体结构
CN103956334B (zh) 集成电路中rdl和tsv金属层一次成型方法
KR100755112B1 (ko) 반도체 소자의 인덕터 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant