CN104681429A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：待刻蚀层表面具有第一掩膜层，第一掩膜层包括第一条形层以及若干平行排列于第一条形层一侧的第二条形层，第二条形层相对于第一条形层垂直，若干第二条形层的第一端分别与第一条形层连接，相邻第二条形层之间构成沟槽；至少在第一掩膜层的侧壁表面形成牺牲层；在待刻蚀层表面和牺牲层的侧壁表面形成第二掩膜层，第二掩膜层包括第三条形层以及若干平行排列于第三条形层一侧的第四条形层，第三条形层位于第二条形层的第二端且相对于第一条形层平行，第四条形层分别填充满若干沟槽，第四条形层的一端分别与第三条形层连接；在形成第二掩膜层之后，去除牺牲层。所形成的半导体结构的图形更复杂、尺寸缩小且精确。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体技术的不断进步，半导体器件的工艺节点正不断减小。然而，由于受到现有的光刻工艺精度的限制，以现有的光刻工艺形成的掩膜图形难以满足半导体器件持续减小特征尺寸的需求，遏制了半导体技术的发展。

为了在现有的光刻工艺的基础上，能够进一步缩小半导体器件的尺寸，现有技术提出了一种双重图形化工艺。其中，一种自对准双重图形化（Self-Aligned Double Patterning，SADP）工艺因其工艺简单而被广泛应用。

图1至图3是现有技术的以自对准双重图化工艺形成掩膜的过程的剖面结构示意图，包括：

请参考图1，提供待刻蚀层100，所述待刻蚀层100表面具有牺牲层101，所述牺牲层101形成工艺为：在待刻蚀层100表面形成第一牺牲薄膜；在所述第一牺牲薄膜的部分表面形成光刻胶层；以所述光刻胶层为掩膜刻蚀所述第一牺牲薄膜直至暴露出待刻蚀层100为止。

请参考图2，在所述牺牲层101两侧的待刻蚀层100表面形成掩膜侧墙103。

请参考图3，形成掩膜侧墙103后，去除所述牺牲层101（如图2所示）。

所述掩膜侧墙103即所形成的自对准双重图形掩膜，后续以所述掩膜侧墙103为掩膜，刻蚀所述待刻蚀层100。

然而，现有的自对准双重图形化工艺所能形成的图形单一，不利于适应更为广泛的工艺需求。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，以自对准图形化工艺形成更为多样的掩膜图形。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供待刻蚀层，所述待刻蚀层表面具有第一掩膜层，所述第一掩膜层包括：第一条形层、以及若干平行排列于第一条形层一侧的第二条形层，若干第二条形层相对于第一条形层垂直，若干第二条形层的第一端分别与第一条形层连接，且相邻第二条形层之间构成沟槽；至少在所述第一掩膜层的侧壁表面形成牺牲层；在待刻蚀层表面和牺牲层的侧壁表面形成第二掩膜层，所述第二掩膜层包括：第三条形层、以及若干平行排列于第三条形层一侧的第四条形层，所述第三条形层位于第二条形层的第二端且相对于第一条形层平行，所述第四条形层分别填充满若干沟槽，且若干第四条形层的一端分别与第三条形层连接；在形成第二掩膜层之后，去除所述牺牲层。

可选的，所述待刻蚀层表面还包括第三掩膜薄膜，所述第一掩膜层位于所述第三掩膜薄膜表面。

可选的，所述第三掩膜薄膜的材料为半导体材料，所述第二掩膜层的形成工艺为选择性外延沉积工艺。

可选的，所述第三掩膜薄膜和第一掩膜层之间还具有第一介质层；在形成所述牺牲层之后，以所述牺牲层和第一掩膜层为掩膜，刻蚀所述第一介质层直至暴露出所述第三掩膜薄膜；采用选择性外延沉积工艺在所述第三掩膜薄膜表面形成第二掩膜层；在去除所述牺牲层之后，以所述第一掩膜层和第二掩膜层为掩膜，刻蚀所述第三掩膜薄膜，形成第三掩膜层。

可选的，还包括：以所述第三掩膜层为掩膜，刻蚀所述待刻蚀层以形成开口。

可选的，所述待刻蚀层和第三掩膜薄膜之间还具有第二介质层。

可选的，所述第二掩膜层的形成工艺包括：在第一掩膜层和牺牲层表面沉积填充满沟槽的第二掩膜薄膜；去除第一掩膜层顶部表面的第二掩膜薄膜，形成第二掩膜层。

可选的，所述第二掩膜薄膜的沉积工艺为原子层沉积工艺；去除第一掩膜层顶部表面的第二掩膜薄膜的工艺为化学机械抛光工艺或原子层刻蚀工艺。

可选的，所述第一掩膜层的材料为半导体材料，所述牺牲层的形成工艺为选择性外延沉积工艺。

可选的，还包括：位于所述第一掩膜层顶部表面的阻挡层，所述牺牲层在第一掩膜层的侧壁表面形成，所述阻挡层的材料为介质材料。

可选的，所述牺牲层形成于第一掩膜层的侧壁和顶部表面。

可选的，所述第一掩膜层、第二掩膜层或牺牲层的材料为硅、硅锗或锗或无定形碳，且所述牺牲层的材料与第一掩膜层和第二掩膜层的材料不同。

可选的，所述第一掩膜层和第二掩膜层的材料为硅，牺牲层的材料为硅锗，且所述硅锗材料中锗的原子百分比含量为15%～45%。

可选的，去除所述牺牲层的工艺为湿法刻蚀工艺，刻蚀液为盐酸或磷酸，温度为20摄氏度～150摄氏度。

可选的，第一掩膜层的材料为无定形碳或含硅的抗反射材料，所述牺牲层的材料为介质材料，所述介质材料为氧化硅、氮氧化硅或氮化硅，所述牺牲层的形成工艺为化学气相沉积工艺。

可选的，所述待刻蚀层表面还包括第五条形层，所述第五条形层与第一条形层平行、且与第二条形层处于同一侧，所述第五条形层与第二条形层的第二端不接触；所述牺牲层还形成于所述第五条形层的侧壁表面；在形成第二掩膜层之前，去除第五条形层侧壁表面的牺牲层；所述第三条形层形成于第五条形层和第二条形层之间。

可选的，所述第一掩膜层的形成工艺包括：在待刻蚀层表面形成第一掩膜薄膜；采用光刻工艺在所述第一掩膜薄膜表面形成图形化层，所述图形化层定义了第一掩膜层的位置和结构；以所述图形化层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一掩膜薄膜，形成第一掩膜层。

可选的，还包括：在去除牺牲层之后，以所述第一掩膜层和第二掩膜层为掩膜，刻蚀所述待刻蚀层以形成开口。

可选的，还包括：在所述开口内形成电互连线。

与现有技术相比，本发明的技术方案具有以下优点：

在本发明中，第一掩膜层通过光刻和刻蚀工艺形成，所述第一掩膜层由第一条形层和若干第二条形层构成，呈梳状结构。由于受到光刻和刻蚀工艺的精确度限制而不易缩小。至少在第一掩膜层侧壁表面形成牺牲层，并在待刻蚀层和牺牲层的侧壁表面形成第二掩膜层后，所述第二掩膜层也相应地呈梳状结构，且第四条形层和第二条形层交错设置，使第一开口了和第二开口之间呈“S”形，而所述“S”形图形即需要在所述待刻蚀层内形成的开口图形，因此，所述牺牲层定义了后续刻蚀待刻蚀层的图形。由于所述牺牲层无需通过光刻工艺形成，使所述牺牲层不会受到光刻工艺的精确度限制，从而使所述牺牲层的尺寸能够通过形成工艺精确控制且进一步缩小。因此，以第一掩膜层和第二掩膜层刻蚀所述待刻蚀层之后，能够使形成于在待刻蚀层内的图形尺寸缩小且保持精确。

附图说明

图1至图3是现有技术的以自对准双重图化工艺形成掩膜的过程的剖面结构示意图；

图4至图20是本发明实施例的半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术所述，现有的自对准双重图形化工艺所能形成的图形单一，不利于适应更为广泛的工艺需求。

经过研究发现，如图1至图3所形成的掩膜侧墙103平行于待刻蚀层表面方向的图形仅为条形，因此以所述掩膜侧墙103刻蚀待刻蚀层后所形成的结构也仅为条形图形，刻蚀后所形成的半导体结构较为单一，无法适应更复杂的技术需求。

经过进一步研究，本发明提出一种半导体结构的形成方法，能够以自对准多重图形工艺形成呈梳状的半导体结构。其中，第一掩膜层通过光刻和刻蚀工艺形成，所述第一掩膜层由第一条形层和若干第二条形层构成，呈梳状结构。由于受到光刻和刻蚀工艺的精确度限制而不易缩小。至少在第一掩膜层侧壁表面形成牺牲层，并在待刻蚀层和牺牲层的侧壁表面形成第二掩膜层后，所述第二掩膜层也相应地呈梳状结构，且第四条形层和第二条形层交错设置，使第一开口了和第二开口之间呈“S”形，而所述“S”形图形即需要在所述待刻蚀层内形成的开口图形，因此，所述牺牲层定义了后续刻蚀待刻蚀层的图形。由于所述牺牲层无需通过光刻工艺形成，使所述牺牲层不会受到光刻工艺的精确度限制，从而使所述牺牲层的尺寸能够通过形成工艺精确控制且进一步缩小。因此，以第一掩膜层和第二掩膜层刻蚀所述待刻蚀层之后，能够使形成于在待刻蚀层内的图形尺寸缩小且保持精确。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图20是本发明实施例的半导体结构的形成过程的结构示意图。

请参考图4和图5，图5是图4的俯视图，图4是图5沿AA’方向的剖面结构示意图，提供待刻蚀层200，所述待刻蚀层200表面具有第一掩膜层201，所述第一掩膜层201包括：第一条形层210、以及若干平行排列于第一条形层210一侧的第二条形层211，若干第二条形层211相对于第一条形层210垂直，若干第二条形层211的第一端分别与第一条形层210连接，且相邻第二条形层211之间构成沟槽202。

所述待刻蚀层200的表面后续形成自对准多重图形，并以所形成的自对准多重图形为掩膜，刻蚀所述待刻蚀层200，形成所需的半导体结构。

在一实施例中，还提供半导体衬底（未示出），所述待刻蚀层200形成于所述半导体衬底表面；所述待刻蚀层200为半导体材料、金属材料或介质材料；其中，所述半导体衬底用于为后续工艺提供工作平台，所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓或砷化镓等）；所述金属材料包括铜、钨或铝；所述介质材料包括氧化硅、氮化硅、氮氧化硅或无定形碳。此外，所述半导体衬底和待刻蚀层200之间还能够形成器件层（未示出），所述器件层包括半导体器件、以及电隔离所述半导体器件的绝缘层；其中，所述半导体器件包括晶体管、电阻器、电容器、存储器等，用以构成芯片或集成电路；所述绝缘层包围并电隔离所述半导体器件，所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅和低K介质材料中的一种或多种。后续以本实施例所形成的自对准多重图形为掩膜刻蚀待刻蚀层200，刻蚀后的待刻蚀层200用于构成芯片或集成电路的一部分，或者，刻蚀后的待刻蚀层200还能够作为刻蚀半导体衬底或器件层的掩膜。

在另一实施例中，所述待刻蚀层200为半导体衬底，所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓或砷化镓等）。后续以本实施例所形成的自对准多重图形，即第一掩膜层210和第二掩膜层作为刻蚀半导体衬底的掩膜，以便后续在半导体衬底内形成半导体结构或半导体器件。

所述第一掩膜层201由第一条形层210、以及垂直于第一条形层210一侧的若干第二条形层211构成，即所述第一掩膜层201形成“梳状结构”，其中，第一条形层210为梳柄，第二条形层211为梳齿。而后续形成的第二掩膜层也呈“梳状结构”，且第二掩膜层的梳齿与第二条形层211相互交错，而第二掩膜层的梳柄与第一条形层210平行。因此，由所述第二掩膜层和第一掩膜层201之间的图形呈“S”形沟槽，所述“S”形沟槽定义了需要对待刻蚀层200进行刻蚀的图形。

本实施例中，所述第一掩膜层201的材料为半导体材料，使得后续所需形成的第二掩膜层能够以选择性外延沉积工艺形成于第一掩膜层201的侧壁表面；所述半导体材料为硅、硅锗或锗。需要说明的是，当所述待刻蚀层200的表面为半导体材料时，在所述待刻蚀层的表面形成绝缘层，以隔离第一掩膜层201和待刻蚀层200，使后续采用选择性外延沉积工艺形成的牺牲层不会在待刻蚀层200表面形成。本实施例中，是第一掩膜层201的材料为硅。

在另一实施例中，第一掩膜层201的材料为无定形碳或含硅的抗反射材料，后续所形成的牺牲层采用沉积工艺。

所述第一掩膜层201的形成工艺包括：在待刻蚀层200表面形成第一掩膜薄膜；采用光刻工艺在所述第一掩膜薄膜表面形成图形化层，所述图形化层定义了第一掩膜层201的位置和结构；以所述图形化层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一掩膜薄膜，形成第一掩膜层201。

由于所述第一掩膜层201采用光刻工艺形成，因此所形成的第一掩膜层201的尺寸受到光刻工艺精确度的限制，而无法进一步缩小；具体的，所述第一条形层210的尺寸、第二条形层211的尺寸、以及相邻第二条形层211之间的距离均无法进一步缩小。

本实施例中，所述第一掩膜层201的尺寸在能够保证光刻工艺精确度的范围内。所形成的第一掩膜层201与后续形成的第二掩膜层之间构成的图形，即需要对所述待刻蚀层200进行刻蚀而形成的图形，由于后续形成的牺牲层和第二掩膜层通过沉积工艺形成，因此所述牺牲层和第二掩膜层无需受到光刻工艺精确度的限制，从而使所形成的第一掩膜层201和第二掩膜层之间构成的图形尺寸得以缩小，而且所述图形尺寸能够通过沉积工艺精确控制，因此在缩小所形成的半导体结构尺寸的同时保证了尺寸精确，使所形成的半导体结构性能稳定。

在其它实施例中，请参考图8，所述第一掩膜层201顶部表面具有阻挡层212，所述阻挡层212的材料为介质材料，包括氧化硅、氮化硅、氮氧化硅，所述阻挡层212能够在后续形成牺牲层的过程中，保护所述第一掩膜层的顶部表面，避免在选择性外延沉积工艺的过程中，使牺牲层形成于第一掩膜层201的顶部表面。

在该实施例中，所述阻挡层212作为刻蚀掩膜而形成于第一掩膜薄膜表面，而图形化层形成于所述阻挡层212表面；形成所述阻挡层212的工艺为热氧化工艺、热氮化工艺或化学气相沉积工艺；而且，在刻蚀形成第一掩膜层201之后，所述阻挡层212被保留于所述第一掩膜层201的顶部表面。

请参考图6和图7，图7是图6的俯视图，图6是图7沿AA’方向的剖面结构示意图，至少在所述第一掩膜层201的侧壁表面形成牺牲层203。

本实施例中，所述牺牲层203的材料为硅、硅锗或锗或无定形碳，且所述牺牲层203的材料与第一掩膜层201或后续形成的第二掩膜层的材料不同，使所述牺牲层203相对于第一掩膜层201或的第二掩膜层具有刻蚀选择性。所述牺牲层203的形成工艺为选择性外延沉积工艺，所述选择性外延沉积工艺能够仅在半导体材料表面形成牺牲层203，在本实施例中，能够仅在第一掩膜层201暴露出的表面形成牺牲层203。

在本实施例中，所述第一掩膜层201的顶部表面不具有阻挡层，所述牺牲层203形成于第一掩膜层201的侧壁和顶部表面。而且，所述第一掩膜层201的材料为硅，牺牲层203的材料为硅锗；较佳的，所述硅锗材料中锗的原子百分比含量为15%～45%，因此所述牺牲层203相对于第一掩膜层201具有较高的刻蚀选择性，后续去除所述牺牲层203时，对于第一掩膜层201的表面损伤较小，则后续以所述第一掩膜层201刻蚀所述待刻蚀层时，所形成的刻蚀图形形貌较好，能够保证所形成的半导体结构的尺寸精确度。

在另一实施例中，请参考图8，所述第一掩膜层201顶部表面具有阻挡层212，且所述第一掩膜层201的材料为半导体材料时，采用所述选择性外延沉积工艺形成的牺牲层203能够仅形成于所述第一掩膜层201的侧壁表面。

在其他实施例中，第一掩膜层201的材料为无定形碳或含硅的抗反射材料，所述牺牲层203的材料为介质材料，所述介质材料为氧化硅、氮氧化硅或氮化硅，所述牺牲层203的形成工艺为化学气相沉积工艺。有利于进一步保持所形成的牺牲层203的尺寸精确，且后续形成的第二掩膜层与第一掩膜层201之间的图形尺寸精确。

位于第一掩膜层201的侧壁表面的牺牲层203定义了需要对待刻蚀层200进行刻蚀的图形，后续在所述牺牲层203和第一掩膜层201之间形成第二掩膜层，即所述牺牲层203位于所述第二掩膜层和第一掩膜层201之间，后续去除所述牺牲层之后，第二掩膜层和第一掩膜层201之间形成的沟槽图形即需要对待刻蚀层进行刻蚀的图形。由于所述牺牲层203通过选择性外延沉积工艺或化学气相沉积工艺至少形成于所述第一掩膜层201的侧壁表面，因此所述牺牲层203的厚度能够通过所述沉积工艺精确控制，而所述牺牲层203的厚度决定了后续形成的第二掩膜层和第一掩膜层201之间的距离，从而决定了刻蚀所述待刻蚀层200所形成的图形尺寸，由于所使牺牲层203无需通过光刻工艺形成，因此所述牺牲层203的尺寸无需受到光刻工艺精确度的限制，使得所述牺牲层203的尺寸能够缩小、且保持精确。

请参考图9和图10，图10是图9的俯视图，图9是图10沿AA’方向的剖面结构示意图，在待刻蚀层200表面和牺牲层203的侧壁表面形成第二掩膜层204，所述第二掩膜层204包括：第三条形层220、以及若干平行排列于第三条形层220一侧的第四条形层221，所述第三条形层220位于第二条形层211的第二端且相对于第一条形层210平行，所述第四条形层221分别填充满若干沟槽202（如图6所示），且若干第四条形层221的一端分别与第三条形层220连接。

所述第二掩膜层204的材料为硅、硅锗或锗或无定形碳，所述第二掩膜层204的材料与牺牲层203的材料不同，以保证所述牺牲层203与第二掩膜层204之间具有刻蚀选择性，后续在去除所述牺牲层203时，不会损伤所述第二掩膜层204的表面。在本实施例中，所述第二掩膜层204的材料为硅。

所述第二掩膜层204的形成工艺包括：在第一掩膜层201和牺牲层203表面沉积填充满沟槽202的第二掩膜薄膜；去除第一掩膜层201顶部表面的第二掩膜薄膜，形成第二掩膜层204。其中，所述第二掩膜薄膜的沉积工艺为原子层沉积工艺，所述原子层沉积工艺能够使第二掩膜薄膜的材料易于进入沟槽202（如图6所示），并均匀地附着于沟槽202侧壁的牺牲层203表面和沟槽底部表面，能够避免沟槽202内形成空隙。此外，去除第一掩膜层201顶部表面的第二掩膜薄膜的工艺为化学机械抛光工艺或原子层刻蚀工艺，使所形成的第二掩膜层204能够暴露出牺牲层203，则后续能够去除所述牺牲层203，且所述第二掩膜层204的表面与第一掩膜层201齐平。

形成于若干沟槽202内的部分第二掩膜层204为第四条形层221，所形成的若干第四条形层221与第二条形层211交错设置；形成于第二条形层211第二端的部分第二掩膜层204为第三条形层220，所述第三条形层220相对于第一条形层210平行，若干第四条形层221均垂直于第三条形层220、且连接于所述第三条形层220同一侧。所形成的第二掩膜层204呈“梳状结构”，其中，所述第三条形层220为梳柄，第四条形层221为梳齿，而所述第二掩膜层204的梳齿与第一掩膜层201的梳齿交错设置，且由所述牺牲层203相互隔离。

所述第二掩膜层204和第一掩膜层201作为刻蚀待刻蚀层200的掩膜层，由于所述第一掩膜层201通过光刻和刻蚀工艺形成，使所述第一掩膜层201受到光刻工艺精确度的限制，而所述牺牲层203和第二掩膜层204通过沉积工艺形成，因此所述牺牲层203和第二掩膜层204能够通过沉积工艺进行精确控制，而且无需受到光刻工艺精确度的限制，使得所述第二掩膜层204和牺牲层203的尺寸能够得以缩小、并能够保持尺寸精确。而所述第二掩膜层204和第一掩膜层201作为后续刻蚀待刻蚀层200的掩膜，即所述牺牲层203定义的图形即需要在待刻蚀层200内刻蚀形成的沟槽顶部的图形，因此能够使后续刻蚀所形成的半导体结构的尺寸缩小、且保持精确。

所述第一掩膜层201和第二掩膜层204即通过多重图形化工艺形成的掩膜，且所述第一掩膜层201和第二掩膜层204定义的图形结构更为复杂，能够满足更多的技术需求。

请参考图11和图12，图12是图11的俯视图，图11是图12沿AA’方向的剖面结构示意图，在形成第二掩膜层204之后，去除所述牺牲层203（如图9所示）。

所述去除牺牲层203的工艺为湿法刻蚀工艺或干法刻蚀工艺。在本实施例中，所述第一掩膜层201和第二掩膜层204的材料为硅，所述牺牲层203的材料为硅锗，去除所述牺牲层203的工艺为湿法刻蚀工艺，其中，刻蚀液为盐酸或磷酸，温度为20摄氏度～150摄氏度。由于所述硅锗相对于硅具有刻蚀选择性，因此在去除硅锗为材料的牺牲层203时，对第一掩膜层201或第二掩膜层204的损伤较小；尤其是采用所述湿法刻蚀工艺时，能够快速彻底地去除所述牺牲层203的同时，保证所述第一掩膜层201和第二掩膜层204的表面形貌良好。而且，本实施例中，所述牺牲层203的硅锗材料中，锗的原子百分比含量为15%～45%，保证了所述牺牲层203相对于第一掩膜层201或第二掩膜层204的刻蚀选择性，进而保证了去除牺牲层203之后的第一掩膜层201和第二掩膜层204的表面形貌良好，则后续以所述第一掩膜层201和第二掩膜层204作为掩膜刻蚀所述待刻蚀层200所形成的沟槽图形的形貌良好。

去除牺牲层203之后，所述第一掩膜层201和第二掩膜层204即刻蚀待刻蚀层200的掩膜。在去除牺牲层203之后，以所述第一掩膜层201和第二掩膜层204为掩膜，刻蚀所述待刻蚀层200以形成开口（未示出）。所述第一掩膜层201和第二掩膜层204暴露出的待刻蚀层200表面的图形呈“S”型，即刻蚀所述待刻蚀层200所形成的开口顶部图形呈“S”型。所述待刻蚀层200内的开口能够用于形成后段工艺（BEOL，Back End Of Line）的电互联线，或者用于作为晶圆允收测试（WAT，Wafer Acceptance Test）或前段工艺（FEOL，Front End Of Line）的器件可靠性测试的测试键。在本实施例中，在所述开口内填充满导电材料，例如铜，以在所述开口内形成电互连线。

此外，本发明实施例还提供另一种半导体结构的形成方法，如图13至图20所示。

请参考图13和图14，图14是图13的俯视图，图13是图14沿BB’方向的剖面结构示意图，提供待刻蚀层300，所述待刻蚀层300表面具有第三掩膜薄膜305，所述第三掩膜薄膜305表面还具有第一介质层306，所述第一介质层306表面具有第一掩膜层301，所述第一掩膜层301包括：第一条形层310、以及若干平行排列于第一条形层310一侧的第二条形层311，若干第二条形层311相对于第一条形层310垂直，若干第二条形层311的第一端分别与第一条形层310连接，且相邻第二条形层311之间构成沟槽302；至少在所述第一掩膜层301的侧壁表面形成牺牲层303。

需要说明的是，图14中所示的第一条形层310、第二条形层311和第五条形层307为忽略阻挡层312（如图13所示）情况下的标识。

所述第一掩膜层301和牺牲层303与前述实施例所述的第一掩膜层201和牺牲层203的材料、结构、形成工艺和作用相同，在此不做赘述。

所述第三掩膜薄膜305的材料为半导体材料，所述第一介质层306的材料为绝缘材料，所述第一介质层306用于隔离所述第三掩膜薄膜305和第一掩膜层301。后续去除沟槽302底部的第一介质层306之后，暴露出第三掩膜薄膜305的表面，从而能够采用选择性外延沉积工艺在沟槽302内形成第二掩膜层，所述第二掩膜层和第一掩膜层301作为刻蚀第三掩膜薄膜305的掩膜，刻蚀形成的第三掩膜作为刻蚀待刻蚀层300的掩膜。

本实施例中，所述待刻蚀层300和第三掩膜薄膜305之间还具有第二介质层330，所述第二介质层330用于增强第三掩膜薄膜305与待刻蚀层300之间的结合能力。

此外，本实施例中，所述第一掩膜层301的顶部表面还具有阻挡层312，所述阻挡层312能够在后续形成牺牲层的选择性外延沉积工艺中，避免在第一掩膜层301的顶部表面形成牺牲层，而且所述第二掩膜层通过选择性外延沉积工艺形成于沟槽302内，因此无需在形成所述第二掩膜层之后，进行化学机械抛光工艺以暴露出所述牺牲层，从而简化了工艺步骤，而且避免了因化学机械抛光工艺引起的尺寸不均匀性。

所述阻挡层312的材料为介质材料，包括氧化硅、氮化硅、氮氧化硅。本实施例中，所述阻挡层312作为刻蚀形成第一掩膜层301的掩膜，所述阻挡层312的形成工艺包括：在第一掩膜薄膜表面形成阻挡薄膜；采用光刻工艺在所述阻挡薄膜表面形成图形化层；以所述图形化层为掩膜，刻蚀所述阻挡薄膜以形成阻挡层312。其中，所述阻挡薄膜的工艺为热氧化工艺、热氮化工艺或化学气相沉积工艺。而且，在以所述阻挡层312为掩膜，刻蚀形成第一掩膜层201之后，所述阻挡层312被保留于所述第一掩膜层301的顶部表面。

需要说明的是，所述待刻蚀层300表面还包括第五条形层307，所述第五条形层307与第一掩膜层301同时形成、且材料相同。所述第五条形层307与第一条形层310平行、且与第二条形层311处于同一侧，所述第五条形层307与第二条形层311的第二端之间具有一定距离，而所述第五条形层307与第二条形层311的第二端之间的空间，定义了后续形成的第二掩膜层中，第三条形层的结构和位置。由于所述牺牲层303通过选择性外延沉积工艺形成，因此所述牺牲层303还形成于所述第五条形层307的侧壁表面。

在请参考图15和图16，图16是图15的俯视图，图15是图16沿BB’方向的剖面结构示意图，以所述牺牲层303和第一掩膜层301为掩膜，刻蚀所述第一介质层306直至暴露出所述第三掩膜薄膜305。

由于所述第三掩膜层305的材料为半导体材料，暴露出的第三掩膜层305表面能够通过选择性外延沉积工艺形成第二掩膜层，所述刻蚀第一介质层306的工艺为各向异性干法刻蚀工艺。

在本实施例中，第一介质层306表面还具有第五条形层307，且所述第五条形层307的侧壁表面具有牺牲层303在形成第二掩膜层之前，去除第五条形层307侧壁表面的牺牲层303，以避免后续形成第二掩膜层之后，第二掩膜层和第五条形层之间具有牺牲层303隔离，继而防止在去除牺牲层303之后，以第一掩膜层和第二掩膜层为掩膜刻蚀第三掩膜层305时，在第五条形层307和第二掩膜层之间形成额外的沟槽。

在请参考图17和图18，图18是图17的俯视图，图17是图18沿BB’方向的剖面结构示意图，采用选择性外延沉积工艺在所述第三掩膜薄膜305表面和牺牲层303的侧壁表面形成第二掩膜层304，所述第二掩膜层304包括：第三条形层320、以及若干平行排列于第三条形层320一侧的第四条形层321，所述第三条形层320位于第二条形层311的第二端且相对于第一条形层310平行，所述第四条形层321分别填充满若干沟槽302（如图15所示），且若干第四条形层321的一端分别与第三条形层320连接。

所述第二掩膜层304的材料、结构和作用与前述实施例所述相同，在此不做赘述。本实施例中，所述第二掩膜层304的第三条形层320形成于第五条形层307和第二条形层311的第二端之间，后续以所述第一掩膜层301、第二掩膜层304和第五条形层307为掩膜，刻蚀所述第三掩膜层305.

本实施例中，由于所述第三掩膜层305的材料为半导体材料，因此所述第二掩膜层304能够通过选择性外延沉积工艺形成于所述第三掩膜层305表面，直至填充满沟槽，所形成的第二掩膜层204内均匀致密。

在请参考图19和图20，图20是图19的俯视图，图19是图20沿BB’方向的剖面结构示意图，在形成第二掩膜层304之后，去除所述牺牲层303（如图17所示）；在去除所述牺牲层303之后，以所述第一掩膜层301和第二掩膜层304为掩膜，刻蚀所述第三掩膜薄膜305，形成第三掩膜层305a。

去除所述牺牲层303的工艺与前述实施例所述相同，在此不做赘述。

所述第三掩膜层305a作为刻蚀待刻蚀层300的掩膜。在本实施例中，在形成所述第三掩膜层305a之后，去除所述第一掩膜层301和第二掩膜层304。

需要说明的是，在形成所述第三掩膜层305a之后，以所述第三掩膜层305a为掩膜，刻蚀所述待刻蚀层300以形成开口，所述开口内能够用于形成电互连线或测试键。

本实施例中，第一掩膜层通过光刻和刻蚀工艺形成，所述第一掩膜层由第一条形层和若干第二条形层构成，呈梳状结构。由于受到光刻和刻蚀工艺的精确度限制而不易缩小。至少在第一掩膜层侧壁表面形成牺牲层，并在待刻蚀层和牺牲层的侧壁表面形成第二掩膜层后，所述第二掩膜层也相应地呈梳状结构，且第四条形层和第二条形层交错设置，使第一开口了和第二开口之间呈“S”形，而所述“S”形图形即需要在所述待刻蚀层内形成的开口图形，因此，所述牺牲层定义了后续刻蚀待刻蚀层的图形。由于所述牺牲层无需通过光刻工艺形成，使所述牺牲层不会受到光刻工艺的精确度限制，从而使所述牺牲层的尺寸能够通过形成工艺精确控制且进一步缩小。因此，以第一掩膜层和第二掩膜层刻蚀所述待刻蚀层之后，能够使形成于在待刻蚀层内的图形尺寸缩小且保持精确。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：

提供待刻蚀层，所述待刻蚀层表面具有第一掩膜层，所述第一掩膜层包括：第一条形层、以及若干平行排列于第一条形层一侧的第二条形层，若干第二条形层相对于第一条形层垂直，若干第二条形层的第一端分别与第一条形层连接，且相邻第二条形层之间构成沟槽；

至少在所述第一掩膜层的侧壁表面形成牺牲层；

在待刻蚀层表面和牺牲层的侧壁表面形成第二掩膜层，所述第二掩膜层包括：第三条形层、以及若干平行排列于第三条形层一侧的第四条形层，所述第三条形层位于第二条形层的第二端且相对于第一条形层平行，所述第四条形层分别填充满若干沟槽，且若干第四条形层的一端分别与第三条形层连接；

在形成第二掩膜层之后，去除所述牺牲层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述待刻蚀层表面还包括第三掩膜薄膜，所述第一掩膜层位于所述第三掩膜薄膜表面。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第三掩膜薄膜的材料为半导体材料，所述第二掩膜层的形成工艺为选择性外延沉积工艺。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第三掩膜薄膜和第一掩膜层之间还具有第一介质层；在形成所述牺牲层之后，以所述牺牲层和第一掩膜层为掩膜，刻蚀所述第一介质层直至暴露出所述第三掩膜薄膜；采用选择性外延沉积工艺在所述第三掩膜薄膜表面形成第二掩膜层；在去除所述牺牲层之后，以所述第一掩膜层和第二掩膜层为掩膜，刻蚀所述第三掩膜薄膜，形成第三掩膜层。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，还包括：以所述第三掩膜层为掩膜，刻蚀所述待刻蚀层以形成开口。

6.如权利要求2或4所述的半导体结构的形成方法，其特征在于，所述待刻蚀层和第三掩膜薄膜之间还具有第二介质层。

7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的形成工艺包括：在第一掩膜层和牺牲层表面沉积填充满沟槽的第二掩膜薄膜；去除第一掩膜层顶部表面的第二掩膜薄膜，形成第二掩膜层。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二掩膜薄膜的沉积工艺为原子层沉积工艺；去除第一掩膜层顶部表面的第二掩膜薄膜的工艺为化学机械抛光工艺或原子层刻蚀工艺。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料为半导体材料，所述牺牲层的形成工艺为选择性外延沉积工艺。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：位于所述第一掩膜层顶部表面的阻挡层，所述牺牲层在第一掩膜层的侧壁表面形成，所述阻挡层的材料为介质材料。

11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述牺牲层形成于第一掩膜层的侧壁和顶部表面。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一掩膜层、第二掩膜层或牺牲层的材料为硅、硅锗或锗或无定形碳，且所述牺牲层的材料与第一掩膜层和第二掩膜层的材料不同。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的材料为硅，牺牲层的材料为硅锗，且所述硅锗材料中锗的原子百分比含量为15%～45%。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，去除所述牺牲层的工艺为湿法刻蚀工艺，刻蚀液为盐酸或磷酸，温度为20摄氏度～150摄氏度。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，第一掩膜层的材料为无定形碳或含硅的抗反射材料，所述牺牲层的材料为介质材料，所述介质材料为氧化硅、氮氧化硅或氮化硅，所述牺牲层的形成工艺为化学气相沉积工艺。

16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述待刻蚀层表面还包括第五条形层，所述第五条形层与第一条形层平行、且与第二条形层处于同一侧，所述第五条形层与第二条形层的第二端不接触；所述牺牲层还形成于所述第五条形层的侧壁表面；在形成第二掩膜层之前，去除第五条形层侧壁表面的牺牲层；所述第三条形层形成于第五条形层和第二条形层之间。

17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的形成工艺包括：在待刻蚀层表面形成第一掩膜薄膜；采用光刻工艺在所述第一掩膜薄膜表面形成图形化层，所述图形化层定义了第一掩膜层的位置和结构；以所述图形化层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一掩膜薄膜，形成第一掩膜层。

18.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在去除牺牲层之后，以所述第一掩膜层和第二掩膜层为掩膜，刻蚀所述待刻蚀层以形成开口。

19.如权利要求5或18所述的半导体结构的形成方法，其特征在于，还包括：在所述开口内形成电互连线。