CN104471709B - 使用可压缩结构维持多芯片模块中的对准 - Google Patents

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Abstract

MCM包括面对的芯片的二维阵列，包括使用交叠连接器相互进行通信的岛芯片(120‑1，120‑2)和桥芯片(122)。为了维持这些连接器的相对垂直间隔，可压缩结构(124)位于衬底(110)中的腔体(114)中，腔体容纳了桥芯片，对桥芯片的背表面提供挤压力。这些可压缩结构包括带有形状和体积压缩的顺应性材料。如此，MCM可以确保岛芯片和桥芯片的面对的表面以及这些表面上的连接器大致是共平面的，而不使桥芯片弯曲。

Description

使用可压缩结构维持多芯片模块中的对准
技术领域
本公开总体上涉及容纳半导体芯片的多芯片模块(MCM)。更特别地，本公开涉及包括可压缩结构的MCM，可压缩结构维持MCM中的组件之间的对准。
背景技术
随着集成电路(IC)技术持续缩小到更小的临界尺寸，现有的互连技术越来越难以提供合适的通信特性，诸如：高带宽、低功率、可靠性和低成本。工程师和研究人员正在研究多芯片模块(MCM)中的芯片堆叠以解决这些问题，并且实现未来的高密度、高性能的系统。
然而，由于MCM包括多个芯片，因此解决所谓的“已知好管芯”问题是重要的。具体而言，通过确保只有好的半导体管芯或芯片包括在MCM中可以改善制造产量(并且可以降低成本)。这可以通过增加管芯级的测试量来实现。由于成本和测试时间限制，此额外测试通常需要在晶片级以IC的速度执行，这在技术上具有挑战性。可另选地，如果MCM以可重新匹配的方式组装，以便在组装和最后测试过程中或者甚至在现场坏芯片可以用好芯片替换掉，则可以提高制造产量。
此外，常常难以定位和维持MCM中可重新匹配组件的对准。这是一个问题，因为允许组件可重新匹配的自由度常常导致组件之间的未对准，这会降低MCM中的组件之间的通信。
因此，需要一种不会存在上述问题的MCM。
发明内容
本公开的一实施例提供一种多芯片模块(MCM)，其包括：衬底、岛芯片、桥芯片和可压缩结构。衬底具有第一表面和在第一表面中的由边缘定义的腔体，其中腔体的底部从第一表面垂向偏移。此外，岛芯片具有机械耦合到所述第一表面的第二表面，桥芯片具有面对所述第二表面的第三表面，其中桥芯片位于腔体中，并且机械耦合到岛芯片。此外，可压缩结构位于腔体底部与桥芯片的第四表面之间，第四表面在桥芯片的第三表面的相反侧。此可压缩结构包括形状和体积压缩的顺应性材料，可压缩结构在桥芯片上提供力，以便在不使桥芯片弯曲的情况下，第二表面和第三表面大致是共平面的。
注意，桥芯片可通过近程通信连接器电耦接到岛芯片。例如，近程通信连接器可包括：电容性近程通信连接器、电感性近程通信连接器、导电近程通信连接器和/或光学近程通信连接器。在某些实施例中，近程通信连接器包括微弹簧连接器。
另外，岛芯片可通过焊料电耦接到第一表面。
在某些实施例中，桥芯片通过第二表面和第三表面上成对的负特征以及与对应的负特征对匹配的正特征机械地耦接到岛芯片。例如，负特征可包括凹坑，正特征可包括球状体。另选地或附加地，负特征对可以在桥芯片和岛芯片的拐角附近。
此外，可压缩结构可包括：圆柱形特征、椭圆形凸块和/或小囊形特征。更一般而言，可压缩结构可以不同于弹簧。在某些实施例中，顺应性材料包括弹性体。
另一实施例提供包括MCM的系统。此系统可包括处理器和存储器。
另一实施例提供包括MCM的电子设备。
另一实施例提供一种用于维持MCM中的岛芯片和桥芯片的对准的方法。在此方法中，可压缩结构位于MCM中的衬底的第一表面中由边缘定义的腔体中，其中可压缩结构包括形状和体积压缩的顺应性材料，其中腔体的底部从第一表面垂向偏移。然后，具有第三表面和与第三表面相对的第四表面的桥芯片定位在腔体中在可压缩结构上面，其中第四表面机械耦合到可压缩结构。此外，具有第二表面的岛芯片机械耦合到第一表面和第三表面，其中可压缩结构提供对桥芯片的力，以便在不使桥芯片弯曲的情况下，第二表面和第三表面大致是共平面的。
附图说明
图1是示出根据本公开一实施例的多芯片模块(MCM)的侧视图的框图。
图2是示出根据本公开一实施例的MCM的侧视图的框图。
图3是示出根据本公开一实施例的可压缩结构的框图。
图4是示出根据本公开一实施例的可压缩结构的框图。
图5是示出根据本公开一实施例的可压缩结构的模具的制造的流程图。
图6是示出根据本公开一实施例的可压缩结构的模具的制造的流程图。
图7是示出根据本公开一实施例的可压缩结构的制造的流程图。
图8是示出根据本公开一实施例的包括MCM的电子设备的框图。
图9是示出根据本公开一实施例的包括MCM的系统的框图。
图10是示出根据本公开一实施例的用于维持MCM中的岛芯片和桥芯片的对准的方法的流程图。
注意，贯穿附图，相似的附图标记表示对应的部件。此外，相同部件的多个实例通过由短划线分开的公共前缀和实例编号来表示。
具体实施方式
描述了多芯片模块(MCM)、包括MCM的电子设备或系统、以及用于维持MCM中的岛芯片和桥芯片的对准的技术的实施例。该MCM包括面对的芯片的二维阵列，面对的芯片包括使用交叠连接器相互进行通信的岛芯片和桥芯片。为了维持这些连接器的相对垂直间隔，可压缩结构位于衬底中的容纳桥芯片的腔体内，对桥芯片的背表面提供挤压力。这些可压缩结构包括形状和体积压缩的顺应性材料。以此方式，MCM可以确保岛芯片和桥芯片的面对的表面以及这些表面上的连接器在不使桥芯片弯曲的情况下大致上是共平面的。
此组装技术可以提高MCM的产量和制造吞吐量。例如，与被动对准(诸如球和凹坑结构)和/或可重新匹配输入/输出(I/O)互连(诸如微弹簧连接器)结合，MCM可以促进MCM中的多个芯片(诸如桥芯片和岛芯片)的同时的对准和组装。因此，MCM可以促进MCM中的多个芯片的低成本集成，并且具有性能的相应改善。
现在描述MCM。图1是示出MCM 100的侧视图的框图。该MCM包括衬底110、岛芯片120、桥芯片122和可压缩结构124。衬底110具有表面112-1和在表面112-1中由边缘116定义的腔体114，其中腔体114的底部118从表面112-1垂向偏移。
此外，岛芯片120-1还具有机械和/或电耦合到表面112-1的表面112-2(例如，通过C4焊料)，桥芯片122具有表面112-3和112-4，其中表面112-3面向表面112-2并且与之部分交叠。注意，桥芯片122位于腔体114中并且机械和/或电耦合到岛芯片120。例如，桥芯片122可以通过(至少部分地)将近程通信(PxC)连接器(诸如：电容性PxC连接器、电感性PxC连接器、导电PxC连接器和/或光学PxC连接器)交叠在表面112-2和112-3上来电耦合到岛芯片120。如图2的示出MCM 200的侧视图的框图所示，PxC连接器可以包括压缩顺应性微弹簧连接器210。注意，当桥芯片122使用PxC与岛芯片120进行通信时，桥芯片122可以直接由岛芯片120供电，或者由衬底110(例如，使用导线键合)独立供电。
返回参考图1，当组装在MCM 100中时，桥芯片122通常被向上推起依靠在岛芯片120上，以最小化表面112-2和112-3之间(进而PxC连接器之间)的间隙，并且确保128-1和128-2啮合以提供横向对准。在MCM 100中，该力可由可压缩结构124提供，可压缩结构124位于腔体114的底部118与桥芯片122的表面112-4之间。具体而言，此可压缩结构包括形状和体积压缩的顺应性材料。当部分压缩时，可压缩结构124提供对桥芯片122施加的力，使得在不使桥芯片122弯曲的情况下(例如，在岛芯片120和桥芯片122之间不会产生大于0.1-1μm的垂向间隙的情况下)表面112-2和112-3大致是共平面的，这可以使用PxC连接器来实现通信。这样，可压缩结构124可以促进组装，并且可以帮助维持MCM 100中的组件的(相对)对准。例如，可压缩结构124可以吸收应力，诸如与不同的热膨胀系数和横向剪切力相关的应力，由此在操作过程中提高MCM 100的可靠性。另外，可压缩结构124也与衬底110分隔开。这允许可压缩结构124在正特征128啮合和对准时横向地“滑动”。
MCM 100还可包括促进组装并且可以帮助维持组件的面内(XY)对准的附加特征。具体而言，桥芯片122可以通过表面112-2和112-3上的负特征126的对和与对应的负特征126的对匹配的正特征128而机械耦合到岛芯片120。例如，负特征126可以包括凹陷到表面112-2和112-3下面的凹坑，正特征128可以包括与负特征126匹配的球状体(诸如球和蚀刻凹坑结构)，由此将岛芯片120和桥芯片122对准。(替代地或附加地，MCM 100中的对准可以使用表面112-2和112-3上的正特征来促进，其中这些正特征突出到这些表面上方)。在某些实施例中，负特征126的对在桥芯片120和岛芯片120的拐角附近。
如上所述，匹配的负特征126和正特征128可以在岛芯片120和桥芯片122的XY平面中提供高度准确的自对准，以及在组装过程中提供共平面性控制。例如，表面112-2和112-3上的对准可以在XY平面中在±1μm以内。
在某些实施例中，MCM 100中的组件在可重新匹配的对准之后，例如通过使用对准后技术来永久地固定该芯片到芯片对准，而被永久地附接。具体而言，焊料可以在高温下部分熔化或回流，以熔接MCM100中的组件，从而创建更永久性的结合。然而，在其他实施例中，MCM 100中的组件可重新匹配地耦合，由此促进MCM 100的重加工。
在示例性实施例中，MCM 100包括每个桥芯片四个正特征128。此外，可压缩结构124可提供每个正特征1-2磅的挤压力。可压缩结构124可以具有100-200μm的未压缩厚度和在MCM 100被组装时50-60μm的压缩厚度。此外，腔体114可以具有200-300μm的深度，桥芯片122可以具有150μm的厚度。桥芯片122的这种缩小的厚度可能降低刚性，但是与可压缩结构124结合，桥芯片122可以在MCM100的整个组装和操作中保持为“平”的。可压缩结构124可以向变薄的桥芯片122以均匀方式提供必要的反作用力，防止桥芯片122的弯曲或对通信(诸如PxC)的干扰。例如，表面112-2和112-3之间的垂向间隔或间距的变化可小于标称间隙的10％。
如下面参考图3-7进一步描述的那样，可以使用各种特征和形状来在可压缩结构124中提供力，包括：圆柱形特征、椭圆形凸块、半球形凸块、截断的半球形凸块、矩形凸块(诸如顶帽)、金字塔形凸块、截断的金字塔形凸块和/或小囊形特征(例如，倾斜的指状结构)。更一般而言，可压缩结构124可以不同于弹簧。在某些实施例中，可压缩结构124中的顺应性材料包括弹性体。
注意，可以使用加成制造过程来制造顺应性材料，其中材料被沉积，或更一般地，被添加。然而，在另一些实施例中，单独地或者与加成过程结合地使用减法工艺，其中材料被去除。此外还请注意，衬底110可包括：半导体(诸如硅或绝缘体上硅晶片)、有机材料、陶瓷、玻璃和/或塑料。
在MCM 100的组装过程中，桥芯片122可以面向上地置于腔体114中(在衬底110上)。另外，如果在表面112-3上有负特征126，则正特征128可以置于负特征126中。然后，机械固定装置可以将桥芯片122向下推，同时岛芯片120对准且附接到衬底110，例如使用回流附接工艺。一旦回流周期完成，桥芯片122上的外部机械负载被释放，导致桥芯片122被可压缩结构124推离衬底110。这种向上的力可以导致“球在凹坑中”的结构以预定量的力(对着由岛芯片120所提供的参考机械平面)啮合，预定量的力是在MCM 100的设计中确定的。如此，使用这种组装技术，岛芯片120可以附接到衬底110，且仍可以自由地移动以在MCM 100的寿命期间维持表面112-2和112-3上的连接器的(相对)对准。
如果桥芯片122包括微弹簧连接器210(图2)以提供岛芯片120和桥芯片122之间可重新匹配的电连接，则可以使用类似的组装技术。然而，在这些实施例中，由可压缩结构124施加的力可以大于由微弹簧连接器210(图2)施加的力。
现在将进一步描述可压缩结构。如图3的示出可压缩结构300的框图所示，可压缩结构可以包括在薄衬底上制造的弹性结构(更一般而言，顺应性材料)的阵列。单个弹性体结构的形状和大小可以变化以适应MCM的需要。例如，如图3所示，弹性结构可以是圆柱形(在低长径比到高长径比之间变化)。可另选地，如图4的示出可压缩结构400的框图所示，弹性结构可以是半球形圆顶。
在衬底110(图1)上的弹性结构的材料、形状、尺寸、位置以及数量的选择可以变化，以实现MCM所需的力-位移特征。例如，MCM中的给定可压缩结构可以包括在每个期望位置处的一个或多个凸块，或者可以包括高长径比(毛发状)结构的阵列。这些凸块的高度可以在50-500μm之间变化，并且可以制造在薄(50-200μm)弹性衬底(诸如钨箔、氧化铝等)上。注意，可压缩结构中的衬底可以是薄且平的以便于制造和装入腔体(诸如图1的腔体114)，而不会显著增大形状因子。另外，可压缩结构中的衬底可以是刚性的，以在组装技术过程中机械固定装置脱开时减小芯片翘曲或弯曲。
现在描述用于在可压缩结构中的薄衬底上制造顺应性材料的技术。具体而言，可以使用压印技术从可重复使用的母模具制造大量可压缩结构。通过组合光刻工艺和压印技术，所制造的可压缩结构可以准确到微米级，并且可以成批地制造(在晶片或面板级)，由此显著降低制造成本。
在某些实施例中，制造技术包括两个主要操作：可重复使用的模具的制造；以及通过压印/模制来制造可压缩结构。在可重复使用的模具的制造过程中，可以确定顺应性材料(诸如弹性凸块)的形状(因为在模具中创建的形状将被复制到顺应性材料中)。如前所述，取决于MCM配置，可以使用具有不同机械特性(进而不同的形状和大小)的凸块。另外，取决于配置，凸块的数量可以变化。
图5示出一种用于制造模具的技术，其呈现了示出可压缩结构的模具的制造的流程图500。在此示例中，负光致抗蚀剂(例如，NR21的100μm厚的膜)被旋涂到衬底(诸如硅)上，并且利用光刻被图案化，以在凸块位置处产生正光致抗蚀剂特征。(然而，在另一些实施例中，也可以使用正光致抗蚀剂。)然后，光致抗蚀剂特征使用热处理而回流，并且转变成半球形圆顶(诸如具有180μm直径的圆顶)，适当地粘附到衬底。
可以使用这些正特征来创建可重复使用的负模。这在图6中示出，图6呈现了示出可压缩结构的模具的制造的流程图600。具体而言，可以使用牺牲层工艺来从图5所示的正回流特征构建模具。可以在回流特征上共形地沉积钛层(可以具有30nm的厚度)和金层(可以具有300nm的厚度)。然后，可以沉积负抗蚀剂层(可以具有2μm的厚度)和另一组钛和金层。如下面进一步描述的那样，请注意，负抗蚀剂层可以使得在制造模具之后分离组件变得容易。
一旦沉积了牺牲层和金属层的两个实例，就可以将诸如SU8之类的光致抗蚀剂倾泻到正圆顶结构上，玻璃衬底可以置于SU8上。然后，可以通过将SU8暴露于穿过玻璃载片的紫外光中并且将结构放置在90℃的烤箱中进行曝光后烘焙，来使SU8交联。请注意，玻璃衬底不是最终模具的一部分。相反，玻璃衬底可以充当SU8模具的载体。然而，可以使用各种UV透明衬底中的一种。原则上，可以对大玻璃面板执行此制造过程，以便可以并行地制造多个模具。这些模具可以对应于不同的设计。
一旦SU8层已经完全交联，就可以通过将它放置在150℃的加热板上若干秒来分离模具。这可以软化负抗蚀剂(牺牲)层，并且可以使得将模具与正特征分离更加容易。在没有此牺牲层操作的情况下，产量可能显著降低，因为正特征可能粘附到模具。一旦分离，还可以使用合适的溶剂清洗和去除两个表面上的负抗蚀剂。
如图7的示出可压缩结构的制造的流程图700所示，一旦创建了模具，就可以将诸如硅树脂或160(来自MI Midland的Dow Corning Corporation)之类的弹性材料(更一般而言，顺应性材料)倾泻到模具上，将可压缩结构中的薄衬底(例如，具有薄的SiO2层的钨板)置于顶部。然后，在可压缩结构衬底的背面施加垂向力。此力可以确定弹性体的厚度。力的大小应足够高，以产生非常薄的弹性体的基层。接下来，可以将样本置于真空室，以使顺应性材料排气，然后将其置于烤箱中以固化和硬化。一旦顺应性材料被固化并且冷却到室温，就可以将它与SU8模具分离，因为SU8和硅树脂通常具有差的粘附强度，而钨衬底上的硅树脂和SiO2膜通常具有优良的粘附强度。请注意，SiO2膜可以在这方面扮演着重要功能，因为硅树脂与钨的粘附通常不是非常好。如前面所指出的那样，在分离组件之后，可以使用一种或多种溶剂，在两个表面上清洁并且去除负抗蚀剂。在示例性实施例中，可压缩结构包括在100μm厚的钨箔上制造的200μm高的硅树脂凸块。
如此，使用制造技术，可以同时制造可压缩结构的大阵列。在制造之后，可以使用晶片切割技术，将可压缩结构切割成它们的最终尺寸。此外，可以重复使用模具来制造更多的可压缩结构。
MCM的各实施例可以用于各种应用中。在图8中示出了MCM的一般应用，图8呈现了示出电子设备800的框图。此电子设备包括MCM 810，MCM 810可以是MCM 100(图1)或200(图2)。
图9呈现了示出包括诸如MCM 100(图1)或200(图2)之类的一个或多个MCM 908的系统900的框图。系统900可以包括：一个或多个处理器910、可以通过一个或多个信号线922耦合到系统900中的其他组件的通信接口912和用户接口914。请注意，一个或多个处理器(或处理器核)910可以支持并行处理和/或多线程操作，通信接口912可以具有持久性的通信连接，一个或多个信号线922可以包括通信总线。此外，用户接口914可以包括：显示器916、键盘918和/或诸如鼠标之类的指向器920。
系统900中的存储器924可以包括易失性存储器和/或非易失性存储器。更准确地说，存储器924可以包括：ROM、RAM、EPROM、EEPROM、闪存、一个或多个智能卡、一个或多个磁盘存储设备、和/或一个或多个光存储设备。存储器924可以存储操作系统926，其包括用于处理执行硬件相关任务的各种基本系统服务的程序(或一组指令)。此外，存储器924还可以存储通信模块928中的通信程序(或一组指令)。这些通信程序可以用于与一台或多台计算机、设备和/或服务器进行通信，包括相对于系统900位于远程的计算机、设备和/或服务器。
存储器924还可以包括一个或多个程序模块930(或一组指令)。请注意，程序模块930中的一个或多个可以构成计算机-程序机构。存储器924中的各种模块中的指令可以以下列各种语言来实现：高级过程语言、面向对象的编程语言和/或汇编语言或机器语言。编程语言可以被编译或解释，即，可配置成或配置成由一个或多个处理器(或处理器核)910来执行。
系统900可以包括但不限于：服务器、膝上型计算机、通信设备或系统、个人计算机、工作站、大型计算机、刀片机、企业计算机、数据中心、便携式计算设备、平板计算机、蜂窝电话、超级计算机、网络附接存储器(NAS)系统、存储区域网络(SAN)系统、电子设备和/或另一电子计算设备。
请注意，一个或多个MCM 908的各实施例可以用于各种应用中，包括VLSI电路、通信系统(诸如在波分复用中)、存储区域网络、数据中心、网络(诸如局域网)和/或计算机系统(诸如多核处理器计算机系统)。例如，一个或多个MCM 908可以被包括在耦合到多个处理器刀片中的背板中，或一个或多个MCM 908可以耦合不同类型的组件(诸如处理器、存储器、输入/输出设备和/或外围设备)。如此，一个或多个MCM 908可以执行下列功能：交换机、中枢、桥和/或路由器。
一般而言，系统900可以在一个位置，或可以分布在多个在地理位置上分散的位置。此外，系统900的功能中的某些或全部可以在一个或多个专用集成电路(ASIC)和/或一个或多个数字信号处理器(DSP)中实现。此外，前面的各实施例中的功能还可以较多地以硬件较少地以软件，或较少地以硬件较多地以软件来实现，如在本领域内已知的那样。
前面的各实施例可以包括少一些组件或更多的组件。例如，在图1中，岛芯片120可以使用微弹簧连接器电耦合到衬底110。在此情况下，可以向MCM 100施加外部夹持力以将芯片夹在一起。此外，虽然MCM和系统被示为具有若干个离散的项，但是，这些实施例旨在作为可以存在的各种特征的功能描述，而并非此处所描述的各实施例的结构图表。因此，在这些实施例中，可以将两个或更多组件合并到单个组件中，和/或可以更改一个或多个组件的位置。此外，前面的各实施例中的两个或更多中的特征可以彼此相结合。
请注意，组件(诸如衬底、岛芯片和/或桥芯片)上的表面应该被理解为包括衬底的表面或沉积在这些衬底上的层(诸如沉积在衬底上的电介质层)的表面。另外，请注意，可以使用本领域技术人员所知的各种技术制造MCM中的组件，并且可以组装MCM。
现在描述方法实施例。图10呈现了流程图1000，示出用于维持诸如MCM 100(图1)或200(图2)之类的MCM中的岛芯片和桥芯片的对准的方法。在此方法中，可压缩结构位于MCM中的衬底的第一表面中由边缘定义的腔体中(操作1010)，其中可压缩结构包括形状和体积压缩的顺应性材料，其中腔体的底部从第一表面垂向偏移。然后，具有第三表面和第四表面(在桥芯片的第三表面相对一侧)的桥芯片被定位于腔体中在可压缩结构上(操作1012)，其中第四表面以机械方式耦合到可压缩结构。此外，具有第二表面的岛芯片以机械方式耦合到第一表面和第三表面(操作1014)，其中可压缩结构对桥芯片提供力，以便在不使桥芯片弯曲的情况下，第二表面和第三表面大致是共平面的。
在某些实施例中，方法1000包括更多的或少一些操作。此外，操作的顺序可以更改，和/或可以将两个或更多操作合并到单个操作中。
前述的描述旨在使任何本领域技术人员能够实现和使用本公开，并且是在特定应用及其要求的上下文中提供的。此外，前面的对本公开的各实施例的描述只是为了说明和描述。它们不是为了详尽地解释本公开，或将本公开限制在所公开的准确形式。相应地，许多修改方案和变化将对本领域技术人员显而易见，此处所定义的一般原理可以应用于其他实施例和应用，而不会偏离本公开的精神和范围。另外，对前面的各实施例的讨论不打算限制本公开。如此，本公开不限于所示出的实施例，而是与所公开的原理和特点一致的最广阔的范围相一致。

Claims (23)

1.一种多芯片模块MCM，包括：
衬底，具有第一表面和在所述第一表面中的由边缘定义的腔体，其中所述腔体的底部从所述第一表面垂向偏移；
具有第二表面的岛芯片，其中所述岛芯片机械耦合到所述第一表面；
具有面向所述第二表面的第三表面的桥芯片，其中所述桥芯片机械耦合到所述岛芯片，并且其中所述桥芯片位于所述腔体中；以及
可压缩结构，位于所述腔体的底部和所述桥芯片的第四表面之间，所述第四表面位于所述桥芯片的与所述第三表面相对的一侧，其中所述可压缩结构包括带有形状和体积压缩的顺应性材料，其中，所述可压缩结构与所述衬底分离，从而允许所述可压缩结构横向滑动，并且
其中，所述可压缩结构对所述桥芯片提供力，使得所述第二表面和所述第三表面大致共平面而不使所述桥芯片弯曲。
2.如权利要求1所述的MCM，其中，所述桥芯片通过近程通信连接器电耦合到所述岛芯片。
3.如权利要求2所述的MCM，其中，所述近程通信连接器包括以下之一：电容性近程通信连接器、电感性近程通信连接器、导电近程通信连接器以及光学近程通信连接器。
4.如权利要求2所述的MCM，其中，所述近程通信连接器包括微弹簧连接器。
5.如权利要求1所述的MCM，其中，所述岛芯片通过焊料电耦合到所述第一表面。
6.如权利要求1所述的MCM，其中，所述桥芯片通过所述第二表面和所述第三表面上的负特征的对以及与对应的负特征的对匹配的正特征，以机械方式耦合到所述岛芯片。
7.如权利要求6所述的MCM，其中，所述负特征包括凹坑，所述正特征包括球状体。
8.如权利要求6所述的MCM，其中，所述负特征的对在所述桥芯片和所述岛芯片的拐角附近。
9.如权利要求1所述的MCM，其中，所述可压缩结构包括以下之一：圆柱形特征、椭圆形凸块以及小囊形特征。
10.如权利要求1所述的MCM，其中，所述可压缩结构不同于弹簧。
11.如权利要求1所述的MCM，其中，所述顺应性材料包括弹性体。
12.如权利要求1所述的MCM，其中，所述第二表面和所述第三表面具有小于1μm的垂向间隙。
13.一种维持多芯片模块MCM中的岛芯片和桥芯片的对准的系统，所述系统包括：
处理器；
存储被配置成由所述处理器执行的程序模块的存储器；以及
MCM，其中所述MCM包括：
具有第一表面和在所述第一表面中的由边缘定义的腔体的衬底，其中所述腔体的底部从所述表面垂向偏移；
具有第二表面的岛芯片，其中所述岛芯片以机械方式耦合到所述第一表面；
具有面向所述第二表面的第三表面的桥芯片，其中所述桥芯片以机械方式耦合到所述岛芯片，并且其中所述桥芯片位于所述腔体中；以及
位于所述腔体的底部和所述桥芯片的第四表面之间的可压缩结构，所述第四表面位于所述桥芯片的与所述第三表面相对的一侧，其中所述可压缩结构包括带有形状和体积压缩的顺应性材料，其中，所述可压缩结构与所述衬底分离，从而允许所述可压缩结构横向滑动，并且
其中，所述可压缩结构对所述桥芯片提供力，使得所述第二表面和所述第三表面大致共平面而不使所述桥芯片弯曲。
14.如权利要求13所述的系统，其中，所述桥芯片通过近程通信连接器电耦合到所述岛芯片。
15.如权利要求14所述的系统，其中，所述近程通信连接器包括以下之一：电容性近程通信连接器、电感性近程通信连接器、导电近程通信连接器以及光学近程通信连接器。
16.如权利要求14所述的系统，其中，所述近程通信连接器包括微弹簧连接器。
17.如权利要求13所述的系统，其中，所述岛芯片通过焊料电耦合到所述第一表面。
18.如权利要求13所述的系统，其中，所述桥芯片通过所述第二表面和所述第三表面上的负特征的对以及与对应的负特征的对匹配的正特征，以机械方式耦合到所述岛芯片。
19.如权利要求13所述的系统，其中，所述可压缩结构不同于弹簧。
20.如权利要求13所述的系统，其中，所述顺应性材料包括弹性体。
21.如权利要求13所述的系统，其中，所述第二表面和所述第三表面具有小于1μm的垂向间隙。
22.一种用于维持多芯片模块MCM中的岛芯片和桥芯片的对准的方法，所述方法包括：
将可压缩结构定位在所述MCM中的衬底的第一表面中的由边缘定义的腔体中，其中所述可压缩结构包括带有形状和体积压缩的顺应性材料，其中，所述可压缩结构与所述衬底分离，从而允许所述可压缩结构横向滑动，并且其中所述腔体的底部从所述第一表面垂向偏移；
将桥芯片定位于所述腔体中在所述可压缩结构上，所述桥芯片具有第三表面和位于所述桥芯片的与所述第三表面相对的一侧的第四表面，其中所述第四表面以机械方式耦合到所述可压缩结构；以及
以机械方式将具有第二表面的岛芯片耦合到所述第一表面和所述第三表面，其中所述可压缩结构对所述桥芯片提供力，使得所述第二表面和所述第三表面大致共平面而不使所述桥芯片弯曲。
23.如权利要求22所述的方法，其中，所述第二表面和所述第三表面具有小于1μm的垂向间隙。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6982398B2 (en) 2004-06-01 2006-01-03 Illinois Tool Works Inc. Fuel saving engine driven welding-type device and method of use
US8569652B2 (en) 2009-11-17 2013-10-29 Illinois Tool Works Inc. Incremental hybrid welding systems and methods
US10421143B2 (en) 2009-11-17 2019-09-24 Illinois Tool Works Inc. Energy storage caddy for a welding system
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
WO2015130264A1 (en) * 2014-02-26 2015-09-03 Intel Corporation Embedded multi-device bridge with through-bridge conductive via signal connection
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9379090B1 (en) * 2015-02-13 2016-06-28 Qualcomm Incorporated System, apparatus, and method for split die interconnection
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9443824B1 (en) 2015-03-30 2016-09-13 Qualcomm Incorporated Cavity bridge connection for die split architecture
US9653428B1 (en) * 2015-04-14 2017-05-16 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10497674B2 (en) 2016-01-27 2019-12-03 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10312220B2 (en) 2016-01-27 2019-06-04 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
TWI701782B (zh) 2016-01-27 2020-08-11 美商艾馬克科技公司 半導體封裝以及其製造方法
US9698564B1 (en) * 2016-02-09 2017-07-04 Oracle International Corporation Hybrid integrated MCM with waveguide-fiber connector
US9978686B1 (en) * 2016-02-19 2018-05-22 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Interconnection of semiconductor devices in extreme environment microelectronic integrated circuit chips
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
KR102632563B1 (ko) * 2016-08-05 2024-02-02 삼성전자주식회사 반도체 패키지
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR20180086804A (ko) 2017-01-23 2018-08-01 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
US10475766B2 (en) * 2017-03-29 2019-11-12 Intel Corporation Microelectronics package providing increased memory component density
US20190006331A1 (en) * 2017-06-30 2019-01-03 Intel Corporation Electronics package devices with through-substrate-vias having pitches independent of substrate thickness
US11289424B2 (en) * 2018-11-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of manufacturing the same
KR102538704B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 플렉시블 브리지 다이를 포함한 스택 패키지
US11676941B2 (en) 2018-12-07 2023-06-13 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and fabricating method thereof
US20200402913A1 (en) * 2019-06-19 2020-12-24 Invensas Corporation Connecting multiple chips using an interconnect device
US11569172B2 (en) 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
KR20210029422A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
US11804469B2 (en) 2020-05-07 2023-10-31 Invensas Llc Active bridging apparatus
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7525199B1 (en) * 2004-05-21 2009-04-28 Sun Microsystems, Inc Packaging for proximity communication positioned integrated circuits

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4242565C1 (de) * 1992-12-16 1994-03-17 Deutsche Aerospace Verfahren zur Justage von Halbleiterscheiben zueinander
JP4167443B2 (ja) * 2002-01-30 2008-10-15 日本放送協会 固体撮像素子
US7893531B2 (en) * 2007-09-28 2011-02-22 Oracle America, Inc. Integrated-circuit package for proximity communication
US8064224B2 (en) * 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8531042B2 (en) * 2009-06-30 2013-09-10 Oracle America, Inc. Technique for fabricating microsprings on non-planar surfaces
US8487429B2 (en) 2009-09-22 2013-07-16 Oracle America, Inc. Assembly of multi-chip modules using sacrificial features
US8188581B2 (en) * 2009-09-28 2012-05-29 Oracle America, Inc. Mechanical coupling in a multi-chip module using magnetic components
US8315065B2 (en) * 2009-09-28 2012-11-20 Oracle America, Inc. Self-locking features in a multi-chip module
US8212354B2 (en) 2009-12-17 2012-07-03 Oracle America, Inc. Active plastic bridge chips
US8218334B2 (en) * 2010-03-09 2012-07-10 Oracle America, Inc. Multi-chip module with multi-level interposer
US8698322B2 (en) * 2010-03-24 2014-04-15 Oracle International Corporation Adhesive-bonded substrates in a multi-chip module
US8274149B2 (en) * 2010-03-29 2012-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a buffer structure and method of fabricating the same
US8648463B2 (en) * 2010-05-17 2014-02-11 Oracle International Corporation Assembly of multi-chip modules with proximity connectors using reflowable features

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7525199B1 (en) * 2004-05-21 2009-04-28 Sun Microsystems, Inc Packaging for proximity communication positioned integrated circuits

Also Published As

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