CN104465768A - 超级结半导体装置 - Google Patents

超级结半导体装置 Download PDF

Info

Publication number
CN104465768A
CN104465768A CN201410471756.4A CN201410471756A CN104465768A CN 104465768 A CN104465768 A CN 104465768A CN 201410471756 A CN201410471756 A CN 201410471756A CN 104465768 A CN104465768 A CN 104465768A
Authority
CN
China
Prior art keywords
district
super
junction semiconductor
region
terminal region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410471756.4A
Other languages
English (en)
Other versions
CN104465768B (zh
Inventor
赵文秀
崔彰容
权纯琢
全珖延
金大炳
禹赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
MagnaChip Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MagnaChip Semiconductor Ltd filed Critical MagnaChip Semiconductor Ltd
Publication of CN104465768A publication Critical patent/CN104465768A/zh
Application granted granted Critical
Publication of CN104465768B publication Critical patent/CN104465768B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了一种超级结半导体装置。所述超级结半导体装置包括：单元区和结端子区，设置在基底上；以及过渡区，设置在单元区和结端子区之间，单元区、结端子区和过渡区均包括一个或更多个单个单元，单个单元包括在单元区和结端子区之间交替的多个N型柱区和多个P型柱区中的一个N型柱区和一个P型柱区。

Description

超级结半导体装置
本申请要求于2013年9月17日在韩国知识产权局提交的第10-2013-0111894号韩国专利申请的权益，出于所有目的而将该韩国专利申请的全部公开通过引用包含于此。
技术领域
下面的描述涉及一种超级结半导体装置，例如，涉及一种在一个主体中选择性地形成不同类型的多个区的超级结半导体装置。
背景技术
在用于功率转换的功率集成电路(IC)设备中和在功率控制系统中经常使用高电压装置和高功率装置。平面栅金属氧化物半导体场效应晶体管(MOSFET)广泛地用作这样的高电压装置。
传统的半导体装置包括：单元区，控制电流和导通状态下漏极至源极电阻Rds(导通)；结端子区，维持抵抗装置断开时产生的反向电压的击穿电压。
遗憾的是，这样的传统超级结半导体装置具有难于得到稳定的击穿电压的问题。
专利文献：美国登记专利第6,696,728号
发明内容
提供本发明内容，从而以简化的形式介绍下面在具体实施方式中进一步描述的选择的要点。本发明内容并不意图确定要求保护的主题的关键特征或必要特征，也不意图用于帮助确定要求保护的主题的范围。
在一个总的方面，超级结半导体装置包括：单元区和结端子区，设置在基底上；以及过渡区，设置在单元区和结端子区之间，其中，单元区、结端子区和过渡区均包括一个或更多个单个单元，单个单元包括在单元区和结端子区之间交替的多个N型柱区和多个P型柱区中的一个N型柱区和一个P型柱区，并且在过渡区中的单个单元的平均宽度比在单元区或结端子区中单个单元的平均宽度小。
在过渡区和单元区中P型柱区的上端可以具有基本相同的电势。
结端子区可以处于浮置状态。
结端子区的单个单元在水平方向上的平均宽度等于或小于单元区的单个单元的平均宽度。
单个单元内的N型柱区的宽度和P型柱区的宽度之间的比例可以基本相等。
过渡区和结端子区可以进一步包括P型柱延伸区。
场氧化物膜和多个多重板可以设置在P型柱延伸区上。
超级结半导体装置的总的方面还可以包括连接至过渡区的源金属电极。
超级结半导体装置的总的方面还可以包括连接至过渡区的源金属电极，源金属电极可以朝着结端子区延伸以与场氧化物膜叠置。
所述多个多重板中可以包括与源金属电极叠置的多重板。
N型柱区在结端子区的上端处的宽度可以比N型柱区在结端子区的下端处的宽度小。
过渡区可以包括第一区和第二区。
第一区的单个单元区在水平区域上的平均宽度比第二区的单个单元区的平均宽度大。
超级结半导体装置的总的方面还可以包括：P型主体区，位于单元区中；以及源区，在P型主体区中。
在过渡区中可以不包括源区。
在结端子区的端部处，可以仅形成P型柱延伸区而不形成P型柱区。
P型柱区和多重板可以以一一彼此对应的关系形成在结端子区中。
在另一总的方面中，超级结半导体装置可以包括：第一导电型的外延层，包括单元区、围绕单元区的结端子区和设置在单元区和结端子区之间的过渡区；多个第二导电型柱区，交替地设置在外延层的第一导电型柱区之间，使得源区、结端子区和过渡区均包括两对或更多对第二导电型柱区和第一导电型柱区，其中，在单元区中第一导电型柱区和第二导电型柱区的水平宽度大于过渡区的第一导电型柱区和第二导电型柱区的水平宽度。
超级结半导体装置的总的方面还可以包括：第二导电型的主体区，设置在单元区中的每个第二导电型柱区上；柱延伸区，设置在过渡区和结端子区中的每个第二导电型柱区上；多个多重板，均设置在结端子区中的柱延伸区上方。
结端子区中的最外侧的柱延伸区可以配备有具有比结端子区中的其他多重板的宽度大的水平宽度的多重板。
其他特征和方面将通过下面的具体实施例方式、附图和权利要求而清楚。
附图说明
图1示出了超级结半导体装置的示例的剖视图。
图2示出了在图1中示出的超级结半导体装置的过渡区的放大的剖视图。
图3示出了在图1中示出的超级结半导体装置的结端子区的放大的剖视图。
图4示出了根据本公开的超级结半导体装置的另一示例的剖视图。
图5示出了在图4中示出的超级结半导体装置的放大的剖视图。
图6示出了超级结半导体装置的示例的平面图。
图7是汇总了用在根据本公开的超级结半导体装置的两个不同示例中的相对尺寸的表格。
在整个附图和具体实施方式中，除非另外描述或提供，否则相同的附图标记将被理解为指示相同的元件、特征和结构。附图可以不是按比例绘制的，在附图中为清晰、说明和便利起见，会夸大元件的相对尺寸、比例和描绘。
具体实施方式
提供下面详细的描述以有助于读者获得对这里描述的方法、设备和/或系统的全面理解。然而，对于本领域普通技术人员来讲，这里描述的系统、设备和/或方法的各种改变、修改和等同物将是清楚的。描述的工艺步骤和/或操作的进程是示例的；然而，工艺步骤和/或操作的顺序不限于这里阐述的顺序，并且除了必须以一定顺序发生的步骤和/或操作以外，可以如本领域所知地改变。另外，为了增加清楚性和简明性，可以省略对于本领域普通技术人员来说公知的功能和构造的描述。
这里描述的特征可以以不同的形式来实施，并且将不被解释为局限于这里描述的示例。相反，已经提供了这里描述的示例，使得该公开将是彻底的和完全的，并且该公开将向本领域普通技术人员充分地传达本公开的全部范围。
除非另外表明，否则第一层“在”第二层或基底“上”的表述将被理解为覆盖下面两种情况：即，第一层直接接触第二层或基底的情况；一个或更多个其他层设置在第一层和第二层或基底之间的情况。
诸如“在……下方”、“在……之下”、“下面的”、“在……上方”和“上面的”等的空间相对表述可以用于便利地描述一个装置或元件与其他装置或元件之间的关系。空间相对表述应该被理解为包含附图中示出的方向以及装置在使用或操作中的其他方向。另外，装置可以被定向为其他方向，因此，空间相对表述的解释是以方位为基础的。
如这里使用的诸如“第一导电类型”和“第二导电类型”的表述可以指例如彼此相反的N型或P型的导电类型，这里解释和举例说明的示例包含其补充示例。
在下文中描述了各个示例。本公开的一方面提供了一种能够通过在单元区(cell area)和结端子区之间增添过渡区来得到稳定的击穿电压的超级结半导体装置的示例。
根据示例，在超级结半导体装置中，在单元区和结端子区之间添加过渡区，使得在结端子区的单个单元中由临界电场产生的击穿电压的大小比在单元区的单个单元中由临界电场产生的击穿电压的大小大。因此，可以在单元区中得到将在理想的装置中得到的击穿电压。通过这样做，可以使单个单元中的临界电场彼此不同，从而能够相对于临界电场通过减小除单元区以外的其他单元的电场并增大单元的余量(margin)来得到稳定的击穿电压。
本公开包含各种修改和各种实施例。在它们之中，参照附图来详细描述某些示例。在对本公开的描述中，当确定与本公开相关的已知的功能或构造的详细描述不会使本公开的主旨模糊时，将不再提供对其的描述。
图1至图3是示出根据本公开的超级结半导体装置的示例的剖视图。示出的超级结半导体装置是竖直结构超级结半导体装置和功率MOSFET。
参照附图，超级结半导体装置包括单元区100、结端子区200和过渡区300。
单元区100包括形成在N型基底60上的多个N型柱区40和多个P型柱区30。尽管图1为了详细地示出结端子区200和过渡区300而仅示出了单元区的一小部分，但是在实际的装置中单元区的实际面积比结端子区200和过渡区300的实际面积大。
N型柱区40和P型柱区30交替地形成，并且沿与基底60的表面平行的方向布置。在形成N型外延层61之后，通过利用P型掺杂剂执行离子注入来形成P型柱区30。经过热处理通过掺杂剂扩散来最终形成P型柱区30。其中没有执行P型离子注入的区域成为N型柱区40。因此，N型柱区40是N型外延层61的一部分。
P型柱区30形成为没有贯穿N型基底60，并且仅形成在N型外延层61内。当P型柱区形成为贯穿N型基底60时，由于N型基底60是高浓度N型区，因此耗尽层没有增大，相反，电场增强以减小击穿电压。
结端子区200形成为围绕单元区100，过渡区300形成在单元区100和结端子区200之间。因此，当电场延伸至结端子区200时，形成在单元区和结端子区之间的过渡区300用作缓冲部以额外地形成电压降区，从而能够减小结端子区200中的电压的负担。在这个示例中，过渡区300被设计为使电压在到达结端子区200之前充分地下降。
为此，在延伸至过渡区300的耗尽层处首先引起电压降，并且实际上可以在结端子区200处维持其他电压。
通过这种设计，过渡区300中的柱区的最顶部以相同的电势连接，以引起足够的电压降。相反，结端子区200处于浮置状态，其中，柱区30和40的上部未被连接。
即，根据示例，设置过渡区300，P型柱区30的上端在过渡区300中以相同的电势彼此连接，使得P型柱区30和N型柱区40之间的耗尽层完全延伸以引起足够的电压降。
图6示出了在图1中示出的超级结半导体装置的平面图。如图6中所示，单元区100被结端子区200围绕，过渡区300设置在单元区100和结端子区200之间。图1显示了沿图6的线Y-Y截取的超级结半导体装置的剖视图。
图2是图1的放大图。参照图2，过渡区300可以被分成两个区。例如，过渡区可以被分成第一区310和第二区320，其中，第一区310被设置成靠近于单元区100，第二区320被设置为靠近于结端子区200。参照图2，第一区310和第二区320具有不同的支柱(或柱)尺寸。尽管P型柱区30和N型柱区40均形成在第一区310和第二区320中，但是在第一区310中N型柱区和P型柱区的宽度与在第二区320中N型柱区和P型柱区的宽度不同。
参照图2，将P型柱区30a、30c和30e以及N型柱区40b、40d和40f的宽度表示为A、C、E、B、D和F。A和B分别表示在单元区中的P型柱(支柱)区30a的宽度和N型柱(支柱)区40b的平均宽度。C和D分别表示在第一区310中的P型柱(支柱)区30c的宽度和N型柱(支柱)区40d的平均宽度。E和F分别表示在第二区320中的P型柱(支柱)区30e的宽度和N型柱(支柱)区40f的平均宽度。
N型柱区的宽度和P型柱区的宽度在N型柱区和P型柱区形成为沟槽型支柱的情况下是均匀的，而N型柱区的宽度和P型柱区的宽度在N型柱区和P型柱区形成为堆叠型支柱时不是完全均匀的，其中，在各个步骤中生长外延层61的同时，通过将P型离子重复地注入至外延层61来形成堆叠型支柱。例如，如果每当生长外延层61的附加层时通过对外延层61的区域掺杂来形成P型支柱，则P型支柱可能具有非均匀的宽度。为此，使用平均宽度。
在过渡区300的第一区310中，P型柱区30c和N型柱区40d的单个单元的平均宽度(C+D)接近于或等于单元区100的P型柱区30a和N型柱区40d的单个单元的平均宽度(A+B)。
相反，第二区320的P型柱区30e和N型柱区40f的平均宽度(E+F)比在单元区100中的P型柱区30a和N型柱区40b的宽度(A+B)或在第一区310中P型柱区30c和N型柱区40d的宽度(C+D)小。换言之，第二区320的柱区形成为具有比单元区100的柱区的平均宽度(A+B)小的宽度。
然而，P型柱区30的宽度与N型柱区40的宽度的比例(A/B)在所有区中基本接近或相等。即，当P型柱区30a的宽度与N型柱区40b的宽度的比例(A/B)为1时，在过渡区300中比例C/D或比例E/F为1。这是由于外延层61的比电阻不允许水平方向上不同。即，通过将柱区设计成具有相同的比例，使N型电荷的数量和P型电荷的数量在所有区域中平衡，从而能够形成具有相同长度的耗尽层。如果比例彼此不同，则电荷的数量在一些区域中不平衡。为此，最大电场在一些区域中局部地达到临界电场，从而可能在较低的电压下发生不期望的击穿电压。
另外，在单元区中，N型源区42形成在P型主体区31内同时与P型主体区31接触。然而，在过渡区300中，仅形成有P型主体区31，没有形成N型源区。源电极10设置在第一区310上并且电连接至P型柱区30a和30c。在单元区100和过渡区300中使用同一源电极10。
在断开状态下，为了延伸耗尽区并且为了减小电场，通过利用硼(B)掺杂剂在P型柱区30的在N型外延层的表面附近处的上部处形成P型柱延伸区(也被称为柱桥环(pillar bridge ring,PBR)区)。PBR区32仅形成在除了单元区100之外的过渡区300和结端子区200处。P型柱延伸区(PBR区)的掺杂浓度基本接近于P型柱区30的掺杂浓度。
在形成诸如LOCOS或STI的场氧化物膜之后，与单元区100相似，通过执行离子注入在P型柱区的上部处形成P型主体区31，从而对过渡区300的第一区310中的N型外延层61的表面调整Vth。在这个示例中，P型主体区31因高离子注入能量而在比PBR区32的深度深的深度处形成有较高的剂量。1013/cm2或更大的剂量被注入到P型主体区31，比1013/cm2小的剂量被注入到PBR区。因此，由于P型主体区31和PBR区32形成为在第一区310中的P型柱区的上部处叠置，因此在第一区中的P型掺杂浓度比单元区100、第二区320或结端子区200中的P型掺杂浓度局部性地高很多。
这是因为防止了Vth离子注入并且由于形成在第二区320或结端子区200中的场氧化物膜52而没有形成P型主体。相反，当在形成P型柱区之后并且在形成场氧化物膜之前执行用于形成PBR区32的离子注入时，在第二区320中形成PBR区32。
参照图2，第二区320中的N型柱区40f形成为比第一区310中的N型柱区40d更靠近于N型外延层61的表面。这是由于没有形成P型主体区31，并且在第二区中仅存在PBR区，其中，PBR区32以比P型主体区31的离子注入能量低的离子注入能量形成。
此外，由于PBR区32位于第二区320中的N型外延层61的表面附近，因此N型柱区40的面积相对小。因此，在N型外延层61的表面附近容易实现完整的沉积。为此，最大的电场也减小，使得最大的电压降出现。参照图5进一步描述PBR区32。
在使设置在第一区310上的源电极10的尺寸减小以使场氧化物膜52朝着单元区100进一步延伸的装置中，最大电场进一步降低。因此，临界电场相对于击穿电压的余量进一步增大。结果，能够得到更稳定的击穿电压。
过渡区300的第一区310被设置成比第二区320更靠近于单元区100，并且具有与单元区100的结构相同的结构。然而，在第一区中不存在N+源区。因此，源电极10通过P型主体区31和PBR区32与P型柱区30的表面直接接触，源电极电连接至P型柱区。因此，即使当在结端子区200的下部处因在漏区中发生的雪崩击穿现象而产生电流时，电流也可以被允许快速地流过源电极10。
换言之，由于源接触部没有直接位于结端子区上方，因此在结端子区200的下端处的漏区中流动的电流需要反向电流流过的路径。最靠近的路径是最靠近于结端子区200并且源电极10设置在其中的第一区310。当电流集中在所述区域时，该区域可能因比单元区100的电流密度高的电流密度而容易被损坏。
当N+源区位于这个区域中(像在单元区100中那样)，则N+源区和P型主体区的二极管在电流流过的路径上沿正向方向导通，附属的双极性结型晶体管(subsidiary bipolar junction transistor,BJT)也可能导通。为了避免这个，源区42位于单元区中。然而，需要这样的设计，即，通过去除过渡区300的N+源区，使得在雪崩电流流动时电流向着源电极流动而不损坏产品。
此外，与单元区100相似，过渡区300的第一区被形成为在相同数量(离子剂量总数)的N型电荷和P型电荷的条件下使耗尽层最大。即，N型柱区和P型柱区可以形成为具有相同数量的电荷。通过平衡电荷的数量来使最大电场与在单元区100中的最大电场相同，能够使通过反向电压流动的反向电流的电流集中度分散。尽管在更小的区域处执行了对P型柱区30的离子注入，但是离子通过热处理而扩散，并且如图1或图2中所示，P型柱区30的面积和宽度与N型柱区(N型外延层)40的面积和宽度基本接近。
此外，过渡区300的第二区320的单元的最大电场值比第一区310的单元的最大电场值低。为了得到低的最大电场值，在过渡区300的水平方向上N型柱区40f的长度和P型柱区30e的长度被设置为比单元区100的N型柱区40的长度和P型柱区30的长度小。
耗尽层因施加的电压而延伸相同的长度。然而，由于N型柱区40f和P型柱区30e之间的长度短，因此减少了在过渡区300的第二区320的单元中的非耗尽层。当N型柱区和P型柱区之间的长度减小时，在低电压的条件下形成耗尽层。因此，最大电场低。
小的单个单元具有的优势是，耗尽层更快地延伸至P型柱区30e或N型柱区40f。这是由于注入的电荷的数量相对少，并且小的单个单元具有更小的浓度。
为了确保高的击穿电压，第二区320在水平方向上的大小需要被逐渐减小。然而，在减小位于第二区320中的单个单元(包括N型柱和P型柱)的尺寸以得到高的击穿电压的装置中可能导致下面的问题。在形成P型柱区30e时，构成P型柱区30e的P型柱区30e的上部和下部可能彼此分开而没有彼此连接。注入P型掺杂剂以形成P型柱区30e。在这个示例中，为了减小P型柱区的宽度，需要减小扩散的P型掺杂剂的数量。然而，为了减少扩散的掺杂剂的数量，减少了向上和向下扩散的掺杂剂的数量。因此，在上下方向上在P型柱区之间的距离增大。
换言之，具有通过使P型柱区30e扩散而形成的椭圆形状的曲率半径减小，柱区30e的上端和下端可以不彼此连接。为此，P型柱区30e可以彼此分隔开。结果，电场可以沿竖直方向朝着P型柱的下端降低，电场可以在其上端处增大。在这种情况下，尽管有可能得到比平面MOSFET装置的击穿电压高的击穿电压，但是难于制造超级结MESFET装置。
参照图2，能够看到，源电极10形成在由硼磷硅酸盐玻璃(BPSG)制成的氧化膜51上，以进一步朝着结端子区200延伸。源电极延伸至靠近第一区310和第二区320之间的边界311，但是没有延伸至属于第二区320的P型柱区30e。因此，源电极10朝着结端子区200延伸以减小结端子区200中的最大电场。这是由于源电极10连接至过渡区300中的P型柱区30的P型主体区31和PBR区32。因此，最大电场减小。因此源电极10可以用作金属板。
此外，参照图1，多个多重板50、53、54和55形成在场氧化物膜52上。在这个示例中，多重板50、53、54和55的宽度接近于16.5μm、15μm、9μm和16μm。因此，多重板54的宽度比设置在过渡区300中和结端子区的外边缘处的多重板50、53和55的宽度小。多重板的宽度取决于与多重板叠置的P型柱区30的宽度。例如，由于位于第一多重板50下方的P型柱区30的宽度比位于第二多重板53下方的P型柱区30的宽度宽，因此第一多重板50的宽度比第二多重板53的宽度宽。参照图2，第一多重板50的起始点与金属板(源电极)10叠置，并且第一多重板50的终止点从金属板(源电极)10的边缘部分朝着结端子区200延伸。第一多重板50用于进一步减小在源电极10的边缘部处开始的电场的强度。因此，传递至结端子区200的电场减小，并且最大电场减小。
第二多重板53设置在过渡区300的朝向结端子区200和过渡区300之间的界面的终止点处，在第一多重板50和第二多重板53之间没有多重板。第二多重板53用于朝着结端子区容易地施加电场。由于结端子区200中的P型柱区30g都处于浮置状态，因此第二多重板是必需的。
此外，参照图3，多个多重板54和55位于结端子区200中(参见图3)。即，多重板54和55与P型柱区30g一一对应。此外，如下面参照图5进一步所描述的，每个多重板54以比P型柱区30g大的程度地朝着右方延伸。参照图5，多重板54朝着结端子区的边缘突出预定的长度。然而，每个多重板54没有延伸至下一个P型柱区。突出的预定的长度比两个相邻的PBR区32之间的宽度Xj小。
图3是结端子区的放大图。结端子区200的单个单元尺寸(G+H)等于或小于至少单元区100的单个单元尺寸(A+B)。这里，单个单元是指一个N型柱区40h和对应于N型柱区的一个P型柱区30g的结合。在结端子区中的P型柱区30g是独立的而没有被彼此连接。在结端子区中的P型柱区处于浮置状态。P型柱区处于浮置状态的原因是由于所有电场没有集中在最后的柱区30x上的事实。如果像在过渡区300中那样，结端子区200中的柱区在相同的电势下彼此连接，则由于柱区彼此电连接，而向结端子区200的最后的柱区30x施加所有的电场。为此，装置被损坏。
与第二区320相似，PBR区32形成在结端子区200中。另外，多个多重板54和55形成在结端子区中。多个中间多重板54在尺寸上相似或者具有相同的尺寸，而最后的多重板55的长度稍微比先前的多重板54的长度长。这是由于连接至与多重板55对应的最后的P型柱区30x的PBR区32x向右方突出的有点长。为了减小一定程度的电场，使最后的多重板55延伸成具有与其他多重板54相比长的长度。
图4是示出超级结半导体装置的示例的剖视图。示出的超级结半导体装置是竖直结构超级结半导体装置。
超级结半导体装置一体地形成，而没有被分成两个区域，结端子区200内部的单个单元尺寸比单元区100内部的单个单元尺寸小。
过渡区300不包括参照图1中示出的示例描述的第一区310，相反，图4中示出的过渡区300仅包括第二区320。通过仅利用第二区320形成过渡区300，能够减小芯片的尺寸。在这个示例中，过渡区300的柱区30i和40j的单个单元的平均宽度(I+J)比单元区100的单个单元的宽度(A+B)小。尽管宽度小，但是N型柱区40j的宽度与P型柱区30i的宽度的比例(I/J)接近于单元区100的宽度比(A/B)。此外，由于小单元尺寸，因为沿水平方向容易地形成耗尽层，因此能够得到高击穿电压。
在结端子区200中，单个单元尺寸(K+L)比单元区100的单个单元尺寸(A+B)小，并且比过渡区300的宽度(I+J)大。因此，最大电场与单元区100的最大电场相比进一步降低。
通过在结端子区200上使用场氧化物膜52，能够防止碳原子和磷原子通过BPSG氧化膜51扩散至外延层61。多个N型多重板56、57和58形成在场氧化物膜52上。第一多重板56形成在过渡区320上并且连接至P型柱区30i。这是由于朝着结端子区200容易施加电场。
此外，多个中间N型多重板57形成为被分配在结端子区200中。然而，多个中间N型多重板57通过被连接至P型柱区30而处于浮置状态。为了使耗尽层延伸至相邻的环(P柱区)，形成多重板50，使得多重板的端部在比柱区30的端部进一步延伸的同时，多重板与柱区30叠置(参见图5)。
此外，在结端子区200中的最后的多重板58的尺寸比中间多重板57的尺寸大。另外，仅P型柱延伸区(或PBR区)32形成在与最后的多重板58对应的P型柱区30的位置处。因此，P型柱延伸区的深度显著比结端子区200中的其他P型柱区30k和30m的深度小。仅P型柱延伸区32形成在结端子区200的端部的原因是为了延伸电场。因此，能够最终增大击穿电压。如果P型柱延伸区不存在，则由于具有与P型柱区30m的电势相同的电势的电场与N型外延层61直接接触，因此电场急剧弯曲。为了防止这种情况，形成P型柱延伸区(PBR区)32以延伸电场，从而防止电场急剧弯曲。
此外，参照图5，在对PBR区(或P型柱延伸区32)执行离子注入之后，通过离子注入之后的热处理，由于P型离子注入的扩散而使位于场氧化物膜的N型柱区的上端的宽度Xj比位于P型柱区30之间的N型柱区40在水平方向上的宽度Xi窄。可选择地，上端Xj的N掺杂浓度可以比下端(Xi)N掺杂浓度小。
当上端Xj的宽度宽或者N型掺杂浓度高时，由于耗尽层没有延伸，因此环处的电场进一步增大，从而容易达到临界电场。为此，能够产生大量泄漏电流。因此，为了防止这种情况，对P型柱区30的上部额外地执行PBR离子注入，以形成PBR区32。
然而，当N型掺杂浓度因PBR区32的离子掺杂而过度减小时，电场容易地被施加给下一个环，但是电场可能过度地施加给最后的环，从而损坏装置。因此，需要适当地设置场氧化物膜的表面附近的宽度和N型掺杂剂浓度。离子注入的PBR区32可以被设置为合适的宽度和掺杂剂浓度以防止损坏。在本公开的各个示例中，可以通过利用包括硼(B)的掺杂剂以1E13/cm2或更小来执行PBR离子注入。
此外，多重板54与P型柱区30以一一对应的关系设置。每个多重板形成为比P型环30进一步向右延伸。然而，多重板没有一直延伸至下一个P型环30，而是与下一个P型环30分隔开。
最后，在图7中示出的表中示出了单个单元的尺寸。当与单元区100的N型柱区的宽度和相邻的P型柱区的宽度的总和相对应的单个单元的尺寸为L时，过渡区300和结端子区200的单个单元尺寸表现为大于、等于或小于L。
首先，在具有如图1中所示的分离1结构(分离1)的半导体装置的示例中，第一过渡区310的单个单元接近于或等于单元区100的单个单元尺寸，而第二过渡区320的单个单元尺寸比单元区100的单个单元尺寸小。例如，在第二过渡区320中P型柱区的水平宽度和它的相邻的N型柱区的水平宽度的总和小于在单元区100中P型柱区的水平宽度和它的相邻的N型柱区的水平宽度的总和。
此外，结端子区200的单个单元尺寸等于或小于至少单元区100的单个单元尺寸。在该描述中，单个单元是指一个N型柱区40和与N型柱区相对应的一个相邻的P型柱区30的组合。
另外，在具有如图4中所示的分离2结构(分离2)的半导体装置中，过渡区300的单个单元尺寸比过渡区100的单个单元尺寸或结合端子区200的单个单元尺寸小。此外，结端子区200的单个单元尺寸比单元区100的单个单元尺寸小。
在过渡区300和结端子区200中，单元的尺寸比单元区100的单个单元尺寸小，过渡区300或结端子区200中的最大电场值比单元区100的最大电场值低。
通过这样做，能够仅在单元区100中产生装置的击穿电压。这是由于过渡区300和结端子区200的面积比单元区100的面积小。
因此，能够得到更稳定的可靠性并且能够在具有更大面积的单元区100中均匀地分配反向电流的集中度。因而，能够得到优异的超级结半导体装置。
在过渡区300的水平方向上N型柱区40的长度与P型柱区30的长度的比例与在单元区100中的比例相同。
由于通过使N型柱区和P型柱区具有相同的长度比，没有使N型柱区40的比电阻水平地不同，并且离子沿水平方向同时注入到P型柱区30，因此即使P型柱区30或N型柱区40的表面上的电场降低，在所有区域中耗尽层也具有相同的长度。
在电场在外延层61的上部处降低的装置中，N型电荷和P型电荷需要被同样地耗尽。如果长度比彼此不同，则N型电荷和P型电荷被彼此消耗，使得N型电荷和P型电荷不平衡。因而，产品的特性劣化。
即，当长度比彼此不同时，由于电荷的数量在比例不同的部分不平衡，则耗尽层在P型柱区30或N型柱区40的一个局部区域处最大化或最小化，从而由于耗尽层比其他部分快地最大化或最小化的区域而使局部最大电场达到临界电场。因此，得到不期望的击穿电压。这种现象会发生在原单元中，或者会发生在比例不同的其他单元中。
尽管本公开包括具体的示例，但是本领域普通技术人员将清楚的是，在不脱离权利要求及其等同物的精神和范围的情况下可以在这些示例中做出形式和细节上的各种改变。这里描述的示例将仅以描述性含义被考虑，而不出于限制的目的。在每个示例中的多个特征或方面的描述将被看作可适用于其他示例中的相似特征或方面。如果以不同的顺序执行描述的技术，和/或如果以不同的方式结合和/或由其他组件和它们的等同物替代或补充描述的系统、结构、装置或电路中的组件，则可以获得合适的结果。因此，本公开的范围不被具体实施方式限定，而是被权利要求及其等同物限定，并且权利要求及其等同物的范围内的所有变形将被解释为被包括在本公开中。

Claims (20)

1.一种超级结半导体装置，所述超级结半导体装置包括：
单元区和结端子区，设置在基底上；以及
过渡区，设置在单元区和结端子区之间，
其中，单元区、结端子区和过渡区均包括一个或更多个单个单元，单个单元包括在单元区和结端子区之间交替的多个N型柱区和多个P型柱区中的一个N型柱区和一个P型柱区，并且
在过渡区中的单个单元的平均宽度比在单元区或结端子区中单个单元的平均宽度小。
2.根据权利要求1所述的超级结半导体装置，其中，在过渡区和单元区中P型柱区的上端具有基本相同的电势。
3.根据权利要求1所述的超级结半导体装置，其中，结端子区处于浮置状态。
4.根据权利要求1所述的超级结半导体装置，其中，在结端子区的单个单元在水平方向上的平均宽度等于或小于单元区的单个单元的平均宽度。
5.根据权利要求1所述的超级结半导体装置，其中，单个单元内的N型柱区的宽度和P型柱区的宽度之间的比例基本相等。
6.根据权利要求1所述的超级结半导体装置，其中，过渡区和结端子区进一步包括P型柱延伸区。
7.根据权利要求6所述的超级结半导体装置，其中，场氧化物膜和多个多重板设置在P型柱延伸区上。
8.根据权利要求1所述的超级结半导体装置，所述超级结半导体装置还包括连接至过渡区的源金属电极。
9.根据权利要求7所述的超级结半导体装置，所述超级结半导体装置还包括：
源金属电极，连接至过渡区，
其中，源金属电极朝着结端子区延伸以与场氧化物膜叠置。
10.根据权利要求6所述的超级结半导体装置，其中，所述多个多重板中包括与源金属电极叠置的多重板。
11.根据权利要求1所述的超级结半导体装置，其中，N型柱区在结端子区的上端处的宽度比N型柱区在结端子区的下端处的宽度小。
12.根据权利要求1所述的超级结半导体装置，其中，过渡区包括第一区和第二区。
13.根据权利要求12所述的超级结半导体装置，其中，第一区的单个单元区在水平区域上的平均宽度比第二区的单个单元区的平均宽度大。
14.根据权利要求1所述的超级结半导体装置，所述超级结半导体装置还包括：
P型主体区，位于单元区中；以及
源区，在P型主体区中。
15.根据权利要求14所述的超级结半导体装置，其中，在过渡区中不包括源区。
16.根据权利要求6所述的超级结半导体装置，其中，在结端子区的端部处，仅形成P型柱延伸区而不形成P型柱区。
17.根据权利要求7所述的超级结半导体装置，其中，P型柱区和多重板以一一彼此对应的关系形成在结端子区中。
18.一种超级结半导体装置，所述超级结半导体装置包括：
第一导电型的外延层，包括单元区、围绕单元区的结端子区和设置在单元区和结端子区之间的过渡区；
多个第二导电型柱区，交替地设置在外延层的第一导电型柱区之间，使得源区、结端子区和过渡区均包括两对或更多对第二导电型柱区和第一导电型柱区，
其中，在单元区中第一导电型柱区和第二导电型柱区的水平宽度大于过渡区的第一导电型柱区和第二导电型柱区的水平宽度。
19.根据权利要求18所述的超级结半导体装置，所述超级结半导体装置还包括：
第二导电型的主体区，设置在单元区中的每个第二导电型柱区上；
柱延伸区，设置在过渡区和结端子区中的每个第二导电型柱区上；
多个多重板，均设置在结端子区中的柱延伸区上方。
20.根据权利要求19所述的超级结半导体装置，其中，结端子区中的最外侧的柱延伸区配备有具有比结端子区中的其他多重板的宽度大的水平宽度的多重板。
CN201410471756.4A 2013-09-17 2014-09-16 超级结半导体装置 Active CN104465768B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2013-0111894 2013-09-17
KR1020130111894A KR101932776B1 (ko) 2013-09-17 2013-09-17 초접합 반도체 소자

Publications (2)

Publication Number Publication Date
CN104465768A true CN104465768A (zh) 2015-03-25
CN104465768B CN104465768B (zh) 2019-06-11

Family

ID=52580093

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410471756.4A Active CN104465768B (zh) 2013-09-17 2014-09-16 超级结半导体装置

Country Status (5)

Country Link
US (1) US9472614B2 (zh)
KR (1) KR101932776B1 (zh)
CN (1) CN104465768B (zh)
DE (1) DE102014112811B4 (zh)
TW (1) TWI599045B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105633128A (zh) * 2016-02-23 2016-06-01 中航（重庆）微电子有限公司 带有超级结结构设计的半导体器件
CN106158964A (zh) * 2015-04-24 2016-11-23 北大方正集团有限公司 一种超结功率器件和制造方法
WO2021196605A1 (zh) * 2020-03-30 2021-10-07 南京华瑞微集成电路有限公司 集成启动管、采样管和电阻的高压超结dmos结构及其制备方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
CN106571394B (zh) * 2016-11-01 2018-05-11 杭州士兰微电子股份有限公司 功率器件及其制造方法
CN117153737B (zh) * 2023-10-27 2024-02-13 深圳安森德半导体有限公司 一种抗雪崩击穿的超级结mos终端制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007736A1 (en) * 1998-09-02 2004-01-15 Gerald Deboy High-voltage semiconductor component
CN101969073A (zh) * 2010-08-27 2011-02-09 东南大学 快速超结纵向双扩散金属氧化物半导体管
US20110278650A1 (en) * 2010-05-12 2011-11-17 Renesas Electronics Corporation Power semiconductor device
CN102760756A (zh) * 2012-06-30 2012-10-31 东南大学 一种带浮空场板的超结金属氧化物场效应管终端结构
CN103077970A (zh) * 2011-10-26 2013-05-01 上海华虹Nec电子有限公司 超级结器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
DE59707158D1 (de) 1996-02-05 2002-06-06 Infineon Technologies Ag Durch feldeffekt steuerbares halbleiterbauelement
JP3628613B2 (ja) 1997-11-03 2005-03-16 インフィネオン テクノロジース アクチエンゲゼルシャフト 半導体構成素子のための耐高圧縁部構造
JP4839519B2 (ja) 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2010541212A (ja) * 2007-09-21 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 電力デバイスのための超接合構造及び製造方法
JP2013149761A (ja) * 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
KR101351269B1 (ko) 2012-04-02 2014-01-15 한국기초과학지원연구원 전기적 특성이 우수한 다공성 그라핀 필름 및 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007736A1 (en) * 1998-09-02 2004-01-15 Gerald Deboy High-voltage semiconductor component
US20110278650A1 (en) * 2010-05-12 2011-11-17 Renesas Electronics Corporation Power semiconductor device
CN101969073A (zh) * 2010-08-27 2011-02-09 东南大学 快速超结纵向双扩散金属氧化物半导体管
CN103077970A (zh) * 2011-10-26 2013-05-01 上海华虹Nec电子有限公司 超级结器件及其制造方法
CN102760756A (zh) * 2012-06-30 2012-10-31 东南大学 一种带浮空场板的超结金属氧化物场效应管终端结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158964A (zh) * 2015-04-24 2016-11-23 北大方正集团有限公司 一种超结功率器件和制造方法
CN106158964B (zh) * 2015-04-24 2019-08-30 北大方正集团有限公司 一种超结功率器件和制造方法
CN105633128A (zh) * 2016-02-23 2016-06-01 中航（重庆）微电子有限公司 带有超级结结构设计的半导体器件
CN105633128B (zh) * 2016-02-23 2019-05-03 华润微电子（重庆）有限公司 带有超级结结构设计的半导体器件
WO2021196605A1 (zh) * 2020-03-30 2021-10-07 南京华瑞微集成电路有限公司 集成启动管、采样管和电阻的高压超结dmos结构及其制备方法

Also Published As

Publication number Publication date
US20150076599A1 (en) 2015-03-19
US9472614B2 (en) 2016-10-18
KR101932776B1 (ko) 2018-12-27
CN104465768B (zh) 2019-06-11
DE102014112811A1 (de) 2015-03-19
DE102014112811B4 (de) 2021-07-29
TWI599045B (zh) 2017-09-11
KR20150032426A (ko) 2015-03-26
TW201513354A (zh) 2015-04-01

Similar Documents

Publication Publication Date Title
CN104465768A (zh) 超级结半导体装置
CN101461065B (zh) 具有改进的边缘终端的功率器件
CN104752511B (zh) 场效应半导体器件及其制造
CN103579346B (zh) 用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法
US9484400B2 (en) Method of forming a super junction semiconductor device having stripe-shaped regions of the opposite conductivity types
CN100565919C (zh) 电荷补偿半导体器件及相关制造工艺
CN106298932B (zh) 横向超级结mosfet器件及端接结构
CN103681867B (zh) 具有场电极的晶体管器件
CN108074924A (zh) 半导体装置
JP2016534581A (ja) 高電圧ｍｏｓｆｅｔデバイスおよび該デバイスを製造する方法
JP2001015755A (ja) 耐久性の高い低オン抵抗の改良された本体ダイオード逆方向回復特性を有する低電圧二重ウェルｍｏｓデバイス
CN102800701A (zh) 具有超结的半导体装置及其制造方法
CN103151379A (zh) 一种半导体器件的终止结构
CN102956680A (zh) 半导体器件及形成半导体器件的方法
CN105280688B (zh) 超级结半导体器件
CN112201688B (zh) 逆导型igbt芯片
CN109659351A (zh) 绝缘栅双极晶体管
JP2011003729A (ja) 半導体装置
CN105097914A (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN106298541B (zh) 用于制备横向超级结结构的方法
CN105448961A (zh) 超结器件的终端保护结构
CN104282745B (zh) 半导体器件以及改善半导体器件的击穿电压的方法
CN105027290B (zh) 自适应电荷平衡的mosfet技术
CN105514166B (zh) Nldmos器件及其制造方法
CN113394278A (zh) 逆导型igbt及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant