CN104465513B - 半导体器件和用于制造半导体器件的方法 - Google Patents
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Abstract
本发明涉及半导体器件和用于制造半导体器件的方法。一种方法包括：提供包括多个半导体芯片的半导体晶片；形成所述半导体晶片的正面上的第一划线，其中，所述第一划线具有第一宽度并分离所述半导体晶片的半导体芯片；形成所述半导体晶片的正面上的第二划线，其中，所述第二划线具有第二宽度并分离所述半导体晶片的半导体芯片，其中，所述第一划线和所述第二划线在比所述第一宽度和所述第二宽度的乘积大的交叉区域中相交；以及在所述交叉区域中对所述半导体晶片进行等离子体蚀刻。
Description
技术领域
本公开涉及半导体器件和用于制造半导体器件的方法。
背景技术
半导体器件可能在制作和操作期间被损坏。例如，当使用切块工艺将半导体芯片与半导体晶片分离时，缺陷可能出现。可以期望改进半导体器件和用于制造半导体器件的方法的质量。特别地，可以期望避免在制作和操作期间半导体器件的损坏。
发明内容
根据一实施例，公开了一种分离半导体芯片的方法。提供包括多个半导体芯片的半导体晶片。形成所述半导体晶片的正面上的第一划线。所述第一划线具有第一宽度并分离所述半导体晶片的半导体芯片。形成所述半导体晶片的正面上的第二划线。所述第二划线具有第二宽度并分离所述半导体晶片的半导体芯片。所述第一划线和所述第二划线在比所述第一宽度和所述第二宽度的乘积大的交叉区域中相交。在所述交叉区域中对所述半导体晶片进行等离子体蚀刻。
根据另一实施例，公开了一种分离半导体芯片的方法。提供半导体晶片。形成来自所述半导体晶片的至少一个半导体芯片。所述至少一个半导体芯片在所述半导体晶片的正面上的轮廓包括斜角和/或圆角。在至少部分受斜角和/或圆角限制的区域中对所述半导体晶片进行等离子体蚀刻。
根据另一实施例，公开了一种半导体器件。所述半导体器件包括半导体芯片。所述半导体芯片的正面的轮廓包括斜角和/或圆角。
附图说明
附图被包括以提供对各方面的进一步理解，并被并入到本说明书中且构成本说明书的一部分。附图图示了各方面，并与描述一起用于解释各方面的原理。其他方面以及各方面的许多预期优点将随着其变得参照下面的详细描述更好理解而容易地意识到。附图的元素不必相对于彼此按比例绘制。相似的附图标记可以标示对应的类似部分。
图1A至1E示意性地图示了用于制造根据本公开的器件的示例性方法。
图2A至2C示意性地图示了用于制造根据本公开的器件的另一示例性方法。
图3A和3B示意性地图示了根据本公开的示例性器件。
图4A至4F示意性地图示了用于制造根据本公开的器件的另一示例性方法。
具体实施方式
在下面的详细描述中，对附图进行了参照，附图形成该详细描述的一部分，并且在附图中以图示的方式示出了其中可实施本公开的具体方面。在这点上，可以参照被描述的附图的定向来使用方向性术语，诸如“顶”、“底”、“前”、“后”等。由于所描述的器件的部件可以被定位在多个不同定向中，因此方向性术语可以用于图示的目的而决不进行限制。在不脱离本公开的范围的情况下，可以利用其他方面并且可以作出结构或逻辑上的改变。因此，下面的详细描述不应在限制的意义上采用，并且本公开的范围由所附权利要求限定。
如本说明书中所采用，术语“耦合”和/或“电耦合”不意在意指元件必须直接耦合在一起。可以在“耦合”或“电耦合”的元件之间提供居间元件。
本文描述了器件和用于制造器件的方法。结合所描述的器件作出的评论也可以适用于对应的方法，并且反之亦然。例如，如果描述了器件的具体部件，则用于制造该器件的对应方法可以包括以适当方式提供该部件的动作，即使这种动作未在图中显式地描述或图示亦如此。另外，可以将本文描述的各种示例性方面的特征彼此组合，除非以其他方式具体指出。
根据本公开的器件可以包括一个或多个半导体芯片。半导体芯片可以是不同类型的，并可以是使用不同技术来制造的。例如，半导体芯片可以包括集成的电气、电光或机电电路、无源器件等。集成电路可以被设计为逻辑集成电路、模拟集成电路、混合信号集成电路、功率集成电路、存储器电路、集成无源器件、微机电系统等。例如，半导体芯片可以包括一个或多个功率半导体，并可以具有被配置为控制（一个或多个）功率半导体的集成电路。功率半导体芯片可以具有垂直结构，其中，电流可以在与半导体芯片的主面垂直的方向上流动。例如，垂直功率半导体芯片可以被配置为功率MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅双极型晶体管）、JFET（结栅场效应晶体管）等。功率MOSFET的源电极和栅电极可以位于一个面上，而功率MOSFET的漏电极可以被布置在另一个面上。
半导体芯片不必由特定半导体材料制造。例如，半导体芯片可以包括Si、SiC、SiGe、GaAs等中的至少一个。另外，半导体芯片可以包含不是半导体的无机和/或有机材料，诸如例如绝缘体、塑料、金属等。半导体芯片可以是封装的或非封装的，并可以具有尺寸。半导体芯片的厚度可以特别地小于约300μm（微米）或小于约250μm（微米）或小于约200μm（微米）或小于约175μm（微米）或小于约150μm（微米）或小于约125μm（微米）。
如本说明书中所使用，术语“正面”可以特别地指代半导体芯片的主面，其可以包括掺杂区、电气部件、微电子部件、集成电路等中的至少一个。半导体芯片可以由半导体晶片制造，该半导体晶片可以充当要在半导体晶片中和上方构建的微电子器件的衬底。集成电路可以是通过掺杂、离子注入、材料的沉积、光刻图案化等来制造的。制造动作通常可以对半导体晶片的具体主表面执行，该具体主表面也可以被称为半导体晶片的“正面”。在将个体半导体芯片与半导体晶片分离之后，半导体晶片的“正面”可以因此变为分离的半导体芯片的“正面”。
半导体芯片的术语“背面”可以指代半导体芯片的可与半导体芯片的正面相对地布置的主表面。半导体芯片的背面可以没有电子部件，即，其可以主要由半导体材料构成。即使半导体芯片的背面可能不是与半导体芯片的正面类似地加工的，背面可以包括提供到半导体芯片的内部电子结构的电耦合的接触焊盘。半导体芯片的正面和背面可以通过从正面延伸至背面的至少一个侧表面而连接。
切块工艺可以被用于制造根据本公开的器件。特别地，切块工艺可以用于将半导体晶片分离成多个半导体芯片。在这点上，可以应用适当的切块技术，例如等离子体蚀刻技术。切块工艺一般可以在半导体晶片的减薄之前或之后执行。在后一种情况下，经蚀刻的沟槽可以从半导体晶片的正面延伸至半导体晶片的背面。在前一种情况下，可以在半导体晶片的正面上蚀刻沟槽，其中，沟槽可能不必完全延伸至半导体晶片的背面。然后，可以通过从半导体晶片的背面移除半导体材料来减薄半导体晶片，直到半导体晶片在先前形成的沟槽的位置处分离。任何适当技术可以被用于从半导体晶片的背面移除半导体材料，例如，研磨、抛光等中的至少一个。
术语“等离子体蚀刻”可以指代使用等离子体的任何适当蚀刻或切块技术，例如反应离子蚀刻、深反应离子蚀刻、离子束蚀刻等。在等离子体蚀刻中，可以利用掩模材料来掩蔽半导体晶片，从而在个体半导体芯片（或管芯）之间留出开口区域。然后，可以使用反应气体等离子体来加工经掩蔽的半导体晶片，该反应气体等离子体可以蚀刻在半导体芯片之间暴露的半导体晶片材料。可以通过对腔内的气体混合进行电离以获得可与目标材料反应的离子来执行等离子体蚀刻。所采用的气体的电离可以使用由电极发射的射频激发而执行。所使用的等离子体源（或蚀刻种类）可以是带电的（离子）和/或中性的（原子和原子团）。在等离子体蚀刻工艺期间，等离子体可以从要蚀刻的材料的元素与由等离子体生成的反应种类之间的化学反应生成挥发性蚀刻产物。所处理的元素的原子可以将其自身嵌入到目标材料的表面上或下，使得目标材料的物理属性可以被修改。
用于等离子体蚀刻动作的气体的化学成分可以特别地依赖于要蚀刻的材料。例如，可以使用卤素（氟、氯、溴或碘）气体或含卤素的气体，其中，可以添加一个或多个附加气体以改进蚀刻质量（例如蚀刻各向异性、掩模可选择性、蚀刻统一性等）。例如，包括氟的气体（诸如例如，SF6、F2或NF3）可以被用于蚀刻硅。包括氯和/或溴的气体可以被用于蚀刻III-V族材料。
根据本公开的器件中包括的半导体芯片可以具有可特别位于半导体芯片的一个或多个侧表面处的波动。例如，半导体芯片的侧表面可以以从例如约100nm至例如约5μm（微米）或从例如约100nm至例如约500nm的幅度进行波动。波动可能由可能已被用于将半导体芯片与半导体晶片分离的等离子体蚀刻工艺引起。例如，可以采用时间调制的两阶段蚀刻工艺将沟槽（或槽）蚀刻到半导体晶片中在半导体晶片要被分离的位置处。该工艺可以包括：第一阶段，其中，可以执行各向同性等离子体蚀刻动作；以及第二阶段，其中，可以沉积可被配置为在蚀刻动作期间保护沟槽的侧壁的钝化层。第一阶段的蚀刻动作和第二阶段的沉积动作可以被重复多次，导致多个蚀刻动作在沟槽的底部处发生，造成侧表面的所提及的波动（或者波形或波形状）。例如，第一和第二阶段的动作可以被重复从例如约10次至例如约100次。波动的幅度以及所蚀刻的沟槽9的深度可以特别依赖于第一和第二阶段的动作的重复次数。特别地，波动的幅度可以随重复次数的增加而减小（对于要蚀刻的半导体晶片的给定厚度）。
将像锯切或激光切块之类的工艺用于分离半导体晶片可能导致半导体芯片的侧表面处的半导体材料的损坏。这种损坏可以至少部分地通过将蚀刻工艺用于分离半导体晶片而避免。例如，在这点上可以使用等离子体蚀刻工艺。在一个示例中，半导体芯片的侧表面可以保持没有从侧表面延伸至半导体材料中的缺陷。在另一示例中，从侧表面延伸至半导体材料中的缺陷可能出现，其中，缺陷的尺寸可以小于例如约20μm（微米）或小于例如约10μm（微米）或小于例如约5μm（微米）。然而，将例如机械或激光切块技术应用于分离半导体晶片可能导致半导体材料的缺陷，该缺陷从侧表面延伸至分离的半导体芯片中。直接在切割工艺之后，该缺陷可以具有例如约几微米向上至例如约100μm（微米）的尺寸。在可在进一步的制造动作和/或分离的半导体芯片的操作期间出现的进一步热应力和/或施加应力之后，该缺陷可以增加直到数百微米。
划线可以被用于制造根据本公开的器件。划线可以被布置在半导体晶片的正面上的半导体芯片（或管芯）之间，并可以指示要通过切块工艺将半导体晶片分离成个体半导体芯片的位置。特别地，划线可以没有已在半导体芯片的电子结构的制作期间使用的金属。划线可以具有从例如约5μm（微米）至例如约100μm（微米）或从例如约15μm（微米）至例如约50μm（微米）的宽度。划线的宽度可以特别依赖于半导体芯片的对准属性和/或灵敏度和/或所采用的光刻级别的对准属性。再次参照先前描述的等离子体蚀刻工艺，划线的布局可以（基本上）与用于蚀刻工艺的蚀刻掩模的布局类似。
图1A至1E示意性地图示了用于制造根据本公开的器件的方法。结合图4A至4F描述类似但更详细的方法。
在图1A中，可以提供具有正面13的半导体晶片11。图1A图示了半导体晶片11的横截面侧视图。
图1B图示了半导体晶片11的顶视图。半导体晶片11可以包括多个半导体芯片12。在图1B的示例中，为了简明，仅示出了四个半导体芯片12。然而，在半导体晶片11上形成的半导体芯片12的实际数目可以变化。
在图1C中，可以在半导体晶片11的正面13上形成第一划线14A。例如，第一划线14A可以将在正面13的下半部中布置的半导体芯片12与在正面13的上半部中布置的半导体芯片12分离。特别地，在半导体芯片12之间的区域中，第一划线14A可以具有可基本上恒定的第一宽度w1。
在图1D中，可以在半导体晶片11的正面13上形成第二划线14B。例如，第二划线14B可以将在正面13的左半部中布置的半导体芯片12与在正面13的右半部中布置的半导体芯片12分离。特别地，在半导体芯片12之间的区域中，第二划线14B可以具有可基本上恒定的第二宽度w2。第一划线14A和第二划线14B可以形成交叉区域A。在图1D的示例中，交叉区域A的轮廓具有八边形的形状。交叉区域A可以大于第一宽度w1和第二宽度w2的乘积，该乘积可以与矩形B的面积相对应。
在图1E中，可以在交叉区域A中对半导体晶片11进行等离子体蚀刻。等离子体蚀刻的工艺由箭头指示。
图2A至2C示意性地图示了用于制造根据本公开的器件的方法。结合图4A至4F描述类似但更详细的方法。
在图2A中，可以提供具有正面13的半导体晶片11。图2A图示了半导体晶片11的横截面侧视图。
图2B图示了半导体晶片11的顶视图。可以从半导体晶片11形成半导体芯片12。在图2B的示例中，为了简明，仅示出了四个示例性半导体芯片12。然而，从半导体晶片11形成的半导体芯片12的实际数目可以变化。半导体芯片12中的至少一个在半导体晶片11的正面13上的轮廓可以包括斜角和/或圆角。在图2B的示例中，左上部的半导体芯片12可以包括斜角15。然而，在另一示例中，取而代之，半导体芯片12可以包括圆角。在另外的示例中，另外的半导体芯片12中的一个或多个还可以包括斜角和/或圆角。
在图2C中，可以在可至少部分受斜角15和/或圆角限制的区域中对半导体晶片11进行等离子体蚀刻。等离子体蚀刻的工艺由箭头指示。
图3A和3B示意性地图示了根据本公开的器件300A和300B的顶视图。例如，器件300A和300B可以是通过先前描述的方法之一来制造的。
器件300A可以包括半导体芯片12，其中，半导体芯片12的正面13的轮廓可以包括斜角15。
器件300B可以包括半导体芯片12，其中，半导体芯片12的正面13的轮廓可以包括圆角16。
在图3A和3B的示例中，相应的半导体芯片12仅包括一个斜或圆角。在另外的示例中，半导体芯片12可以包括多个斜角和/或多个圆角。
图4A至4F示意性地图示了用于制造根据本公开的器件的方法。在图4F中示出了通过该方法获得的示例性制造器件400的横截面。根据所描述的方法制造的器件的细节可以同样适用于根据本公开的任何其他器件。另外，图4A至4F中所示的方法可以被视为图1A至1E的方法或图2A至2C的方法的实现。因此，下面描述的制造方法的细节可以同样适用于先前描述的方法之一。
在图4A中，可以提供具有正面13和背面17的半导体晶片11。半导体晶片11可以由任何半导体材料制成并可以具有多种尺寸。例如，半导体晶片11的厚度t1可以小于约800μm或小于约700μm或小于约600μm或小于约500μm或小于约400μm或小于约300μm或小于约200μm或例如小于约150μm。可以随后通过从半导体晶片11的背面17移除半导体材料来减小半导体晶片11的厚度t1。
图4B图示了半导体晶片11的一部分（即，正面13的一部分）的顶视图。可以在半导体晶片11上形成一个或多个半导体芯片（或管芯）12。为了简明，仅图示了九个半导体芯片12。然而，在半导体晶片11上形成的半导体芯片12的实际数目可以变化。每个半导体芯片12的正面可以包括掺杂区、电气部件和集成电路中的至少一个。例如，制造半导体芯片12和其中包括的集成电路可以包括掺杂、离子注入、材料的沉积、光刻图案化等中的至少一个。
半导体芯片12可以在形状和大小上变化。特别地，半导体芯片12可以是根据可在半导体芯片12之间在正面13上形成的划线14的形状来制作的。划线14可以指示后续要将半导体晶片11分离成个体半导体芯片12的位置。在图4B的示例中，半导体芯片12可以具有基本上矩形的形状，其包括具有长度l1和l2的边。长度l1和l2可以彼此不同或者可以类似。长度l1和l2中的每一个可以位于从约400μm（微米）至约1400μm（微米）或从约500μm（微米）至约1300μm（微米）或从约600μm（微米）至约1250μm（微米）的范围内。在一个具体示例中，长度l1可以是例如约1100μm（微米），并且长度l2可以是例如约625μm（微米）。
在图4B的示例中，划线14可以形成基本上矩形的晶格，该晶格将半导体晶片11划分成多个半导体芯片12。在另外的示例中，晶格可以具有不同的形式，例如菱形图案。在图4B的示例中，划线14被图示为直线。然而，划线14还可以具有不同的形状。例如，划线14中的一个或多个可以是弯曲的、波形的、波状的等等。划线14可以被形成在半导体芯片12之间并可以在交叉点18处相交。划线14可以被形成为使得半导体芯片12的轮廓可以包括弧形线。因此，半导体芯片12的角16可以是圆的。例如，该半导体芯片12的轮廓可以与图3B中的半导体芯片12的轮廓类似。
在一个示例中，弧形线可以包括或可以对应于圆的弓形。出于图示的目的，在半导体芯片12之一中图示了示例性圆C。圆C可以具有从约80μm（微米）至约90μm或从约75μm（微米）至约95μm（微米）或从约70μm（微米）至约100μm（微米）或从约65μm（微米）至约105μm（微米）的半径r。在另外的示例中，半径r甚至可以小于约65μm（微米）或甚至可以大于约105μm（微米）。
在图4B的示例中，所图示的半导体芯片12中的每一个可以包括四个圆角。在另外的示例中，根据半导体芯片12的相应总体形状，半导体芯片12中的每一个可以包括不同数目的圆角。
在另一示例中，划线14可以被形成为使得半导体芯片12的轮廓可以包括折线，该折线包括以大于90°的内角接合在一起的两条线段。即，半导体芯片12的角也可以是斜的。在这种情况下，该半导体芯片12的轮廓可以与图3A的半导体芯片12的轮廓类似。斜角的大小可以与如上所述的圆角的大小类似。在另外的示例中，半导体芯片12的轮廓可以包括组合圆角和斜角。
与图4B中所示的半导体晶片11不同的可替换半导体晶片（未图示）可以包括可被布置为使得半导体芯片12的角可在交叉点18处为矩形的划线14。在图4B中，这种可替换布置由图4B的左上侧处交叉点18处的虚线指示，其中，可替换划线14之间的可替换交叉点18可以与矩形类似。例如，第一划线14可以具有宽度w1并且第二划线14可以具有宽度w2，使得矩形交叉点的表面积可以对应于第一宽度w1和第二宽度w2的乘积。如从图4B中可见，矩形的表面积小于由包括圆角的半导体芯片12形成的交叉区域的表面积。
划线14的宽度w1和w2可以类似，但也可以彼此不同。宽度w1和w2中的每一个可以位于从约5μm（微米）至约100μm（微米）或从约15μm（微米）至约50μm（微米）或从例如约10μm（微米）至例如约30μm（微米）的范围内。在一个示例中，一个或这两个宽度w1和w2可以具有例如约17.5μm（微米）的值。
在图4C中，可以在半导体晶片11的正面13上方（或在其上）布置抗蚀刻材料的结构化掩模19。要蚀刻的区域可以保持从结构化掩模19暴露。例如，结构化掩模19可能已经使用光刻技术而图案化。特别地，结构化掩模19的形状可以类似于或可以等于划线14的形状。在布置结构化掩模19之后，可以对半导体晶片11的正面13进行等离子体蚀刻。可以使等离子体的粒子向半导体晶片11的正面13加速，使得粒子可以在基本上垂直的方向（参见箭头）上攻击半导体晶片11。
在等离子体蚀刻工艺期间，可以在暴露的半导体材料的位置处（即，在划线14的位置处）形成沟槽（或槽）20。在图4C的示例中，可以在半导体芯片12（或其电子结构）可能已经被制造时形成沟槽20。然而，在其他示例中，还可以在沟槽20已被蚀刻之后形成半导体芯片12。可以蚀刻半导体晶片11，直到沟槽20可以具有小于约260μm（微米）或小于约250μm（微米）或小于约240μm（微米）或小于约230μm（微米）或小于约220μm（微米）或小于约210μm（微米）或小于约200μm（微米）的高度h。
如图4C中所示的沟槽20的横截面不必具有矩形形状。取而代之，沟槽20的（水平）宽度可以在从半导体晶片11的正面13至半导体晶片11的背面17的方向上增大。因此，沟槽20的侧壁与沟槽20的底部之间的角度α可以是锐角。例如，角度α可以小于约75°或小于约70°或小于约65°或小于约60°或小于约55°或小于约50°或小于约45°或小于约40°或小于约35°或小于约30°或小于约25°。
再次参照图4B，已经描述可替换半导体晶片（未图示），其中，划线14的交叉点可以对应于具有比由受半导体芯片12的圆角限制的划线14形成的交叉区域更小的表面积的矩形。这种可替换半导体晶片也可以被等离子体蚀刻，如图4C中所示。然而，可在这种情况下获得的可替换沟槽20'可以与上述沟槽20不同。在图4C中，可替换情况的可替换沟槽20'由虚线图示，其中，特别地，可替换沟槽20'的侧壁与可替换沟槽20'的底部之间的角度α'可以大于先前描述的角度α。
矩形交叉点的减小表面（参见图4B）可以导致半导体晶片11的正面13上的可替换沟槽20'的开口更小。由于开口的减小的大小，攻击沟槽20'的底部和侧壁上的半导体材料的粒子的数目可以减少。因此，更少的半导体材料被从沟槽20'的底部和侧壁移除，使得所得到的角度α'可以变为大于可基于由于半导体芯片12的圆角而增大的表面积的角度α。
在图4D中，可以从半导体晶片11的背面17移除半导体材料。例如，移除半导体材料可以包括研磨、抛光等中的至少一个。为了合适地执行这种移除，可以将半导体晶片11以其正面13安装至载体（未图示），以在移除期间使半导体晶片11稳定。例如，可以使用可执行半导体晶片11的背面17的第一研磨（或预研磨）的第一研磨轮21来移除半导体材料。第一研磨轮21的研磨表面22可以面向半导体晶片11的背面17。通过执行横向移动（例如，通过旋转第一研磨轮21），移动研磨表面22可以从半导体晶片11的背面17移除材料。
通过应用预研磨工艺，可以以第一研磨速度v1减小半导体晶片11的厚度。例如，第一研磨速度v1可以位于从例如约1μm（微米）至例如约5μm（微米）或从例如约2μm（微米）至例如约4μm（微米）的范围内。在一个示例中，第一研磨速度v1可以具有例如约3μm（微米）的值。半导体晶片11的厚度可以被减小为使得从半导体晶片11的背面17至沟槽20的底部的距离d可以位于从例如约10μm（微米）至例如约40μm（微米）或从例如约20μm（微米）至例如约30μm（微米）的范围内。
在图4E中，第一研磨轮21可以被第二研磨轮23替换。第二研磨轮23的研磨表面22可以具有比第一研磨轮21的研磨表面22更精细的结构。例如，研磨表面22可以包括精细菱形砂粒（或精细菱形颗粒）。使用第二研磨轮23，可以从半导体晶片11的背面17移除材料，与图4D类似。在该第二研磨工艺期间，半导体晶片11可以保持安装到可能已经在图4D的动作中使用的载体（未图示）。
通过应用第二研磨工艺，可以以第二研磨速度v2减小半导体晶片11的厚度。例如，第二研磨速度v2可以位于从约0.1μm（微米）至约0.5μm（微米）或从约0.2μm（微米）至约0.4μm（微米）的范围内。在一个示例中，第二研磨速度v2可以具有约0.3μm（微米）的值。
在一个示例中，可以通过使用第二研磨轮23来减小半导体晶片11的厚度，使得沟槽20的底部可以被移除并且半导体晶片11可以被分离成个体半导体芯片12。在另一示例中，在移除沟槽20的底部之后，可以从已经分离的半导体芯片12的背面移除另外的半导体材料。例如，附加地移除的半导体材料的厚度可以位于从约10μm（微米）至约40μm（微米）或从约20μm（微米）至约30μm（微米）的范围内。
在第二研磨工艺之后分离的半导体芯片12的厚度t2可以小于约300μm（微米）或小于约250μm（微米）或小于约200μm（微米）或小于约175μm（微米）或小于约150μm（微米）或小于约125μm（微米）。半导体芯片12的背面17与半导体芯片12的侧表面之间的内角β可以是钝角。内角β可以具有约(180°-α)的值。内角β的可能值可以从先前评论中变得显而易见。例如，内角可以大于例如约110°。
当移除沟槽20的底部并从而将半导体芯片12彼此分离时，半导体芯片12的背面17上的边缘或角（例如，处于角度α和α'的位置（参见图4C））可能由于所描述的研磨工艺而破裂。与基于角度α'的几何结构相比，对于基于角度α的几何结构，边缘或角在研磨工艺期间破裂的概率可以减小。对于角度α的情况，半导体芯片12的背面17上的边缘或角可能已经被至少部分地移除，并因此可能更平坦且因此更不易于破裂。即，选择半导体芯片12之间的增大的表面积（参见图4B）可能导致沟槽20的侧壁与沟槽20的底部之间的角度α增大，这可能进而导致其背面17的边缘或角上的半导体芯片12的断开减少且损坏减少。
图4F图示了示例性分离半导体芯片12的顶视图。半导体芯片12可以包括圆角16。即，半导体芯片12的正面13的轮廓可以包括对应数目的弧形线段。在图4F的示例中，半导体芯片12由于其基本上矩形的形状可以包括四个圆角。在另外的示例中，半导体芯片12可以包括不同数目的圆角。在其他示例中，圆角中的一个或多个可以被斜角替换，使得半导体芯片12的正面13的轮廓可以包括对应数目的折线，该折线包括以大于90°的内角接合在一起的两条线段。一般地，半导体芯片12可以包括不同数目的圆角和/或不同数目的斜角。
半导体芯片12的从背面17延伸至正面13的一个或多个侧表面可以被等离子体蚀刻并因此可能包括波动。例如，波动可以具有从约100nm至约5μm（微米）的幅度。另外，由于所采用的等离子体蚀刻技术，从半导体芯片的侧表面延伸至半导体芯片12的材料中的缺陷可以具有减小的尺寸，例如，小于约20μm（微米）的尺寸。
尽管可能已关于若干实施方式中的仅一个公开了本公开的特定特征或方面，但是可以如针对任何给定或特定应用可能期望和有利的那样将这种特征或方面与其他实施方式的一个或多个其他特征或方面进行组合。此外，就在详细描述或权利要求中使用术语“包括”、“具有”、“带有”或它们的其他变型而言，这种术语意图以与术语“包含”类似的方式包括一切在内。此外，术语“示例性”仅意在作为示例，而不是作为最佳或最优的。出于简明和易于理解的目的，以相对于彼此特定的尺寸图示了本文描绘的特征和/或元件，并且，实际尺寸可以基本上与本文图示的尺寸不同。
尽管本文图示和描述了具体示例，但是本领域技术人员将意识到，在不脱离本公开的范围的情况下，可以用多种替换和/或等同实施方式替代所示出和描述的具体方面。本申请意图覆盖本文讨论的具体方面的任何改编或变化。因此，意图是，本公开仅由权利要求及其等同物限定。
Claims (17)
1.一种分离半导体芯片的方法，包括：
提供包括多个半导体芯片的半导体晶片；
形成所述半导体晶片的正面上的第一划线，其中，所述第一划线具有第一宽度并分离所述半导体晶片的半导体芯片；
形成所述半导体晶片的正面上的第二划线，其中，所述第二划线具有第二宽度并分离所述半导体晶片的半导体芯片，其中，所述第一划线和所述第二划线在比所述第一宽度和所述第二宽度的乘积大的交叉区域中相交；
在所述交叉区域中以及在所述交叉区域之外的所述第一划线和所述第二划线中对所述半导体晶片进行等离子体蚀刻，其中对所述半导体晶片进行等离子体蚀刻包括在所述半导体晶片中形成沟槽，其中，所述沟槽的底部和所述沟槽的侧壁形成小于70°的角度，以及
将半导体芯片与所述半导体晶片分离，其中所述半导体芯片的正面的轮廓包括斜角和/或圆角，其中所述半导体芯片包括背面和侧表面，所述侧表面沿着所述正面的整个轮廓从所述正面延伸到所述背面，其中所述半导体晶片的所述沟槽的侧壁变成所述半导体芯片的侧表面，其中整个侧表面被等离子体蚀刻，并且其中所述半导体芯片的所述背面被暴露。
2.根据权利要求1所述的方法，进一步包括：
形成所述多个半导体芯片中的第一半导体芯片，其中，所述第一半导体芯片在所述半导体晶片的正面上的轮廓包括第一斜角和/或第一圆角，并且其中，所述交叉区域的一部分由所述第一斜角和/或所述第一圆角限定。
3.根据权利要求2所述的方法，进一步包括：
形成所述多个半导体芯片中的第二半导体芯片，其中，所述第二半导体芯片在所述半导体晶片的正面上的轮廓包括第二斜角和/或第二圆角，其中，所述交叉区域的一部分由所述第二斜角和/或所述第二圆角限定。
4.根据权利要求1所述的方法，进一步包括：
形成所述多个半导体芯片中的至少一个半导体芯片，其中，所述至少一个半导体芯片在所述半导体晶片的正面上的轮廓包括折线和/或弧形线，所述折线包括以大于90°的内角接合在一起的两条线段，其中，所述交叉区域的一部分由所述折线和/或所述弧形线限定。
5.根据权利要求1所述的方法，其中，所述沟槽的高度小于230微米。
6.根据权利要求1所述的方法，进一步包括：
在等离子体蚀刻之后，从所述半导体晶片的背面移除半导体材料，直到所述多个半导体芯片中的至少一个与所述半导体晶片分离。
7.根据权利要求6所述的方法，其中，移除半导体材料包括研磨和抛光中的至少一个。
8.根据权利要求6所述的方法，其中，分离的半导体芯片具有小于200微米的厚度。
9.一种分离半导体芯片的方法，包括：
提供半导体晶片；
形成来自所述半导体晶片的至少一个半导体芯片，其中，所述至少一个半导体芯片在所述半导体晶片的正面上的轮廓包括斜角和/或圆角；
沿着包括至少部分受斜角和/或圆角限制的区域在内的所述至少一个半导体芯片的整个轮廓对所述半导体晶片进行等离子体蚀刻，其中对所述半导体晶片进行等离子体蚀刻包括在所述半导体晶片中形成沟槽，其中，所述沟槽的底部和所述沟槽的侧壁形成小于70°的角度，以及
将所述至少一个半导体芯片与所述半导体晶片分离，其中所述半导体芯片的正面的轮廓包括斜角和/或圆角，其中所述半导体芯片包括背面和侧表面，所述侧表面沿着所述正面的整个轮廓从所述正面延伸到所述背面，其中所述半导体晶片的所述沟槽的侧壁变成所述半导体芯片的侧表面，其中整个侧表面被等离子体蚀刻，并且其中所述半导体芯片的所述背面被暴露。
10.根据权利要求9所述的方法，进一步包括：
在等离子体蚀刻之后，从所述半导体晶片的背面移除半导体材料，直到所述至少一个半导体芯片与所述半导体晶片分离。
11.根据权利要求10所述的方法，其中，移除半导体材料包括研磨和抛光中的至少一个。
12.一种半导体器件，包括：
半导体芯片，其中，所述半导体芯片的正面的轮廓包括斜角和/或圆角，其中所述半导体芯片包括背面和侧表面，所述侧表面沿着所述正面的整个轮廓从所述正面延伸到所述背面，其中整个侧表面被等离子体蚀刻，
其中所述背面被暴露并且所述背面与所述侧表面之间的内角大于110°。
13.根据权利要求12所述的器件，其中，所述半导体芯片的正面包括掺杂区、电气部件和集成电路中的至少一个。
14.根据权利要求12所述的器件，其中，所述半导体芯片包括背面和从背面延伸至正面的侧表面，其中，所述侧表面的至少一部分被等离子体蚀刻。
15.根据权利要求12所述的器件，其中，所述半导体芯片包括背面和从背面延伸至正面的侧表面，其中，从侧表面延伸至所述半导体芯片中的缺陷具有小于20微米的尺寸。
16.根据权利要求12所述的器件，其中，所述半导体芯片包括背面和从背面延伸至正面的侧表面，其中，所述侧表面包括波动，其中，所述波动具有从100纳米至5微米的幅度。
17.根据权利要求12所述的器件，其中，所述半导体芯片的厚度小于200微米。
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| CN109445245B (zh) * | 2018-10-15 | 2022-10-18 | 上海华虹宏力半导体制造有限公司 | 一种掩模板、晶圆、晶粒以及等离子刻蚀裂片的方法 |
| CN111430229B (zh) * | 2020-04-28 | 2023-12-01 | 长江存储科技有限责任公司 | 切割方法 |
| CN115870641B (zh) * | 2023-02-20 | 2023-05-23 | 湖北三维半导体集成创新中心有限责任公司 | 一种芯片及其制造方法、封装结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101584042A (zh) * | 2006-12-22 | 2009-11-18 | 国际商业机器公司 | 半导体芯片形状改变 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148358A (ja) | 1999-11-19 | 2001-05-29 | Disco Abrasive Syst Ltd | 半導体ウェーハ及び該半導体ウェーハの分割方法 |
| JP4013745B2 (ja) * | 2002-11-20 | 2007-11-28 | 松下電器産業株式会社 | プラズマ処理方法 |
| US8853746B2 (en) * | 2006-06-29 | 2014-10-07 | International Business Machines Corporation | CMOS devices with stressed channel regions, and methods for fabricating the same |
| KR101446288B1 (ko) * | 2008-03-25 | 2014-10-01 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US9165833B2 (en) | 2010-01-18 | 2015-10-20 | Semiconductor Components Industries, Llc | Method of forming a semiconductor die |
| CN103021962B (zh) * | 2011-09-20 | 2015-07-22 | 中芯国际集成电路制造(北京)有限公司 | 半导体晶片及其处理方法 |
| US8652969B2 (en) * | 2011-10-26 | 2014-02-18 | International Business Machines Corporation | High aspect ratio and reduced undercut trench etch process for a semiconductor substrate |
-
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-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101584042A (zh) * | 2006-12-22 | 2009-11-18 | 国际商业机器公司 | 半导体芯片形状改变 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |