CN104347617B - 在芯片背侧具有组合无源器件的半导体器件 - Google Patents

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Abstract

本公开描述了在单个衬底上组合了半导体器件和电容器使得半导体器件与电容器相互电隔离的半导体芯片。在一个示例中，半导体芯片包括具有第一侧与第二侧的衬底，其中第二侧与第一侧相对。半导体芯片进一步包括形成在衬底第一侧上的半导体器件以及形成在衬底的第二侧的至少部分上的电绝缘层。半导体芯片进一步包括形成在衬底的第二侧上的电绝缘层的至少部分上的电容器器件，其中电容器器件与半导体器件电绝缘。

Description

在芯片背侧具有组合无源器件的半导体器件
技术领域
本公开大体上涉及半导体器件，并且更具体地涉及与无源器件组合且与无源器件电隔离的半导体器件。
背景技术
电子器件通常具有作为电子器件封装的部分的无源器件，诸如电容器或电感器。无源器件可以是独立存在的器件，也可以与芯片上的有源器件组合。具有多于一个器件的传统芯片常常局限于垂直非结构化器件，并且通常用于诸如高频器件和低功率逻辑器件的应用中。
发明内容
总体而言，本公开描述了将一个或多个无源器件包括在衬底的背侧上的半导体器件。例如，描述了这样的半导体芯片，其包括在单个衬底上形成的半导体器件和电容器，使得半导体器件与电容器相互电隔离。例如，半导体芯片包括：形成在衬底的第一侧上的半导体器件、以及形成在衬底的第二背侧的至少部分上的电绝缘层。半导体芯片可以包括形成在衬底的背侧上的一个或多个无源器件。
本公开的一个或多个示例和技术的细节将在下面的附图与说明中阐明。本公开的其它特点、目的和优点将从本说明和附图以及权利要求书中变得显而易见。
附图说明
图1是图示了根据本公开中描述的一项或多项技术的一种示例半导体芯片的方块图，该芯片包括形成在芯片的背侧上的无源器，无垂直电流流动。
图2A和2B是图示了根据本公开中描述的一项或多项技术的在芯片的背侧上的一种示例电容器结构的方块图。
图3是图示了根据本公开中描述的一项或多项技术的一种示例半导体芯片的方块图，该芯片包括形成在芯片的背侧上的电容器，无垂直电流流动。
图4是图示了根据本公开中描述的一项或多项技术的一种示例半导体器件的方块图，该芯片具有形成在背侧上的电容器，有垂直电流流动。
图5是图示了根据本公开中描述的一项或多项技术的一种示例半导体器件的方块图，该芯片具有发光二极管(LED)和形成在半导体器件的背侧上的电容器。
图6是图示了根据本公开中描述的一项或多项技术的另一中示例半导体芯片的方块图，该芯片包括形成在连接至芯片背侧电极的衬底的背侧上的电容器。
图7A和7B是图示了根据本公开中描述的一项或多项技术的半导体芯片的示例背侧的方块图。
图8是图示了根据本公开中描述的一项或多项技术的用于形成半导体器件的一个示例方法的流程图。
各个附图并不一定按比例绘制。
具体实施方式
本公开描述了一种单个半导体芯片，其具有这样形成在衬底上的一个或多个有源器件以及一个或多个无源器件，使得有源器件与无源器件相互电隔离，除非以另外的方式电连接。有源器件可以形成在衬底的至少正侧上，而无源器件形成在衬底的至少部分地未被有源器件使用的背侧上。这样，可以将这些器件包含在单个芯片封装内，该单个芯片封装可以作为集成电路的部分。本公开中描述的示例和技术将芯片背侧的使用进一步扩展到具有垂直结构化的金属、电介质以及金属层的有源器件。
有源器件可以是例如逻辑器件、包括场效应晶体管(FET)的半导体器件、发光二极管(LED)或其它电子器件。有源器件可以是电子器件的集成电路的部件。无源器件可以是例如电容器、电感器和电阻器。无源器件可以与有源器件电隔离(例如，无源器件的接地电位和有源器件的接地电位可能不同)。对于还包括电容器的半导体器件来说，本公开中描述的结构可以增加电容器的面积电容(area capacitance)。
本公开中描述的示例半导体芯片提供了至芯片背侧电极的直接接入。至芯片背侧电极的直接接入使得能够连接至电极，不会电涉及(electrically involve)与电极附接的衬底。对芯片背侧电极的直接接入防止了衬底的电阻与有源器件串联，从而降低了寄生电阻。
如本文所描述的，可以在一个组装步骤中形成有源器件和无源器件。将芯片背侧上的电容器、电感器或电阻器与有源器件集成可以在不增加额外组装步骤的情况下向芯片提供滤波器或缓冲器的功能。进一步地，根据本公开结构化的半导体芯片可以具有比两个独立存在的芯片可以实现的比率更高的单位体积功率(例如，千瓦/立方厘米
(KW/cm3))和更高的单位重量功率(例如，千瓦/克(KW/g))。而且，本公开中描述的半导体器件可以用于功率器件。
将两个或更多器件集成到单个芯片封装内降低了成本，减少了组装步骤的数量，并且减少了电子器件所需的独立存在的芯片的数量。因为组合器件使用了比价格更高的正侧加工更廉价的背侧加工，所以将无源器件组合在芯片的背侧相对于非组合式器件而言则降低了成本。由于两个或更多器件集成在单个芯片中，所以比使用单独存在的器件时需要制造和装配的器件少。因此，在制造、储存、装配以及建立并且使用半导体器件的其它方面中减少了成本。
此外，本公开中描述的结构可以将无源器件组合在具有垂直电流结构(诸如，垂直FET)的微芯片的背侧上。有源器件可以具有垂直结构化的金属、电介质以及金属层。
出于图示之目的，本公开中描述的半导体芯片是相对于作为无源器件的电容器进行描述的。然而，本公开中描述的半导体芯片并不仅限于此，还可以扩展到其它类型的电气器件。同样，本公开中描述的有源器件并不限于FET、LED和集成电路器件，可以使用任何类型的可以形成在衬底的正侧上或者具有衬底的垂直结构的有源器件。
图1是图示了根据本公开描述的一项或多项技术的示例芯片2的方块图，该芯片包括形成在的芯片2的背侧上的不具有垂直电流流动的无源器件12。芯片2包括具有正侧20和背侧22的衬底4。如本文所使用的，短语“芯片的正侧”意指，例如已经形成在衬底4的正侧20上的任何物体，这些物体可以直接形成在正侧20上，或者可以不直接形成在正侧20上。正侧20也可以称为是芯片2的“有源表面”。短语“芯片的背侧”意指，例如已经形成在衬底4的背侧22上的任何物体，这些物体可以直接形成在背侧22上，或者可以不直接形成在背侧22上。如本文所使用的，短语“垂直电流流动”意指在正侧20和背侧22之间(反之亦然)流动的任何电流，但是并不一定指芯片2的方向。
芯片2可以由半导体芯片组成，并且可以包括形成在衬底4的正侧20上的有源器件6。有源器件6的示例包括不具有垂直电流流动的任何器件，包括逻辑器件和集成电路器件。衬底4的示例包括在其上可以形成有源器件6的任何材料，包括硅。
在图1的示例中，芯片2包括形成在衬底4的背侧22上的电绝缘层10。电绝缘层10可以直接形成在背侧22上，或者在电绝缘层10与背侧22之间可以存在中间层。电绝缘层10在有源器件6和无源器件12之间起到隔离阻挡结构(isolation barrier)的作用使得没有从有源器件6通过衬底4到无源器件12的直接电流路径。以这种方式，可以使无源器件12和有源器件6相互独立。无源器件12与形成在芯片2的正侧20上的任何物体均电隔离。
无源器件12可以形成在电绝缘层10的至少部分上。无源器件12的示例包括电容器、电阻器和电感器。无源器件12可以由一层或多层形成，如下文所详细描述。将无源器件12集成在芯片2的背侧22上，减少了制造和组装具有有源器件6和无源器件12的功能的两个独立存在的器件的成本。相比于具有多个独立存在的芯片的情况，根据本文所描述的技术制造芯片2会得到更小、更通用、更廉价、更紧凑的芯片。
芯片2可以包括三个或更多独立存在的电极14-1、14-2和14-3(统称为“电极14”)。电极14相互电独立(electrically independent)。电极14-1电耦合至无源器件12。电极14-2固定至电绝缘层10。在图1的示例中，电极14-2独立于无源器件12和有源器件6，但是在其它示例中，电极14-2可以电耦合至其中一个或另一个上。电极14-3电耦合至有源器件6。在一些示例中，芯片2包括比图1中图示的电极更多或更少的电极。
图1图示了包括两部分芯片载体的芯片2，即芯片载体的第一部分18-1和芯片载体的第二部分18-2(统称为“芯片载体18”)。芯片载体18可以由导电材料形成，例如金属。芯片载体的第一部分18-1固定或附接至无源器件12和电极14-1。芯片载体的第二部分18-2固定或附接至电极14-2。在一些示例中，芯片载体的第一部分18-1和芯片载体的第二部分18-2相互电隔离。即，芯片载体的第一部分18-1和芯片载体的第二部分18-2处于不同的电势。可以将芯片载体18设计得使其对应无源器件12的连接点，诸如电极14。因此，能够通过芯片载体18电接入无源器件12。
可以存在多种向有源器件6提供电压的方式。作为一个示例，外部电源可以电连接至有源器件6。在一个示例中，无源器件12可以向有源器件6供电。作为另一示例，无源器件12可以是在其经充电时向有源器件6提供电压的电容器。在该示例中，无源器件12经由外部连接(诸如在电极14-1和14-3之间的接线或印刷电路板(PCB)迹线)电连接至有源器件6。
由于具有图1所图示的结构，芯片2可以将两个或更多器件6一起组合在单个衬底4上。芯片2可能减少电子器件所需的独立存在的器件的数量，并且减少在制造、存储和组装方面关于独立存在的器件的成本。此外，芯片2的结构提供了对背侧电极14-1的直接接入。
图2A和图2B是图示了根据本公开中描述的一项或多项技术的形成在衬底的背侧上的示例电容器的方块图。图2A图示了包括电容器46的芯片28，该电容器具有形成在衬底30的背侧34上的平面结构。图2B图示了包括电容器66的芯片48，该电容器具有形成在衬底60的背侧54上的沟槽结构。芯片28和48可以包括与图1的芯片2相同或相似的特征。在一些示例中，芯片28和48包括与图1的芯片2不同的特征。
在图2A中，芯片28包括具有正侧32和背侧34的衬底30，使得正侧32与背侧34相对。衬底30可以是硅衬底，并且可以具有大约为20微米(μm)至大约700μm的厚度，虽然也可以是其它厚度。衬底30可以具有形成在正侧32上的一个或多个有源器件，诸如EFT、LED或其它集成电路器件。在衬底32的背侧34的至少部分上形成第一隔离层36。第一隔离层36可以是电绝缘层，使得形成在第一隔离层36上的任何器件都电独立于形成在正侧32上的任何器件。第一隔离层36的示例包括氧化物层，诸如任何具有由SiOx或SiNx组成的化学成分的材料。第一隔离层36的其它示例包括任何电绝缘有机材料或聚合物。隔离层36可以形成有适合对于将要使用芯片28的特定应用而在电容器46和衬底30之间提供电隔离的厚度。隔离层36的示例厚度包括大约50纳米(nm)至大约2000nm。在一些示例中，本文所描述的层的厚度在整个层上可以是不均匀的。
电容器46形成在隔离层34上，并且包括第一金属层38、介电层40以及第二金属层42。可以充当电容器46的顶极板(plate)的第一金属层38形成在隔离层34的至少部分上。介电层40形成在第一金属层38的至少部分上。第二金属层42形成在介电层40的至少部分上。层38、40和42可以是适合于电容器的任何材料和任何厚度。例如，介电层40可是任何介电材料，包括具有较高介电常数(κ)的介电材料，诸如例如氮化硅(Si3N4)、氧化铝(Al2O3)、氧化钇(Y2O3)、二氧化锆(ZrO2)、二氧化铪(HfO2)、氧化镧(La2O3)、五氧化二钽(Ta2O5)和二氧化钛(TiO2)。介电层40可以具有大约1nm至100nm范围内的厚度。
第一金属层38和第二金属层42可以是可以通过例如溅射、蒸发、化学气相沉积或电镀而沉积的任何金属或金属合金。这类金属可以包括铝(Al)、铜(Cu)、铝铜(AlCu)、铝硅铜(AlSiCu)、钛(Ti)、钨(W)、钛钨(TiW)以及金(Au)。第一金属层38和第二金属层42可以分别具有大约10nm至大约1000nm范围内的厚度。进一步地，层38、40和42可以水平地形成。
可以在第二金属层42的至少部分上形成第二隔离层44。第二隔离层44可以使电容器46与附接有芯片28的芯片载体或引线框架电隔离或热隔离。在一些示例中，第二隔离层44在成分和结构上类似于第一隔离层36。
层36、38、40、42和44可以利用沉积技术来形成，诸如，溅射、物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)或在半导体器件制作中用于构建层的任何其它技术。
图2B图示了包括具有沟槽结构的电容器66的示例芯片48。与图2A的芯片28类似，芯片48包括具有正侧52和与正侧52相对的背侧54的衬底50。芯片48进一步包括形成在衬底50的背侧54的至少部分上的第一隔离层56。芯片48包括电容器66，该电容器包括形成在第一隔离层56的至少部分上的第一金属层58、形成在第一金属层58的至少部分上的介电层60、以及形成在介电层60的至少部分上的第二金属层62。第二金属层62的至少部分上已经形成了第二隔离层64。在一些示例中，电容器66可以认为进一步包括隔离层56和64。
层56、58、62和64的成分可以与图2A的对应的层36、38、40、42和44的成分相同或不同。然而，层54、56、58、62和64具有沟槽结构。在其它条件都相同的情况下，具有图2B所示沟槽结构的电容器66可以产生比具有图2A所示平面结构的电容器46更大的面积电容。
建立沟槽层结构的一个示例过程如下：首先，利用开槽工艺(诸如光刻、各向异性蚀刻工艺、干法蚀刻工艺等)将沟槽蚀刻至衬底50中；接着，用氧化物层填充沟槽以建立第一隔离层56，将第一隔离层56的一些蚀刻掉以保持沟槽结构；然后，利用溅射技术，例如沿着第一隔离层56在沟槽内的侧壁，大致保形地形成电容器66的层58、60和62；最后，沉积第二隔离层64，该第二隔离层64可以填满沟槽。
图2A和2B图示了具有金属-绝缘体-金属(MIM)结构的电容器46和66。然而，在其它示例中，电容器46和66可以具有不同的结构，诸如例如，聚合物-绝缘体-聚合物(PIP)结构或金属-氧化物-硅(MOS)结构。
图3是图示了根据本公开中描述的一项或多项技术的示例半导体芯片110的方块图，该半导体芯片包括不具有垂直电流流动的、形成在背侧106上的电容器110。图3示出了芯片100的截面图。芯片100包括具有正侧104和与正侧104相对的背侧106的衬底102。衬底102的示例包括可以在其上形成有源器件108的任何材料，包括硅。芯片100包括形成在衬底102的正侧104上的有源器件108以及形成在衬底102的背侧106上的电容器110。有源器件108的示例包括不具有通过衬底102的垂直电流流动的任何器件，包括集成电路器件。
在图1的示例中，芯片100包括形成在衬底102的背侧106上的对芯片的隔离层(isolation to chip layer)112。对芯片的隔离层112为电绝缘层，并且可以直接形成在背侧106上，或者在对芯片的隔离层112与背侧106之间可以存在中间层。对芯片的隔离层112在有源器件108与电容器110之间起到隔离阻挡结构的作用，使得从有源器件108到电容器110无直接电流路径。以这种方式，可以使电容器110和有源器件108相互独立。因此，电容器110与形成在衬底102的正侧104上的任何物体均电隔离。
电容器110可以形成在衬底102的背侧106的至少部分上。如图3所示，电容器110具有与图2A所示平面堆叠层结构相似的平面堆叠层结构。然而，在一些示例中，电容器110可以具有不同的结构，诸如图2B所示的沟槽堆叠结构。在对芯片的隔离层112的至少部分上形成第一金属层114。在第一金属层的至少部分上形成介电层116。在介电层116的至少部分上形成第二金属层118。在第二金属层118的至少部分上形成第二隔离层120。
芯片100包括四个独立存在的电极122-1、122-2、122-3和122-4(统称为“电极122”)。电极122的一些可以相互电独立。电极122-1和122-2电耦合至有源器件108。电极122-3形成在第一金属层114的至少部分上，并且提供至电容器110的第一极板(例如，顶极板)的电连接。类似地，电极122-4形成第二金属极板118的至少部分上，并且提供至电容器110的第二极板(例如，底极板)的电连接。在图3的示例中，电极122-1和122-2与电容器110电独立，而电极122-3和122-4与有源器件108电独立。在其它示例中，芯片100包括比图3所图示的电极更多或更少的电极。进一步地，在其它示例中，电极122可以键合并且电耦合至芯片100的不同特征或层。
图3图示了包括两部分芯片载体的芯片100，即芯片载体的第一部分124-1和芯片载体的第二部分124-2(统称为“芯片载体124”)。芯片载体的第一部分124-1固定或附接至电极122-3。芯片载体的第二部分124-2固定或附接至电极122-4。芯片载体的第一部分124-1和芯片载体的第二部分124-2相互电隔离。芯片载体124可以为导电体。通过芯片载体的第一部分124-1和芯片载体的第二部分124-2可以实现对电容器110的电连接。这种结构能够对在芯片100的背侧106上的电容器110进行简单并且直接的接入。可以利用例如导电胶或焊接来实现对芯片载体124的连接。在其它示例中，可以使用其它附接机构或技术。在其它示例中，引线框架附接至电容器66，而不是附接至芯片载体124。
在其中无源器件(诸如图1的无源器件12)为电阻器或电感器的其它示例中，本文所描述的一些电极可以分别电耦合至该电阻器或电感器的第一端和第二端。
图4是图示了根据本公开中描述的一项或多项技术的示例半导体器件150的方块图，该半导体器件具有垂直电流流动以及形成在背侧上的电容器160。图4示出了半导体器件150的截面图。半导体器件150可以用于功率应用中，因为它可以携带较大的电流。
半导体器件150包括具有第一侧153和与第一侧153相对的第二侧154的衬底152。第一侧153和第二侧154也可以分别称为“正侧”和“背侧”。衬底152的示例包括在其上可以形成有源器件158的任何材料，包括硅(Si)和氮化镓(GaN)。
半导体器件150包括形成在衬底152的第一侧154上的场效应晶体管(FET)158。FET158为半导体器件150的有源器件。FET 158可以是任何类型的垂直晶体管，包括例如金属氧化物半导体FET(MOSFET)、结型FET(JFET)或离子敏感FET(ISFET)。在其它示例中，FET 158为另一种类型的有源器件，诸如二极管、双极结型晶体管(BJT)、互补金属氧化物半导体(CMOS)器件等。此外，半导体器件150可以包括基于GaN的开关器件。
有源器件158包括源极157、栅极159以及漏极156。电流可以在源极157和漏极156之间沿两个方向中的任一方向流动，取决于例如FET 158的功能和类型。FET 158可以包括一层或多层，并且可以具有本领域中已知的各种结构。FET 158的功能更多的是在半导体器件150的左侧，因为在源极157和漏极156之间的沟道是开通的以便电流流过。电流通常不会在源极157和隔离层162之间流动。在这些示例中，漏极156的区域足够大，不会对半导体150的性能产生不利影响。
半导体器件150包括形成在衬底152的第二侧154的至少部分上的电容器160。电容器160包括形成在衬底152的第二侧154的至少部分上的隔离层162。隔离层162为电绝缘层，并且可以直接形成在第二侧154上，或者在隔离层162和第二侧154之间可以存在中间层。电隔离层162在FET 158和电容器160之间起到隔离阻挡结构的作用使得在FET 158和电容器160之间无直接电流路径。以这种方式，电容器160和FET 158可以相互独立。因此，电容器160与形成在衬底152的第一侧153上的任何物体均电隔离。当半导体器件150的左侧包括FET 158的功能时，半导体器件150的右侧由于隔离层162的作用而与电容器160电隔离。
如图4所示，电容器160具有与图2A所示的平面堆叠层结构相似的平面堆叠层结构。然而，在其它示例中，电容器160可以具有不同的结构，诸如图2B所示的沟槽堆叠结构。在隔离层162的至少部分上形成第一金属层164。在第一金属层164的至少部分上形成介电层166。在介电层166的至少部分上形成第二金属层168。在第二金属层168的至少部分上形成第二隔离层170。
两个电极172-1和172-2电耦合至电容器160。电极172-1形成在第一金属层164的至少部分上，并且提供至电容器160的第一极板或顶极板的电连接。类似地，电极172-2形成在第二金属层168的至少部分上，并且提供至电容器160的第二极板的电连接。在图4的示例中，电极172-1和172-2电独立于FET 158的源极157、漏极156和栅极158。在其它示例中，芯片150包括比图4所图示的电极更多或更少的电极。此外，在其它示例中，电极172-1和172-2可以键合至半导体器件150的不同特征或层，并且与半导体器件150的不同特征或层电耦合。
半导体器件150包括三部分芯片载体，即第一部分174-1、第二部分174-2以及第三部分174-3(统称为“芯片载体174”)。芯片载体的第一部分174-1固定或附接至电极漏极156。然而，在漏极156与芯片载体的第一部分174-1之间可以设置结构180。在一些示例中，结构180是漏极156的部分。结构180可以包括一层或多层，诸如一个或多个氧化物层、一个或多个金属层以及其它类型的层。
芯片载体的第二部分174-2固定或附接至电极172-1。芯片载体的第三部分174-3固定或附接至电极172-2。芯片载体的第一部分174-1可以与芯片载体的第二部分174-2和芯片载体的第三部分174-3电隔离。而且，芯片载体的第二部分174-2与芯片载体的第三部分174-3可以相互电隔离。芯片载体174可以是导电体。可以通过芯片载体的第二部分174-2和芯片载体的第三部分174-3实现至电容器110的电连接。这种结构使得能够对在半导体器件150的第二侧154上的电容器160进行简单并且直接的接入。利用例如导电胶或焊料连接可以实现至芯片载体174的连接。在其它示例中使用其它附接机构或技术。
图5是图示了根据本公开中描述的一项或多项技术的示例发光二极管(LED)208和形成在半导体器件200的背侧154上的电容器160的方块图。图5示出了半导体器件200的截面图。半导体器件200可以用于功率应用中，因为半导体器件200可以携带较大的电流。半导体器件200的与图3或图4中编号相同的特征具有与图3和图4中描述的相应特征相似的成分、结构和功能。
LED 208形成在衬底152的正侧153上。LED 208包括阳极210和阴极212。电流可以在阳极210与阴极212之间流动。电容器160形成在背侧154上，并且包括与图3的电容器160相似的特征。
在一个示例中，将两个或更多半导体器件200串联连接(例如，连接成链)以建立LED 208面板。在一些应用中，利用直流(DC)电压来操作对LED 208的改变。然而，LED 208也可以采用交流电流(AC)驱动。在利用AC操作LED 208的应用中，AC电压的过零可能会导致LED 208的人眼可察觉的闪烁。以前，为了补偿这种现象以使得在LED在由AC电压驱动时不闪烁，可以将电容器连接至LED208链，该电容器通常是连接至LED驱动器上的LED 208链的一个大的经充电的组式电容器(bank capacitor)。经充电的组式电容器可以很大，并且对于期望的微芯片封装来说可能太大。进一步地，经充电的组式电容器要求高电压以便向整个LED链提供缓冲电容。
相比之下，根据本公开中描述的示例，具有LED 208的每个衬底152可以进一步包括形成在相同衬底152上的电容器160。电容器160向LED 208(或者，LED 208链中的不同LED)提供缓冲电容，使得LED 208在驱动LED 208的AC电压的过零期间仍然保持开通。背侧电容器160提供了一种更廉价并且更小方法，用于向LED 208提供缓冲电容以防止LED 208闪烁。照此，电容器160可以起到平滑电容器的作用。在一些示例中，LED链中的每个LED均包括形成在LED衬底的背侧上的电容器。此外，每个电容器160为了缓冲LED 208而需要的电压可以低于单个经充电的组式电容器所需的电压。
图6是图示了根据本公开中描述的一项或多项技术的另一示例半导体芯片250的方块图，该半导体芯片包括形成在连接至芯片背侧电极258的衬底152的背侧154上的电容器160。半导体器件250的与图3或图4相同编号的特征具有与图3和图4中描述的相应特征相似的成分、结构和功能。
在图6的示例中，半导体250包括形成在正侧153上的FET 158，而电容器160形成在背侧154上。然而，在本示例中，电容器160电连接至芯片背侧电极258。如图所示，隔离层162形成在衬底152的背侧154的至少部分上。第一金属层252形成在背侧154的至少部分和隔离层162的至少部分上。因此，第一金属层252可以直接连接至衬底152。背侧154的其上形成隔离层162的部分可以与背侧154的其上形成第一金属层252的部分不同。
介电层254形成在隔离层162的至少部分和第一金属层252的至少部分上。第一金属层252可以是衬底152的背侧154的背侧金属化结构(BSM)。隔离层162的其上形成介电层254的部分可以与隔离层162的其上形成第一金属层252的部分不同。介电层254可以在一个或多个步骤中沉积而成。第二金属层260可以形成在介电层254的至少部分上。对芯片载体的隔离层(isolation to chip carrier layer)264形成在第二金属层260的至少部分上。
电极256形成在第二金属层260的至少部分上，并且提供至电容器160的底极板的电气接入。可以起电极功能的结构258形成在第一金属层252的至少部分上。结构258将FET158的漏极156与电容器电极252连接。半导体芯片250也可以包括除图6中图示的器件之外的其它器件。
图7A和图7B是图示了根据本公开中描述的一项或多项技术的半导体芯片的示例背侧300和320的方块图。图7A和图7B可以示出在附接芯片载体或引线框架之前的、本公开中所描述的器件的背视图。
图7A图示了对图4的半导体器件150的背侧的分割的一个执行示例。即，图7A的背侧300可以是图4的半导体器件150的背侧视图。背侧302的可用表面的不同区域可以通过结构化可用表面来实现。图7A图示了芯片背侧302。背侧302可以是衬底的背侧，诸如衬底152的背侧154。背侧302为芯片的漏极(诸如图4的FET 158的漏极156)提供了区域。
背侧300进一步图示了电极304。电极304可以是电容器的第一连接点。例如，电极304是提供至电容器160的顶极板(即第一金属层164)的电连接的电极172-1。电极304的大小和形状可以与电容器160的区域近似相同。背侧进一步图示了电极306。电极306可以是电容器的第二连接点。例如，电极306是提供至电容器160的底极板(即第二金属层168)电连接的电极172-2。在其它示例中，其它部位和配置也是可以的。
图7B图示了对图5的半导体器件200的背侧的分割的一个执行示例。即，图7B的背侧视图320可以是图5的半导体器件200的背侧视图。图7B图示了芯片背侧322。背侧322可以是衬底的背侧，诸如衬底152的背侧154。在背侧322上可以形成不同的层或特征。例如，阴极区域324可以包括一层或多层，并且形成在背侧322上。阴极区域324为芯片的阴极(诸如图5的LED 208的阴极212)提供区域。阴极区域324可以与图5的结构180相对应。
背侧视图320进一步图示了对芯片载体的隔离层326。对芯片载体的隔离层326可以对应于图5的隔离层120。对芯片载体的隔离层326的大小和形状可以与电容器160的区域近似相同。图7B进一步图示了未在第一金属层328(例如图5的第一金属层164)上形成对芯片载体的隔离层326(例如图5的层120)的区域。
背侧视图320进一步图示了两个电极330-1和330-2。电极330-1可以电连接至第一金属层328，并且起到电容器的第一连接点的作用。例如，电极330-1连接至图5的第一金属层164。即，电极330-1提供至电容器160的顶极板(即第一金属层164)的电连接。此外，电极330-2可以是电容器的第二连接点。例如，电极330-2是图5的电极172-2，并且提供至电容器160的底极板(即第二金属层168)的电连接。在其它示例中，其它部位和配置也是可以的。
图8是图示了根据本公开中描述的一项或多项技术的用于形成半导体器件的示例方法400的流程图。该示例方法400可以用于形成本公开中图示的任何器件和技术。
方法400包括在衬底的第一侧上形成半导体器件(402)。正侧加工可以用于在衬底的第一侧上形成半导体器件。例如，正侧加工可以用于分别形成图1和图3至图6的有源器件6、有源器件108、FET158和LED 208。
方法400进一步包括在衬底的第二侧的至少部分上形成电绝缘层，其中该第二侧与第一侧相对(404)。例如，可以在衬底4的背侧22上形成图1的电绝缘层10。在一些示例中，背侧结构可以与正侧上的结构对齐。
另外，方法400包括在电绝缘层的至少部分上形成无源器件，其中无源器件与半导体器件电绝缘(406)。在一些示例中，该电绝缘层为氧化物层。
在一些示例中，方法400进一步包括将一个或多个芯片载体附接至无源器件，使得无源器件与半导体器件电绝缘。在一些示例中，也可以将一个或多个引线框架附接至芯片的背侧。在将引线框架附接至芯片背侧(诸如对芯片载体的隔离层)之前，可以部分地蚀刻引线框架。例如，可以将引线框架的一侧蚀刻成适当的迹线结构以便实现至半导体器件的电连接。在制造过程中，可以根据需要蚀刻引线框架的另一侧。迹线的尺寸可以根据芯片的预期应用的电压而定。
在一些示例中，方法400进一步包括在该芯片的背侧上形成电容器。方法400可以包括，例如，在电绝缘层的至少部分上形成第一金属层。方法400还可以包括在第一金属层的至少第一部分上形成介电层，以及在介电层的至少部分上形成第二金属层。方法400还可以包括在第二金属层的至少第一部分上形成隔离层。
在一些示例中，方法400可以进一步包括在衬底的第二侧的第二部分的至少部分之上形成层堆叠。方法400还可以包括在第一金属层的至少第二部分上形成第一电极，以及在第二金属层的第二部分上形成第二电极。进一步地，方法400可以包括将芯片载体的第一部分机械耦合至层堆叠的至少部分，以及将芯片载体的第二部分机械耦合至第一电极。方法400还可以包括将芯片载体的第三部分机械耦合至对芯片载体的隔离层的至少部分和第二电极，其中芯片载体的第一部分、第二部分和第三部分相互电隔离。
在另一示例中，方法400包括在氧化物层的至少部分和衬底的第二侧的至少第二部分上形成金属层。方法400可以包括在金属层的至少第二部分之上形成层堆叠，其中金属层的该第二部分在衬底的第二侧的第二部分上。
在一些示例中，方法400包括建立沟槽层结构。首先，可以将沟槽蚀刻至衬底(诸如，图2B的衬底50)中。这些沟槽可以利用光刻开槽工艺诸如各向异性蚀刻工艺或干法蚀刻工艺等而形成。接着，用氧化物层填充沟槽以建立第一隔离层，诸如第一隔离层56。在一些部位，可以对氧化物层进行进一步蚀刻以建立至芯片背侧的直接电连接。将第一隔离层56的一些蚀刻掉以保持该沟槽结构。然后，在经蚀刻的第一隔离层上保形地沉积附加层。例如，利用溅射技术，近似保形地形成电容器66的层58、60和62。最后，在前述层上沉积第二隔离层诸如第二隔离层64，该第二隔离层可以填满沟槽。
在衬底的背侧上的任何加工都可以利用正侧加工技术而实施。例如，正侧加工可以用于形成图1的电绝缘层10。即，本公开的技术可以利用在形成前端器件过程中所使用的技术和工具来结构化芯片的背侧，并且生产具有背侧上的结构的电容器。
在本文的论述和权利要求书中，相对于两种材料所使用的术语“在……上”，一个“在”另一个“上”，意指在材料之间的至少一些接触。而“在……之上”意指这些材料接近，但是可能有一种或多种附加的中间材料，从而可能接触，但是并不要求一定要接触。在本文使用的“在……上”和“在……之上”两者均不暗含任何方向性。术语“大约”或“近似”等表示所列举的值可以稍微改变，只要该改变不会引起与图示示例不符合的过程或结构。
本公开中使用的相对位置的术语是基于与晶片或衬底的传统平面或工作表面平行的平面而定义的，不考虑该晶片或衬底的方位。本公开中使用的术语“水平”或“横向”是基于与晶片或衬底的传统平面或工作表面平行的平面而定义的，不考虑该晶片或衬底的方位。术语“垂直”意指垂直于水平面的方向。术语“在……上”、“侧(side)”(如在“侧壁”中的“侧”)、“更高”、“更低”、“在……之上”、“顶”和“在……之下”等是相对于在晶片或衬底的顶侧上的传统平面或工作表面而定义，不考虑该晶片或衬底的方位。
上文已经对各种示例和技术进行了描述。本文所描述的示例的各个方面或特征可以与另一示例中描述的任何其它方面或特征组合。这些描述的示例和其它示例处于以下权利要求书的范围内。

Claims (19)

1.一种半导体芯片，包括：
衬底，包括第一侧和第二侧，其中所述第二侧与所述第一侧相对；
半导体器件，形成在所述衬底的所述第一侧上；
电绝缘层，形成在所述衬底的所述第二侧的至少部分上；
无源器件，形成在所述衬底的所述第二侧上的所述电绝缘层的至少部分上，其中所述无源器件与所述半导体器件电绝缘；以及
芯片载体，包括第一部分和第二部分，其中所述第一部分与所述第二部分电隔离，并且其中所述芯片载体包括导电材料，
其中所述芯片载体的所述第一部分的至少区段直接机械耦合至所述无源器件。
2.根据权利要求1所述的半导体芯片，所述半导体芯片进一步包括：
第一电极，电耦合至所述无源器件的第一极板，其中所述第一电极机械固定至所述芯片载体的所述第一部分；以及
第二电极，电耦合至所述无源器件的第二极板，其中所述第二电极机械耦合至所述芯片载体的所述第二部分。
3.根据权利要求1所述的半导体芯片，其中所述电绝缘层包括氧化物层，以及其中所述无源器件为电容器器件并且进一步包括：
第一金属层，形成在所述氧化物层的至少部分上；
介电层，形成在所述第一金属层的至少部分上；
第二金属层，形成在所述介电层的至少部分上；以及
对芯片载体的隔离层，形成在所述第二金属层的至少部分上。
4.根据权利要求3所述的半导体芯片，其中所述半导体器件是配置为具有近似在所述衬底的所述第一侧与所述第二侧之间流动的电流的场效应晶体管，其中所述衬底的所述第二侧的所述部分是所述衬底的所述第二侧的第一部分。
5.根据权利要求4所述的半导体芯片，其中所述第一金属层的所述部分是所述第一金属层的第一部分，其中所述第二金属层的所述部分是所述第二金属层的第一部分，所述半导体芯片进一步包括：
层堆叠，形成在所述衬底的所述第二侧的第二部分的至少部分之上；
第一电极，形成在所述第一金属层的至少第二部分上；
第二电极，形成在所述第二金属层的第二部分上；
芯片载体的第一部分，机械耦合至所述层堆叠的至少部分；
所述芯片载体的第二部分，机械耦合至所述第一电极；以及
所述芯片载体的第三部分，机械耦合至所述对芯片载体的隔离层的至少部分和所述第二电极，其中所述芯片载体的所述第一部分、第二部分和第三部分相互电隔离。
6.根据权利要求4所述的半导体芯片，其中所述衬底的第二侧的所述部分是所述衬底的第二侧的第一部分，其中所述第一金属层形成在所述衬底的所述第二侧的至少第二部分上，所述半导体芯片进一步包括：
层堆叠，形成在所述第一金属层的至少第二部分之上，其中所述第一金属层的所述第二部分形成在所述衬底的所述第二侧的所述第二部分上。
7.根据权利要求1所述的半导体芯片，其中所述半导体器件是发光二极管(LED)、场效应晶体管(FET)和垂直FET中的至少一种。
8.根据权利要求1所述的半导体芯片，其中所述无源器件具有沟槽结构。
9.一种半导体芯片，包括：
衬底，包括第一侧和第二侧，其中所述第二侧与所述第一侧相对；
半导体器件，形成在所述衬底的所述第一侧上；
电绝缘层，形成在所述衬底的所述第二侧的至少部分上；
无源器件，形成在所述衬底的所述第二侧上的所述电绝缘层的至少部分上，其中所述无源器件与所述半导体器件电绝缘；以及
引线框架，机械耦合至所述半导体器件和所述无源器件，使得所述半导体器件和所述无源器件相互电隔离。
10.一种半导体芯片封装，包括：
衬底，包括第一侧和第二侧，其中所述第二侧与所述第一侧相对；
半导体器件，形成在所述衬底的所述第一侧上；
电绝缘层，形成在所述衬底的所述第二侧的至少部分上；
电容器器件，形成在所述衬底的所述第二侧上的所述电绝缘层的至少部分上，其中所述电容器器件与所述半导体器件电绝缘；以及
芯片载体，包括至少第一部分和第二部分，其中所述第一部分与所述第二部分电隔离，并且其中所述芯片载体包括导电材料，
其中所述芯片载体的所述第一部分的至少区段直接机械耦合至所述电容器器件。
11.根据权利要求10所述的半导体芯片封装，所述半导体芯片封装进一步包括：
第一电极，电耦合至所述电容器器件的第一极板，其中所述第一电极机械固定至所述芯片载体的所述第一部分上；以及
第二电极，电耦合至所述电容器器件的第二极板，其中所述第二电极机械耦合至所述芯片载体的所述第二部分。
12.根据权利要求10所述的半导体芯片封装，其中所述半导体器件是配置为具有近似在所述衬底的所述第一侧与所述第二侧之间流动的电流的场效应晶体管，其中所述衬底的所述第二侧的所述部分是所述衬底的所述第二侧的第一部分，其中所述电绝缘层包括氧化物层，以及其中所述电容器器件进一步包括：
第一金属层，形成在所述氧化物层的至少部分上；
介电层，形成在所述第一金属层的至少部分上；
第二金属层，形成在所述介电层的至少部分上；以及
隔离层，形成在所述第二金属层的至少部分上。
13.根据权利要求12所述的半导体芯片封装，其中所述第一金属层的所述部分是所述第一金属层的第一部分，以及其中所述第二金属层的所述部分是所述第二金属层的第一部分，所述半导体芯片进一步包括：
层堆叠，形成在所述衬底的所述第二侧的第二部分的至少部分之上，其中所述芯片载体的所述第一部分机械耦合至所述层堆叠的至少部分；
第一电极，形成在所述第一金属层的至少第二部分上，其中所述芯片载体的所述第二部分机械耦合至所述第一电极；
第二电极，形成在所述第二金属层的第二部分上；以及
所述芯片载体的第三部分，机械耦合至所述第二电极和连至所述芯片载体的隔离层中的至少一部分，其中所述芯片载体的所述第一部分、所述第二部分和所述第三部分相互电隔离。
14.根据权利要求12所述的半导体芯片封装，其中所述衬底的所述第二侧的所述部分是所述衬底的所述第二侧的第一部分，其中所述第一金属层形成在所述衬底的所述第二侧的至少第二部分上，所述半导体芯片进一步包括：
层堆叠，形成在所述第二金属层的至少部分之上，其中所述第二金属层的所述部分形成在所述衬底的所述第二侧的所述第二部分上。
15.根据权利要求10所述的半导体芯片封装，其中所述半导体器件是第一发光二极管LED，所述半导体芯片封装进一步包括：
所述第一LED的阳极，形成在所述衬底的所述第一侧和所述第二侧其中之一上，其中所述阳极配置为电连接至第二LED的阴极；以及
所述第一LED的阴极，形成在所述衬底的形成所述阳极的一侧的相对侧上，其中所述阴极配置为电连接至第三LED的阳极。
16.一种制造半导体芯片的方法，包括：
在衬底的第一侧上形成半导体器件；
在所述衬底的第二侧的至少部分上形成电绝缘层，其中所述第二侧与所述第一侧相对；以及
在所述电绝缘层的至少部分上形成无源器件，其中所述无源器件与所述半导体器件电绝缘；以及
形成芯片载体，所述芯片载体包括至少第一部分和第二部分，其中所述第一部分与所述第二部分电隔离，并且其中所述芯片载体包括导电材料，以及
其中所述芯片载体的所述第一部分的至少区段直接机械耦合至所述无源器件。
17.根据权利要求16所述的方法，进一步包括：
将一个或多个芯片载体部分附接至所述无源器件，使得所述无源器件与所述半导体器件电绝缘。
18.根据权利要求16所述的方法，其中所述电绝缘层包括氧化物层，其中所述衬底的所述第二侧的所述部分是所述衬底的所述第二侧的第一部分，其中所述无源器件是电容器器件，以及其中形成所述电容器器件进一步包括：
在所述氧化物层的至少部分上形成第一金属层；
在所述第一金属层的至少第一部分上形成介电层；
在所述介电层的至少部分上形成第二金属层；以及
在所述第二金属层的至少第一部分上形成隔离层；
所述方法进一步包括：
在所述衬底的所述第二侧的第二部分的至少部分之上形成层堆叠；
在所述第一金属层的至少第二部分上形成第一电极；
在所述第二金属层的第二部分上形成第二电极；
将芯片载体的第一部分机械耦合至所述层堆叠的至少部分；
将所述芯片载体的第二部分机械耦合至所述第一电极；以及
将所述芯片载体的第三部分机械耦合至所述第二电极和连至所述芯片载体的隔离层中的至少一部分，其中所述芯片载体的所述第一部分、所述第二部分和所述第三部分相互电隔离。
19.根据权利要求18所述的方法，其中所述衬底的所述第二侧的所述部分是所述衬底的所述第二侧的第一部分，其中形成所述无源器件进一步包括，在所述氧化物层的至少部分上以及在所述衬底的所述第二侧的至少第二部分上形成金属层，以及
在所述金属层的至少第二部分之上形成层堆叠，其中所述金属层的所述第二部分在所述衬底的所述第二侧的所述第二部分上。
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