CN104347350A - 半导体自对准图案化的方法 - Google Patents

Abstract

本发明提供一种半导体自对准图案化的方法，其步骤包含提供包括第一层及第二层的基板，其中第一层位于第二层之上；移除第一层的一部份以形成第一图案；沉积第一共形层于第一图案上；沉积第二共形层于第一共形层上；移除第二共形层的一部分，使露出第一共形层的一部分；交替地薄化第一共形层及第二共形层，以形成第二图案。本发明也提供一种半导体自对准结构。

Description

半导体自对准图案化的方法

技术领域

本发明涉及一种半导体自对准图案化的方法，更具体地说，涉及一种产生低于20纳米特征的半导体自对准多个图案化的方法。

背景技术

根据国际半导体技术蓝图（International Technology Roadmap forSemiconductors，ITRS）报告，在半导体技术随着等级规格趋势，动态随机存取记忆体的半间距被预测将小于20纳米。因此，提供具有低于20纳米的最小特征尺寸图案化的半导体晶片是在微影技术领域中是非常重要的课题。具有13.5-14纳米波长的深紫外光微影技术（Extreme Ultraviolet lithography，EUV）已经被提出作为达到10纳米技术节点的选项。然而，深紫外光微影技术的光源产生涉及了电浆反应和极度真空技术，由于电浆反应和极度真空技术技术成本高，因此不适于生产作业。现今技术产生的深紫外光微影光源强度至少低于现有微影光源强度一至二个数量级。此外，应用深紫外光微影技术伴随着使用反射光罩及研究完全不同化学蚀刻的挑战。为了解决深紫外光微影功率不佳的问题，可通过提高光阻的灵敏度的方式来改善。然而，一个高度敏感的光阻会产生散粒噪音而导致明显的侧壁粗糙度。

无光罩的大规模平行电子束微影(electron beam lithography，EBL)为另一种深紫外光微影技术，也是另一前进到下一个技术层次的方法。诸多EBL方法中，基本上是以去除光罩以及使用几万或几十万个电子束来进行蚀刻。相较于深紫外光微影，EBL是一种简单替代的方法，但其发展却一直受到低产能的影响。因此，在成为能实际运用的微影方法之前，大规模平行电子束微影还有更多的改进空间。

在没有深紫外光微影及电子束微影的帮助之下，其他方法诸如利用特殊材料及光阻化学反应，已被证明是形成低于20纳米特征的可行方式。上述的化学图案化方法包含一有效的表面处理，意即于硬烤光阻图案上形成一碱性表面；将含有第二光敏性复合物的第二层接触前述光阻图案的碱性表面，其中第二光敏性复合物包含有第二树脂成分以及光酸产生剂；将第二层暴露于活化辐射的照射中；并且对经照射后的第二层进行显影，形成间隔物于即将被图案化的层上，其中该间隔物包含显影过程中所未去除的部分第二层。

在碱性表面及第二层之间的交联反应有助于间隔物的形成。间隔物随后用以形成更小特征尺寸的软光罩，将其下层材料图案化。承上，由于化学反应的发生十分重要，形成各特征图案的材料被限制在特定的种类，其大多是软质材料。软质材料在较高处理温度的需求之下，是一个难以克服的问题。

上文的「现有技术」说明仅提供背景技术，并未承认上文的「现有技术」说明公开本发明的标的，不构成本发明的现有技术，且上文的「现有技术」的任何说明均不应作为本案的任一部分。

发明内容

本发明公开一种半导体自对准图案化方法。本发明的一目的在于制造具低于20纳米的最小特征尺寸的半导体晶片。本发明提供的方法免于使用深紫外光微影技术、大规模平行电子束微影或是任何化学反应，该些技术或步骤在图形特征形成过程中会限定材料种类及制程温度。

在一实施例中，本发明的方法包含有提供一基板的步骤，基板包含第一层及第二层，其中第一层位于第二层之上，移除第一层的一部份以形成第一图案，沉积第一共形层于第一图案上，沉积第二共形层于第一共形层上，移除第二共形层的一部分，使露出第一共形层的一部分，交替地薄化第一共形层及第二共形层，以形成第二图案。

在一些实施例中，交替地薄化第一共形层及第二共形层的步骤包含有通过第一蚀刻薄化第一共形层，通过第二蚀刻薄化第二共形层，通过第三蚀刻薄化第一共形层。

在一些实施例中，移除第一层的一部份以形成第一图案的步骤包含有提供多个线形特征位于第一层上，其中每一线形特征包含二侧壁，形成多个间隔物覆盖每一线形特征的二侧壁，移除多个线形特征，转移多个间隔物的图形至第一层。

在一实施例中，多个线形特征包含线宽及线距，线宽及线距比值为5:7，其中线宽可为35纳米至50纳米，且线距可为49纳米至70纳米。在另一实施例中，第二图案具有7纳米至10纳米的最小特征尺寸。

在一实施例中，间隔物及第一共形层为相同材料，且第一共形层及第二共形层为不同材料。在另一实施例中，第一共形层及第二共形层的蚀刻选择比大于10。

在另一实施例中，本发明提供一种半导体自对准结构，半导体自对准结构包含有载体，第一图案具有第一特征尺寸，其设置于载体上，第二图案具有第二特征尺寸，其设置于载体上。其中第一特征尺寸为相邻第一特征之间的一间隔，且第二特征尺寸为相邻第二特征之间的一间隔。第二图案的第一部分的组成材料不同于第二图案的第二部分的组成材料。

上文已相当广泛地概述本发明的技术特征，仅使下文的本发明详细描述得以获得较佳了解。组成本发明的权利要求范围标的的其他技术特征将描述于下文。本发明所属技术领域技术人员技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其他结构或制程而实现与本发明相同的目的。本发明所属技术领域技术人员技术人员也应了解，这类等效建构无法脱离后附的权利要求范围所界定的本发明的精神和范围。

附图说明

本发明的目的及其效果通过下列的说明并参考其中的附图：

图1根据本发明的一实施例的自对准图案化结构的剖视图；以及

图2至图11根据本发明的一实施例的形成自对准图案化结构制造步骤的剖视图。

【符号说明】

10      结构

100     线形特征

100'    侧壁

100A    间隔物

100A'   间隔层

101     第一层

101A    第一图案

102     第二层

102A    抗反射层

102B    碳基层

103A    第二图案

104     第一共形层

104'    第一共形层

104''   第一共形层

104'''  第一共形层

105     第二共形层

105'    第二共形层

105''   第二共形层

l1      厚度

l2      厚度

l3      厚度

L       线宽

S       线距

W       线宽

D       线距

具体实施方式

为了使技术人员能彻底地了解本发明，将在下列的描述中提出详尽的步骤及结构。显然地，本发明的实现并未限定于相关领域的技术人员所熟习的特殊细节。另一方面，众所周知的结构或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其他实施例中，且本发明的范围不受限定，其以后附的权利要求的范围为准。

在下文中本发明的实施例配合所附附图以阐述细节。说明书所提及的「实施例」、「此实施例」、「其他实施例」等等，意指包含在本发明的该实施例所述有关的特殊特性、构造、或特征。说明书中各处出现的「在此实施例中」的片语，并不必然全部指相同的实施例。

本发明关于一种半导体自对准图案化的方法。下列记载详细说明本发明的实施步骤及结构以使本发明得以被完整地了解。本发明的实现并不限于具有特定知识的技术人员。此外，现有的结构及步骤并未记载于下文，以免本发明受到不必要的限制。本发明的较佳实施例将于下文中描述，然而本发明除了下文之外，也可广泛地实现于其它实施例中。本发明的范围不应限制于下文的记载，而应由权利要求的范围予以定义。

图1根据本发明的一实施例说明自对准图形结构10的剖视图。本发明公开了一种制备结构10的制造方法，结构10包含有第一图案101A及第二图案103A，第一图案101A及第二图案103A皆设置于第二层102上。本发明其它某些实施例中，第二层102可以是半导体晶圆或是绝缘材料所组成的载体。本实施例中，第一图案101A及第二图案103A皆设置于该第二层102上，第二层102可以进一步包含一抗反射层102A以及一碳基层102B。抗反射层102A可以包含深紫外线抗反射涂料(deep ultraviolet anti-reflectioncoating，DARC)。碳基层102B可为非晶碳层。第一图案101A通过移除部份第一层(图未示)形成，第二图案是由至少二不同材料的片段组成。如图1所示，第二图案103A的最小特征尺寸D小于第一图案101A的最小特征尺寸S。在一实施例中，第二图案103A的最小特征尺寸D小于20纳米，较佳地是小于10纳米。

图2至图11为根据本发明一实施例进行描述形成自对准图形结构的制造方法。在图2中，基板包含一第一层101及一第二层102，第一层101较佳地设置于第二层102上。第一层101的组成材料不同于第二层102的组成材料。多个线形特征100在第一层101上以等距离排列。当前实施例中，每一线形特征100可通过线宽L及线距S来表示特征。其中线宽L如同字义，其表示为线形特征100的宽度，以及线距S是二相邻线形特征100之间的距离。在一实施例中，线形特征100可以是经图案化的光阻。

一并参阅图2、图3及图4，每一线形特征100具有二侧壁100'，具有一厚度l1的一间隔物100A形成于该侧壁100'。间隔物100A的形成方式的细节如图3所示。间隔层100A'沉积于线形特征100上，其沉积方式例如有原子层沉积(atomic layer deposition)、溅镀、或化学气相沉积，如电浆增强化学气相沉积(plasma-enhanced CVD)、低压化学气相沉积(low-pressure CVD)或是外延成长，其中化学气相沉积为较佳的沉积方式。间隔层100A'合适的材料包含氧化硅、氮化硅或氮氧化硅。一般而言，间隔层100A'涂覆在第一层101的整个表面上，并蚀刻位于第一层101的水平表面上之间隔层100A'材料，留下材料如线形特征100的侧壁上的间隔物100A。较佳的是进行蚀刻以移除部份间隔层100A'材料，直到露出线形特征100的顶表面及第一层101的顶表面。

参阅图5，在一实施例中通过移除光阻程序来移除线形特征100。间隔物100A在移除程序之后被保留，接着形成了间隔物阵列。左边二间隔物之间的距离为线宽L，左边第二个间隔物到第三个间隔物之间的距离为线距S，线宽L及线距S的尺寸承袭于图2所示的线形特征100形成步骤。

参阅图6，一非等向性电浆蚀刻，较佳地是一活性离子蚀刻，用以转移图5之间隔物100A图形至其下的第一层101，在完成这个步骤时，部分第一层材料通过电浆蚀刻制程被移除，以形成第一图案101A。本实施例中，第一图案101A的最小特征尺寸为线距S，第一层101的材料可以进一步当成硬光罩，用以蚀刻其下的第二层102。典型的硬光罩材料包含有钨、钛、氮化钛、氧化钛、氧化锆、氧化铝、氧氮化铝、氧化铪、非晶质碳、氮氧化硅、多晶硅以及氮化硅。

如图7所示，具有一厚度l2的第一共形层104，以及具有一厚度l3的第二共形层105，依次沈积在第一图案101A上。共形沉积制程可以通过电浆增强化学气相沉积来执行。在一实施例中，厚度l2及厚度l3为相等。间隔物及第一共形层的材质可以是氮化硅、氧化硅、多晶硅，或其组合。在一实施例中，间隔物及第一共形层为相同材质，当然，间隔物及第一共形层也可为不同材质。第一共形层及第二共形层的材质可以是氮化硅、氧化硅、多晶硅，或其组合。由于在本发明当中，第一共形层及第二共形层之间的应有足够的蚀刻剂选择比，二共形层的组成材料为不同。举例来说，在第一共形层及第二共形层之间的蚀刻选择比是大于10，较佳是大于20，最佳是大于50。

参阅图7及图8，第二共形层105的一部分被移除，直到露出第一共形层104。在一实施例中，一化学机械研磨(chemical mechanical polishing，CMP)制程用以移除第二共形层105的顶表面，在化学机械研磨制程之后，可得到第二共形层105'。当厚度l3由顶表面被移除后，第一共形层104'露出。在横向方向上，第一共形层104'的厚度l2和第二共形层105'的厚度l3保持不变，且不受化学机械研磨制程的任何影响。在下列的步骤中，由多个蚀刻制程交替地薄化第一共形层104'和第二共形层105'，以形成如图1所示的第二图案103A。

参阅图8及图9，第一刻蚀程序蚀刻第一共形层104'，使第一图案101A以及第二共形层105'的侧壁被露出。如图9所示，在第一蚀刻程序之后（较佳地是使用本领域中的非等向性蚀刻制程），可得到第一共形层104''。由于第一共形层及第二共形层之间的蚀刻选择比高，第一蚀刻程序使用了主要移除第一共形层材料的蚀刻液或蚀刻气体。

参阅图9及图10，第二刻蚀程序蚀刻第二共形层105'，第二共形层105'的底部完全被移除，且暴露底下的第一共形层104''。在图10中，在第二蚀刻程序之后较佳地使用本领域中的非等向性蚀刻制程，可得到的第二共形层105''。由于第一共形层和第二共形层之间的蚀刻选择性高，第二蚀刻程序使用了主要移除第二共形层材料的蚀刻蚀刻液或蚀刻气体。如图10所示，相较于图9所示的第二共形层105'，第二共形层105''的高度已经减少。第二蚀刻程序不适合进行过蚀刻(overetch)，因为继续消耗第二共形层105''会使第二图案的高度不足。

参阅图10及图11，第三蚀刻程序移除部分第一共形层104''。未被第二共形层105''遮蔽的第一共形层104''部分通过第三蚀刻程序完全移除。在图11中，在第三蚀刻程序之后，可得到第一共形层104'''，其较佳的是使用非等向性蚀刻制程，且在完成第三蚀刻时，形成第二图案103A。利用本发明所提出的制造方法，所得到的第二图案的特征包含一第一部分以及一第二部份，该第一部分由该第一共形层104'''组成，该第二部分由该第二共形层105''组成。图1与图11所示两个第二图案之间的线距D为相同。

下表1显示了本发明中所采用的合适尺寸。参阅图2至图4及表1，实施例1拥有多个线形特征，线形特征具有50纳米的线宽L和70纳米的线距S，因此，原有间距尺寸为120纳米。间隔物的厚度l1，以及第一共形层和第二共形层的厚度l2、l3是在本实施例中皆为10纳米，因此具有10纳米/10纳米（意即W/D的距离）的最小特征尺寸的自对准图案阵列如图1所示。实施例1中使用的曝光工具为在干燥环境下波长为193纳米的干式氩氟准分子雷射光。惟须注意的是在其他实施例中，线形特征的尺寸以及隔离层厚度减少，且其所用的曝光工具，较佳的可为在湿式设定之下的湿式193纳米氩氟准分子雷射光。在实施例4中，利用本发明所公开的方法，可以得到具有7纳米/7纳米的最小特征尺寸的自对准图案阵列。

表一

本发明的技术内容及技术特点已公开如上，然而本发明所属技术领域中技术人员应了解，在不背离后附权利要求范围所界定的本发明精神和范围内，本发明的教示及公开可作种种的替换及修饰。例如，上文公开的许多制程可以不同的方法实施或以其它制程予以取代，或者采用上述二种方式的组合。

此外，本案的权利范围并不局限于上文公开的特定实施例的制程、机台、制造、物质的成份、装置、方法或步骤。本发明所属技术领域中技术人员应了解，基于本发明教示及公开制程、机台、制造、物质的成份、装置、方法或步骤，无论现在已存在或日后开发者，其与本案实施例公开者以实质相同的方式执行实质相同的功能，而达到实质相同的结果，也可使用于本发明。因此，以下的权利要求范围用以涵盖用以此类制程、机台、制造、物质的成份、装置、方法或步骤。

Claims (27)

1.一种半导体自对准图案化方法，包含：

提供一基板，该基板包含一第一层(101)及一第二层(102)，其中该第一层(101)位于该第二层(102)之上；

移除该第一层(101)的一部份以形成一第一图案(101A)；

沉积一第一共形层(104)于该第一图案(101A)上；

沉积一第二共形层(105)于该第一共形层(104)上；

移除该第二共形层(105)的一部分，使露出该第一共形层(104)的一部分；以及

交替地薄化该第一共形层(104)及该第二共形层(105)，以形成一第二图案(103A)。

2.根据权利要求1所述的半导体自对准图案化方法，其中该交替地薄化该第一共形层(104)及该第二共形层(105)的步骤包含：

通过一第一蚀刻薄化该第一共形层(104)；

通过一第二蚀刻薄化该第二共形层(105)；以及

通过一第三蚀刻薄化该第一共形层(104)。

3.根据权利要求1所述的半导体自对准图案化方法，其中该移除该第一层(101)的一部份以形成一第一图案(101A)的步骤包含：

提供多个线形特征(100)位于该第一层(101)上，其中每一该线形特征(100)包含二侧壁(100')；

形成多个间隔物(100A)覆盖每一该线形特征(100)的该二侧壁(100')；

移除该些线形特征(100)；以及

转移该些间隔物(100A)的一图形至该第一层(100)。

4.根据权利要求3所述的半导体自对准图案化方法，其中该些线形特征(100)包含一线宽(L)及一线距(S)，该线宽(L)及该线距(S)比值为5:7，其中该线宽(L)为每一该线形特征(100)的宽度，以及该线距(S)为相邻该线形特征(100)之间的距离。

5.根据权利要求3所述的半导体自对准图案化方法，其中该间隔物(100A)及该第一共形层(104)为相同材料。

6.根据权利要求1所述的半导体自对准图案化方法，其中该第一共形层(104)及该第二共形层(105)为不同材料。

7.根据权利要求1所述的半导体自对准图案化方法，其中该第一共形层(104)的材料为氧化硅、氮化硅、多晶硅或其组合。

8.根据权利要求1所述的半导体自对准图案化方法，其中该第二共形层(105)的材料为氧化硅、氮化硅、多晶硅或其组合。

9.根据权利要求1所述的半导体自对准图案化方法，其中该第一共形层(104)及该第二共形层(105)的一蚀刻选择比大于10。

10.根据权利要求2所述的半导体自对准图案化方法，其中该第一蚀刻、该第二蚀刻及该第三蚀刻为非等向性蚀刻制程。

11.根据权利要求3所述的半导体自对准图案化方法，其中该形成多个间隔物(100A)覆盖每一该线路特征(100)的该二侧壁(100')的步骤包含：

沉积一间隔层(100A')于该些线形特征(100)上；以及

通过一非等向性蚀刻制程移除该间隔层(100A')的一部分，使露出该线形特征(100)及该第一层(101)的顶表面。

12.根据权利要求1所述的半导体自对准图案化方法，其中该移除该第二共形层(105)的一部分，使露出该第一共形层(104)的一部分包含一化学机械研磨制程。

13.根据权利要求1所述的半导体自对准图案化方法，其中该第一图案(101A)及该第二图案(103A)位于该第二层(102)上。

14.根据权利要求1所述的半导体自对准图案化方法，其中该第二图案(103A)包含该第一共形层(104)及该第二共形层(105)的材料。

15.根据权利要求1所述的半导体自对准图案化方法，其中该第一图案(101A)及该第二图案(103A)皆包含一最小特征尺寸，且该第二图案的该最小特征尺寸小于该第一图案的该最小特征尺寸。

16.根据权利要求1所述的半导体自对准图案化方法，其中该第一层(101)包含钨、钛、氮化钛、氧化钛、氧化锆、氧化铝、氧氮化铝、氧化铪、非晶质碳、氮氧化硅、多晶硅、氮化硅、或其组合。

17.根据权利要求1所述的半导体自对准图案化方法，其中该第二层(102)包含一抗反射层(102A)、一碳基层(102B)、或其组合。

18.一种半导体自对准结构，包含：

一载体；

一第一图案(101A)具有一第一特征尺寸，其设置于该载体上，其中该第一特征尺寸为相邻第一特征之间的一间隔；以及

一第二图案(103A)具有一第二特征尺寸，其设置于该载体上，其中该第二特征尺寸为相邻第二特征之间的一间隔，且该第二图案(103A)的一第一部分的组成材料不同于该第二图案(103A)的一第二部分的组成材料。

19.根据权利要求18所述的半导体自对准结构，其中该第二图案(103A)的该第一部分的组成材料及该第二部分的组成材料的蚀刻选择比大于一预定值。

20.根据权利要求19所述的半导体自对准结构，其中该第二图案(103A)的第一部分的该组成材料及该第二图案(103A)的该第二部分的该组成材料之间的蚀刻选择比大于10。

21.根据权利要求18所述的半导体自对准结构，其中该第二特征尺寸相等或小于10纳米。

22.根据权利要求18所述的半导体自对准结构，其中该载体包含一抗反射层(102A)、一碳基层(102B)、或其组合。

23.根据权利要求18所述的半导体自对准结构，其中该第一图案(101A)的该组成材料为钨、钛、氮化钛、氧化钛、氧化锆、氧化铝、氧氮化铝、氧化铪、非晶质碳、氮氧化硅、多晶硅以及氮化硅或其组合。

24.根据权利要求18所述的半导体自对准结构，其中该第二图案(103A)的该第一部分的该组成材料为氧化硅、氮化硅、多晶硅、或其组合。

25.根据权利要求18所述的半导体自对准结构，其中该第二图案(103A)的该第二部分的该组成材料为氧化硅、氮化硅、多晶硅、或其组合。

26.根据权利要求18所述的半导体自对准结构，其中该第二特征的一宽度及该第二特征尺寸相同。

27.根据权利要求26所述的半导体自对准结构，其中该第一特征的一宽度及该第二特征的该宽度相同。