CN104282337B - 存储设备及其写方法 - Google Patents

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Abstract

一种存储设备的写方法包括：基于关于存储器件的存储单元的信息确定是否执行粗编程操作，响应于对将执行粗编程操作的确定，通过执行粗编程操作和细编程操作来在存储器件中对数据进行编程，以及响应于对将不执行粗编程操作的确定，通过执行细编程操作来在存储器件中对数据进行编程。

Description

存储设备及其写方法
相关申请的交叉引用
本申请要求于2013年7月1日向韩国知识产权局提交的韩国专利申请第10-2013-0076613号以及2014年2月25日向美国专利局提交的美国专利申请第14/188,889号的优先权权益，通过引用将其全部公开内容结合于此。
技术领域
本发明构思涉及存储设备及其写方法。
背景技术
半导体存储器件可以是易失性的或者非易失性的。即使在未上电时，非易失性半导体存储器件也可以保持存储在其中的数据。非易失性存储器件可以是永久的或者可重新编程的。非易失性存储器件可以被用于计算机、航空电子设备、电信和消费电子工业中的各种各样的应用中的用户数据、程序和微代码存储。
重新编程可重新编程的非易失性存储器件的存储单元(memory cell)的方法可以用来减少单元耦合。例如，在重新编程的方法中，多个编程操作被执行以使将存储的数据值的阈值电压分布变窄。换句话说，重新编程的方法可以包括粗编程操作(coarse programoperation)和细编程操作(fine program operation)。粗编程操作可以形成粗略的阈值电压分布。细编程操作可以使由粗编程操作形成的阈值电压分布精细地变窄。
示例重新编程的方法在美国专利第8,355,280号和第8,411,502号以及美国专利申请公开第2011/0205817号和第2013/0145234号中公开，通过引用将它们的全部公开内容结合于此。
发明内容
本发明构思的示例性实施例提供了一种存储设备的写方法，包括：基于关于存储器件的存储单元的信息确定是否执行粗编程操作，响应于对将执行粗编程操作的确定，通过执行粗编程操作和细编程操作来在存储器件中对数据进行编程，以及响应于对将不执行粗编程操作的确定，通过执行细编程操作来在存储器件中对数据进行编程。
所述关于存储器件的存储单元的信息包括编程/擦除周期信息、损耗平衡信息或者指示存储单元是否被编程的信息。
所述确定由存储控制器作出。
在所述粗编程操作中编程的数据被经由第一信号线提供给缓冲区。
所述缓冲区被包括在所述存储器件、存储控制器中，或者与所述存储器件和所述存储控制器分开。
在所述细编程操作中编程的数据被经由第二信号线提供给所述存储器件的存储区。
存储控制器给所述存储器件提供是执行所述粗编程操作和所述细编程操作，还是仅执行所述细编程操作的指令。
所述存储器件是非易失性存储器。
所述非易失性存储器具有三维的垂直阵列结构。
所述确定是响应于写请求而作出的。
所述粗编程操作中的编程状态数量基于编程/擦除周期数量。
在所述粗编程操作中，较高编程状态附近的阈值电压分布的范围比较低编程阶段附近的阈值电压分布的范围窄。
本发明构思的示例性实施例提供了一种存储设备的写方法，包括：在存储控制器处接收写请求；在所述存储控制器处基于关于与所述写请求相对应的存储单元的信息确定是否执行粗编程操作；其中，当关于所述存储单元的信息在初始状态和第一阈值之间时，确定将不执行所述粗编程操作；并且当关于所述存储单元的信息在所述第一阈值和第二阈值之间时，确定将执行所述粗编程操作并且通过执行所述粗编程操作和细编程操作来在所述存储单元中对数据进行编程。
关于存储器件的存储单元的信息包括编程/擦除周期信息、损耗平衡信息或者指示存储单元是否被编程的信息。
所述关于所述存储单元的信息指示所述存储单元的编程/擦除周期数量。
所述第一阈值的编程/擦除周期数量小于所述第二阈值的编程/擦除周期数量。
与较高部分(upper portion)的编程状态相对应的数据在所述粗编程操作期间被编程，并且与较低部分的编程状态相对应的数据在所述粗编程操作期间不被编程。
当关于所述存储单元的信息超过所述第二阈值时，确定将执行所述粗编程操作并且通过执行所述粗编程操作来在所述存储单元中对数据进行编程。
当关于所述存储单元的信息超过所述第二阈值时，所述存储单元的编程/擦除周期数量大于所述第二阈值。
当存储单元的编程/擦除周期数量超过所述第二阈值时，与所有编程状态相对应的数据在所述粗编程操作期间被编程。
在所述粗编程操作中，较高编程状态附近的阈值电压分布的范围比较低编程状态附近的阈值电压分布的范围窄。
本发明构思的示例性实施例提供了一种存储设备的写方法，包括：在存储控制器处接收对地址的写请求；在所述存储控制器处确定将对与所述地址相关联的存储单元执行的粗编程操作的类型，其中，粗编程操作的类型基于在运行所述粗编程操作之后的细编程操作的预期开始时间；以及从所述存储控制器向存储器件输出执行所确定类型的粗编程操作的指令。
当所述预期开始时间短时，第一类型粗编程操作中的阈值电压分布窄，并且当所述预期开始时间长时，第二类型粗编程操作中的阈值电压分布宽。
本发明构思的示例性实施例提供了一种存储设备的写方法，包括：基于关于存储器件的存储单元的信息确定将执行的粗编程操作的类型；以及响应于对将执行的粗编程操作的类型的确定，通过执行所确定类型的粗编程操作和细编程操作来在所述存储器件中对数据进行编程。
所述粗编程操作中形成的编程状态的数量随着编程/擦除周期的增加而增加。
在所述粗编程操作中，较高编程状态附近的阈值电压分布的范围比较低编程状态附近的阈值电压分布的范围窄。
所述粗编程操作的编程状态被分成多个组。
所述编程状态根据它们的阈值电压分布的范围来分组。
所述粗编程操作中的编程脉冲的电压电平的增量被减小。
所述粗编程操作中的编程脉冲之间的持续时间是不同的。
附图说明
通过参考附图详细描述示例性实施例，本发明构思的上述及其它特征将变得更加清楚，附图中：
图1是图示根据本发明构思的示例性实施例的存储设备的框图；
图2是图示根据本发明构思的示例性实施例的非易失性存储器件的框图；
图3是图示根据本发明构思的示例性实施例的存储块的透视图；
图4是图示根据本发明构思的示例性实施例的图3中所图示的存储块的等效电路的电路图；
图5是图示根据本发明构思的示例性实施例的图1中所图示的存储区中的经编程的存储单元的阈值电压分布的示图；
图6是图示根据本发明构思的示例性实施例的粗编程操作中形成的阈值电压分布的示图；
图7是图示根据本发明构思的示例性实施例的粗编程操作中形成的阈值电压分布的示图；
图8是图示根据本发明构思的示例性实施例的图1中的存储区中的经编程的存储单元的阈值电压分布的示图；
图9是图示根据本发明构思的示例性实施例的粗编程操作的编程循环的示图；
图10是图示根据本发明构思的示例性实施例的粗编程操作的编程循环的示图；
图11是图示根据本发明构思的示例性实施例的粗编程操作的编程循环的示图；
图12是图示根据本发明构思的示例性实施例的细编程操作的编程循环的示图；
图13是用于描述根据本发明构思的示例性实施例的利用地址扰码(addressscramble)的细编程操作的预期开始时间的示图；
图14是图示根据本发明构思的示例性实施例的存储设备的框图；
图15是图示根据本发明构思的示例性实施例的图14的非易失性存储器件的框图；
图16是图示根据本发明构思的示例性实施例的存储设备的框图；
图17是图示根据本发明构思的示例性实施例的存储设备的框图；
图18是图示根据本发明构思的示例性实施例的写方法的流程图；
图19是图示根据本发明构思的示例性实施例的写方法的流程图；
图20是图示根据本发明构思的示例性实施例的固态驱动器的框图；
图21是图示根据本发明构思的示例性实施例的嵌入式多媒体卡(eMMC)的框图；
图22是图示根据本发明构思的示例性实施例的通用快闪存储(UFS)系统的框图；以及
图23是图示根据本发明构思的示例性实施例的移动设备的框图。
具体实施方式
下文中，将参考附图详细地描述本发明构思的示例性实施例。然而，本发明构思可以以各种的不同的形式来具体实现，并不应被解释为仅仅局限于所图示的实施例。贯穿附图和所写的描述中，同样的参考标记可以表示同样的元件。
这里使用的单数形式“一”、“一个”也意图包括复数形式，除非上下文明确地给出相反指示。
将会理解，当一个元件或层被称为在另一元件或层“之上”、“连接”、“耦接”到另一元件或层、或者“邻近”另一元件或层时，它可以直接在该另一元件或层之上、直接连接或耦接到该另一元件或层、或直接邻近该另一元件或层，或者也可以存在居间的元件或层。
根据本发明构思的示例性实施例的存储设备可以被配置成基于单元状态信息确定是否执行粗编程操作或者确定粗编程操作的类型。
图1是图示根据本发明构思的示例性实施例的存储设备的框图。参考图1，存储设备10可以包括至少一个非易失性存储器件100和用于控制至少一个非易失性存储器件100的存储控制器200。
非易失性存储器件100在重新编程的方法中可以执行多比特编程操作。非易失性存储器件100可以包括缓冲区112和存储区114。
当在重新编程的方法中执行编程操作时，缓冲区112可以是执行缓冲编程操作的区域。这里，缓冲编程操作可以使多页数据PD1到PDk(k是2或更大的整数)能够被存储在多个页面处以用于缓冲。在本发明构思的示例性实施例中，缓冲区112可以包括单级单元(single-level cell，SLC)存储器，并且缓冲编程操作可以是1比特编程操作或者N比特编程操作(N是2或更大的整数)。
存储区114可以是执行一步编程操作或者多步编程操作的区域。在单步编程操作，多页数据PD1到PDk可以在不利用重新编程的方法的情况下被存储在页面处。在多步编程操作，多页数据PD1到PDk可以利用重新编程的方法被存储在页面处。
在本发明构思的示例性实施例中，存储区114可以由多级单元(MLC)或者三级单元(TLC)存储器形成并执行M比特编程操作(M是整数)。这里，M可以等于或大于N。例如，缓冲区112可以执行1比特编程操作，而存储区114可以执行多比特编程操作(例如，2比特或更多比特)。
多步编程操作可以包括粗编程操作和细编程操作。假定相同的数据被编程，由细编程操作形成的阈值电压分布的宽度可以比由粗编程操作形成的更窄。
此外，多步编程操作可以包括至少一个粗编程操作和至少一个细编程操作。
非易失性存储器件100可以包括利用一步编程操作和多步编程操作之一存储数据的存储区114。
响应于外部设备的写请求，存储控制器200可以基于将被编程的存储单元的状态信息来确定是否执行粗编程操作。这里，状态信息可以包括编程/擦除(P/E)周期信息、损耗平衡(wear leveling)信息以及指示存储单元是否被编程的信息。然而，本发明构思不局限于此。
在本发明构思的示例性实施例中，当P/E周期值小于预定值时(例如，当存储单元的退化电平(level of deterioration)相对较低时)，存储控制器200可以不执行粗编程操作。换句话说，数据可以通过一步编程操作被存储在存储区114中。另一方面，当P/E周期值大于预定值时(例如，当存储单元的退化电平相对较高时)，存储控制器200可以执行粗编程操作。换句话说，数据可以通过多步编程操作被存储在存储区114中。
在本发明构思的示例性实施例中，存储控制器200可以按照默认的重新编程的方法执行多比特编程操作。当P/E周期值小于预定值时，存储控制器200可以在不利用重新编程的方法的情况下执行多比特编程操作。
根据本发明构思的示例性实施例的存储设备10可以基于单元状态信息(例如，P/E周期信息、损耗平衡信息等等)确定是否利用重新编程方法执行多比特编程操作。
图2是图示根据本发明构思的示例性实施例的非易失性存储器件的框图。参考图2，非易失性存储器件100可以包括存储单元阵列110、地址解码器120、输入/输出电路130和控制逻辑140。
非易失性存储器件100可以例如是NAND(与非)快闪存储器件。然而，非易失性存储器件100不局限于NAND快闪存储器件。例如，本发明构思可以应用于垂直NAND快闪存储器件、NOR(或非)快闪存储器件、电阻式随机存取存储(Resistive Random Access Memory，RRAM)器件、相变随机存取存储(PRAM)器件、磁阻式随机存取存储(MRAM)器件、铁电式随机存取存储(FRAM)器件、自旋转移矩随机存取存储(STT-RAM)器件等等。
此外，非易失性存储器件100可以具有三维阵列结构。在这种情况下，非易失性存储器件100可以是垂直NAND快闪存储器件。本发明构思可以应用于包括由绝缘膜形成的电荷存储层的电荷捕获快闪(Charge Trap Flash，CTF)存储器件以及包括由导电浮栅形成的电荷存储层的快闪存储器件。下面，将在非易失性存储器件100是垂直NAND快闪存储器件的条件下描述本发明构思。
存储单元阵列110可以经由字线WL、至少一个串选择线SSL和至少一个地选择线GSL连接到地址解码器120。存储单元阵列110可以通过位线BL连接到输入/输出电路130。存储单元阵列110可以包括多个存储块BLK1到BLKz(z是2或更大的整数)。
存储块BLK1到BLKz中的每一个可以包括沿第一方向和不同于第一方向的第二方向以及沿第三方向(例如，与由第一和第二方向形成的平面垂直的方向)布置以具有三维结构的多个串。这里，每个串可以包括至少一个串选择晶体管、多个存储单元和在衬底上堆叠的至少一个地选择晶体管。每个存储单元可以存储至少一个数据比特。
存储块BLK1到BLKz中的至少一个可以被用作图1中所图示的缓冲区112，并且剩余的存储块可以被用作图1中所图示的存储区114。在本发明构思的示例性实施例中，分配给缓冲区112的至少一个存储块可以是固定的。在本发明构思的示例性实施例中，分配给缓冲区112的存储块可以被图1中所图示的存储控制器200改变。可替换地，每个存储块中的一部分可以被用作缓冲区112，并且其剩余的一部分或者多个部分可以被用作存储区114。
地址解码器120可以通过字线WL、至少一个串选择线SSL和至少一个地选择线GSL连接到存储单元阵列110。地址解码器120可以利用解码的行地址来选择字线WL、串选择线SSL和地选择线GSL。地址解码器120可以解码输入地址的列地址。解码的列地址DCA可以被提供给输入/输出电路130。在本发明构思的示例性实施例中，地址解码器120可以包括行解码器、列解码器、地址缓冲器等等。
输入/输出电路130可以通过位线BL连接到存储单元阵列110。输入/输出电路130可以被配置成从地址解码器120接收解码的列地址DCA。输入/输出电路130可以利用解码的列地址DCA选择位线BL。
输入/输出电路130可以从外部设备(例如，存储控制器)接收数据以将它存储到存储单元阵列110中。输入/输出电路130可以从存储单元阵列110读取数据以将它输出到外部设备。此外，输入/输出电路130可以从存储单元阵列110的第一区域读取数据并将它存储在存储单元阵列110的第二区域中。例如，输入/输出电路130可以被配置成执行回写操作。
控制逻辑140可以控制非易失性存储器件100的总体操作，包括编程操作、读取操作、擦除操作等等。控制逻辑140可以响应于从外部设备提供的控制信号或者命令而操作。
控制逻辑140可以包括一步控制逻辑141和多步控制逻辑142。一步控制逻辑141可以控制内部组件(例如，地址缓冲器120、输入/输出电路130等等)在不利用重新编程的方法的情况下执行多比特编程操作。多步控制逻辑142可以控制内部组件利用重新编程的方法来执行多比特编程操作。
在本发明构思的示例性实施例中，控制逻辑140可以基于从存储控制器200提供的粗编程操作信息CPINF(也被称为粗编程操作信号)来激活一步控制逻辑141和多步控制逻辑142之一。
根据本发明构思的示例性实施例的非易失性存储器件100可以基于粗编程操作信息CPINF执行一步编程操作或者多步编程操作。
图3是图示根据本发明构思的示例性实施例的存储块的透视图。参考图3，存储块BLK1可以在与衬底SUB垂直的方向上形成。在衬底SUB处可以形成n+掺杂区。
在衬底SUB上可以沉积(deposit)栅电极层和绝缘层。在栅电极层和绝缘层之间可以形成电荷存储层(或者信息存储层)。
如果在垂直方向上形成栅电极层和绝缘层的图案，则可以形成V形柱。该柱可以通过栅电极层和绝缘层与衬底SUB连接。柱的外部可以由通道半导体形成为垂直有源图案(vertical active pattern)，并且其内部可以由诸如硅氧化物之类的绝缘材料形成为填充电介质图案(filling dielectric pattern)。
存储块BLK1的栅电极层可以与地选择线GSL、多条字线WL1到WL8和串选择线SSL连接。存储块BLK1的柱可以与多条位线BL1到BL3连接。在图3中，图示了一个存储块BLK1具有两条选择线SSL和GSL、八条字线WL1到WL8和三条位线BL1到BL3的示例。然而，本发明构思不局限于此。
图4是图示根据本发明构思的示例性实施例的图3中所图示的存储块的等效电路的电路图。参考图4，单元串CS11到CS33可以连接在位线BL1到BL3和公共源极线CSL之间。每个单元串(例如，CS11)可以包括串选择晶体管SST、多个存储单元MC1到MC8以及地选择晶体管GST。
串选择晶体管SST可以与串选择线SSL连接。串选择线SSL可以被分成第一到第三串选择线SSL1到SSL3。地选择晶体管GST可以与地选择线GSL连接。在每个单元串中，串选择晶体管SST可以与位线连接，并且地选择晶体管GST可以与公共源极线CSL连接。
在每个单元串中，存储单元MC1到MC8可以分别与相应字线WL1到WL8连接。与一字线连接并同时编程的一组存储单元可以称为一页。存储块BLK1可以包括多个页。一个字线可以与多个页连接。参考图4，与公共源极线CSL间隔开预定距离的字线(例如，WL4)可以与三个页公共连接。
每个存储单元可以存储1比特数据或者两比特或更多比特数据。存储1比特数据的存储单元可以被称为SLC或者单比特单元。存储两比特或更多比特数据的存储单元可以被称为MLC或者多比特单元。在2比特MLC中，两页数据可以被存储在一个物理页处。因此，六页数据可以被存储在与字线WL4连接的存储单元处。
三维非易失性存储器件可以由CTF实现。在这种情况下，初始验证移位(initialverify shift，IVS)现象可能发生，其中在编程的CTF中捕获的电荷随时间的流逝而重新分布并泄漏。重新编程可以被执行以克服由这些现象引起的恶化。
图5是图示根据本发明构思的示例性实施例的图1中所图示的存储区114中的经编程的存储单元的阈值电压分布的示图。为了便于描述，假定3比特编程操作被应用到存储单元。在该假定的情况下，存储单元可以被编程为具有八个阈值电压分布之一。
参考图5，在一步编程操作中存储单元可以被编程为具有擦除状态E和编程状态P21到P27之一。这里，编程状态P21到P27可以是用于存储3比特数据的最终状态。
在利用重新编程方法的多步编程操作的情况下，可以执行粗编程操作，然后，可以执行细编程操作。这里，粗编程操作和细编程操作可以是3比特编程操作。
在(多步编程操作的)粗编程操作中，阈值电压分布可以被形成为分别对应于编程状态P11到P17。在(多步编程操作的)细编程操作中，阈值电压分布可以被形成为分别对应于编程状态P21到P27。
由细编程操作形成的编程状态P21到P27中的至少一个的阈值电压分布的宽度可以比由粗编程操作形成的更窄。
为了便于描述，在图5中，图示了包括粗编程步骤和细编程步骤在内的两步编程操作的示例。然而，本发明构思不局限于此。例如，多步编程操作可以包括三个或更多个编程步骤。
存储区114可以利用与通过一步编程操作的最终分布相对应的数据来编程或者利用与通过多步编程操作的最终分布相对应的数据来编程。
在图5中，图示了在粗编程操作中编程与所有编程状态P11到P17相对应的数据的示例。然而，本发明构思不局限于此。例如，与编程状态P11到P17的一部分相对应的数据可以在粗编程操作中被编程。
图6是图示根据本发明构思的示例性实施例的在粗编程操作中形成的阈值电压分布的示图。参考图6，只有与第七编程状态P17相对应的数据可以在粗编程操作中被编程。
一般而言，如果存储块的P/E周期数量增加，则指示单元特性的阈值电压分布的宽度会变得更宽或者下降。换句话说，如果存储块的P/E周期数量增加，则阈值电压分布与初始值相比会变差，并且生成错误的概率会变高。如果每个编程操作都执行粗编程以减少错误的发生，则编程的性能会恶化。在本发明构思的示例性实施例的情况下，在粗编程操作中形成的编程状态的数量可以根据P/E周期数量而变化。另外，如果P/E周期值是初始值，则可以在不执行粗编程操作的情况下直接执行细编程操作。
在本发明构思的示例性实施例中，如果P/E周期数量增加，则在粗编程操作中形成的编程状态的数量可以增加。例如，如图6中所图示的，当P/E周期数量低于0.5k，则只有与第七编程状态P17相对应的数据可以在粗编程操作中被编程。在P/E周期数量在0.5k和1k之间的情况下，只有与第六和第七编程状态P16和P17相对应的数据可以在粗编程操作中被编程。如果P/E周期数量超过1k，则只有与第五到第七编程状态P15到P17相对应的数据可以在粗编程操作中被编程。
在本发明构思的示例性实施例中，因为一些状态被编程，所以输入/输出电路130(参考图1)不仅可以取出来自缓冲区112(参考图1)的三页数据，还可以取出重新映射在两页数据上的数据，然后，粗编程操作可以被执行。
利用根据本发明构思的示例性实施例的粗编程操作，基于P/E周期数量，从最高编程状态P17开始可以添加编程状态。
分别与由粗编程操作形成的编程状态P11到P17相对应的阈值电压分布可以具有相同的宽度。然而，本发明构思不局限于此。分别与由粗编程操作形成的编程状态P11到P17相对应的阈值电压分布的宽度可以彼此不同。
图7是图示根据本发明构思的示例性实施例的在粗编程操作中形成的阈值电压分布的示图。参考图7，阈值电压分布的宽度可以从最低编程状态P11’开始朝着最高编程状态P17’的方向变窄。
编程状态可以被分成包括第一和第二编程状态P11’和P12’在内的第一组、包括第三和第四编程状态P13’和P14’在内的第二组以及包括第五到第七编程状态P15’到P17’在内的第三组。
阈值电压分布的分组可以基于分布宽度。分布宽度可以根据编程操作中施加的编程脉冲的增量而变动。这里，属于第三组的编程状态中的分布宽度可以比属于第一和第二组的更窄。
在本发明构思的示例性实施例中，粗编程操作中的阈值电压分布的宽度可以通过当前编程状态的验证电平和下一编程状态的验证电平之间的电压差确定。
在图7中，阈值电压分布的宽度可以从最低编程状态P11’开始朝着最高编程状态P17’的方向变窄。然而，本发明构思不局限于此。在粗编程操作中，与至少一个编程状态相对应的阈值电压分布的宽度可以比与另一编程状态相对应的更窄。利用根据本发明构思的示例性实施例的粗编程操作，当接近最高编程状态P17’时，阈值电压分布的宽度可以变窄。
已经参考图5到7描述了3比特编程操作。然而，本发明构思不局限于此。本发明构思可应用于4比特编程操作。
图8是图示根据本发明构思的示例性实施例的图1中的存储区114中的经编程的存储单元的阈值电压分布的示图。在图8中，4比特编程操作可以被应用到存储单元。因此，存储单元可以被编程为具有16个阈值电压分布之一。例如，在一步编程操作中，存储单元可以具有阈值电压分布RQ1到RQ15。在多步编程操作的粗编程操作中，存储单元可以具有阈值电压分布IQ1到IQ15，并且在多步编程操作的细编程操作中，存储单元可以具有阈值电压分布RQ1到RQ15。
可以执行粗编程操作以使得与较高编程状态相对应的阈值电压分布的宽度变得比与较低编程状态相对应的更窄。稍后将对此进行更充分地描述。
图9是图示根据本发明构思的示例性实施例的粗编程操作的编程循环(programloop)的示图。参考图9，编程脉冲的增量可以从粗编程操作的预定编程循环开始从ISPP1减小到ISPP2(ISPP2<ISPP1)。换句话说，编程脉冲的增量ISPP1可以在预定编程循环之后减小。这里，预定编程循环可以基于编程循环的数目、指示检测到的断开单元(off cell)的数量是否超过预定值的信息、指示特定状态是否通过的信息等等。
在图9中，图示了将编程脉冲的增量改变一次的示例。然而，本发明构思不局限于此。例如，编程脉冲的增量可以分别在粗编程操作的多个编程循环处改变。
图10是图示根据本发明构思的示例性实施例的粗编程操作的编程循环的示图。参考图10，编程脉冲的增量可以从粗编程操作的第一预定编程循环开始从ISPP1减小到ISPP2(ISPP2<ISPP1)。换句话说，编程脉冲的增量ISPP1可以在第一预定编程循环之后减小。此外，编程脉冲的增量可以从粗编程操作的第二预定编程循环开始从ISPP2减小到ISPP3(ISPP3<ISPP2)。换句话说，编程脉冲的增量ISPP2可以在第二预定编程循环之后减小。这里，确定第一预定编程循环的第一条件和确定第二预定编程循环的第二条件可以基于编程循环的数目、指示检测到的断开单元的数量是否超过预定值的信息、指示特定状态是否通过的信息等等。
在图9和10中，根据本发明构思的示例性实施例的粗编程操作可以包括每个包含编程循环的多个部分。应用到一部分的编程循环的编程脉冲的增量可以不同于应用到另一部分的编程循环的增量。
在图9和10中，图示了改变编程脉冲的增量的示例。然而，本发明构思不局限于此。例如，可以改变应用到粗编程操作的编程循环的编程脉冲的持续时间。
图11是图示根据本发明构思的示例性实施例的粗编程操作的编程循环的示图。参考图11，编程脉冲的增量可以从粗编程操作的第一预定编程循环开始从ISPP1减小到ISPP2(ISPP2<ISPP1)。此外，编程脉冲的持续时间可以从第一预定编程循环开始从d1减小到d2(d2<d1)。换句话说，编程脉冲的持续时间可以在第一预定编程循环之后减小。
应用到粗编程操作的编程循环的编程脉冲的增量/持续时间可以不限于图9到11中所示的示例。可以作出对编程脉冲的增量/持续时间的改变或者修改。应用到粗编程操作的编程循环的编程脉冲的增量/持续时间可以基于编程循环的数目、指示检测到的断开单元的数量是否超过预定值的信息、指示特定状态是否通过的信息等等。在以上描述的情况下，阈值电压分布的宽度可以朝着较高编程状态的方向变窄。
可以在应用到编程循环的编程脉冲的增量/持续时间被最优地选择为具有阈值电压分布的最终状态的条件下运行根据本发明构思的示例性实施例的细编程操作。
图12是图示根据本发明构思的示例性实施例的细编程操作的编程循环的示图。参考图12，细编程操作的编程循环可以利用编程脉冲的增量ISPP3和持续时间d2来运行。虽然未示出，但验证步骤可以包括粗步骤和细步骤(换句话说，可以使用2步验证方案)。
根据本发明构思的示例性实施例的粗编程操作可以根据细编程操作的预期开始时间(expected time of start)而被不同地执行。换句话说，粗编程操作的类型可以根据细编程操作的预期开始时间而确定。这里，细编程操作的预期开始时间可以由地址扰码来确定。
图13是用于描述根据本发明构思的示例性实施例的利用地址扰码的细编程操作的预期开始时间的示图。参考图13，指示地址扰码的表格的横轴指示串选择线SSL1到SSL4，并且该表格的纵轴指示字线WL1到WL4。字线和串选择线的交叉处指示存储单元的地址。例如，位置A可以是在第一串选择线SSL1和第一字线WL1的交叉处布置的存储单元的位置，并且位置B可以是在第四串选择线SSL4和第三字线WL3的交叉处布置的存储单元的位置。可以对于位于各个地址的存储单元顺序地执行粗编程操作和细编程操作。
在图13中，为了便于描述，假定以诸如①→②→③→④→⑤→⑥→⑦→⑧的顺序执行地址扰码。换句话说，在于第一步骤(①)中执行对第一字线WL1的粗编程操作之后，可以在第二步骤(②)执行对第二字线WL2的粗编程操作。可以在第三步骤(③)中执行对第一字线WL1的细编程操作，可以在第四步骤(④)中执行对第三字线WL3的粗编程操作。然后，可以在第五步骤(⑤)中执行对第二字线WL2的细编程操作。
参考在位置A上的粗编程操作和在位置B上的粗编程操作，细编程操作的预期开始时间可以是不同的。在位置A的情况下，可以执行粗编程操作(0)，然后，在执行七个粗编程操作(例如，1到7)的时间过去之后，可以执行细编程操作(8)。
在位置B的情况下，可以执行粗编程操作(15)，然后，在执行四个粗编程操作(例如，20到23)和七个细编程操作(例如，16到19和24到26)的时间过去之后，可以执行细编程操作(27)。
考虑到执行粗编程操作的时间比执行细编程操作的时间更长，所以在运行与位置B相关联的粗编程操作之后的细编程操作的期望开始时间可以比在运行与位置A相关联的粗编程操作之后的细编程操作的预期开始时间更长。
图13中所图示的地址扰码是示例性的。可以不同地作出对地址扰码的修改或者改变。
在本发明构思的示例性实施例中，粗编程操作的类型可以基于这样的预期时间来确定。例如，如果细编程操作的预期开始时间相对较长，则粗编程操作可以被执行以使得相比于当细编程操作的预期开始时间相对较短时更细地形成阈值电压分布，(或者使得它近似于最终分布或者使得它类似于细编程操作所形成的分布)。
在图1到13中，存储设备10可以根据单元状态确定是否使用重新编程的方法。然而，本发明构思不局限于此。根据本发明构思的示例性实施例的存储设备10可以执行重新编程，并且可以根据单元信息确定粗编程操作的类型。
图14是图示根据本发明构思的示例性实施例的存储器件的框图。参考图14，存储设备20可以包括至少一个非易失性存储器件100a和用于控制非易失性存储器件100a的存储控制器200a。非易失性存储器件100a可以类似于图1中所示的非易失性存储器件100。
非易失性存储器件100a可以根据粗编程操作信息CPINF以不同的方法执行粗编程操作。这里，粗编程操作信息CPINF可以包括与粗编程操作相关联的类型信息。
存储控制器200a可以基于单元状态信息确定粗编程操作的类型，并且可以基于所述确定向非易失性存储器件100a发送粗编程操作信息CPINF。在本发明构思的示例性实施例中，单元信息可以是存储单元的状态信息。在本发明构思的示例性实施例中，单元信息可以是细编程操作的预期开始时间。
根据本发明构思的示例性实施例的存储设备20可以基于单元信息确定粗编程操作的类型。
图15是图示根据本发明构思的示例性实施例的图14的非易失性存储器件100a的框图。参考图15，除了控制逻辑140a之外，非易失性存储器件100a可以与图2的非易失性存储器件100基本上相同。控制逻辑140a可以根据粗编程操作信息CPINF激活第一类型控制逻辑141a和第二类型控制逻辑142a之一。在图15中，图示了控制逻辑140a包括用于指示第一类型粗编程操作的第一类型控制逻辑141a以及用于指示第二类型粗编程操作的第二类型控制逻辑142a的示例。然而，本发明构思不局限于此。例如，粗编程操作的类型的数量可以不限于此公开。
在图1到15中，在重新编程时，数据可以由非易失性存储器件100/100a的缓冲区112缓冲。然而，本发明构思不局限于此。本发明构思可以被实现为包括用于缓冲数据的单独的缓冲存储器。
图16是图示根据本发明构思的示例性实施例的存储设备的框图。参考图16，存储设备30可以包括至少一个非易失性存储器件100b、存储控制器200b和缓冲存储器300。
非易失性存储器件100b可以包括存储区114，该存储区114根据一步编程操作或者多步编程操作来存储多比特数据。存储控制器200b可以基于单元状态信息确定是否执行粗编程操作。当需要粗编程操作时，缓冲存储器300可以缓冲用于多步编程操作的数据。缓冲存储器300可以由诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、PRAM等等的随机存取存储器来实现。
利用根据本发明构思的示例性实施例的存储设备30，将用于多步编程操作的数据可以由缓冲存储器300缓冲。
在图16中，图示了缓冲存储器300位于存储控制器200b之外的示例。然而，本发明构思不局限于此。存储控制器200b可以被实现为包括缓冲存储器300。
图17是图示根据本发明构思的示例性实施例的存储设备的框图。参考图17，存储设备40可以包括至少一个非易失性存储器件100b和存储控制器200c。非易失性存储器件100b可以类似于图16中所示的非易失性存储器件100b。存储控制器200c可以类似于图16的存储控制器200b，除了它包括适配为缓冲将在多步编程操作中使用的数据的缓冲存储器220。缓冲存储器220可以由各种类型的易失性/非易失性存储器件实现。
图18是图示根据本发明构思的示例性实施例的写方法的流程图。
在操作S110中，写请求、数据和地址可以从外部主机提供到存储设备10(参考图1)。在操作S120中，存储控制器200(参考图1)可以检查与输入地址相对应的非易失性存储器件100(参考图1)的存储块的P/E周期值。存储控制器200可以基于该检查结果确定是否执行粗编程操作。例如，如果检查到的P/E周期值小于预定值，则可以执行粗编程操作。如果确定需要粗编程操作，则在操作S130中，可以通过执行多步编程操作将数据存储在存储区114(参考图1)中。另一方面，如果确定不需要粗编程操作，则在操作S135中，可以通过执行一步编程操作将数据存储在存储区114中。
利用根据本发明构思的示例性实施例的写方法，可以基于P/E周期值来确定是否利用多步编程操作存储数据。
图19是图示根据本发明构思的示例性实施例的写方法的流程图。
在操作S210中，写请求、数据和地址可以从外部主机提供到存储设备20(参考图14)。在操作S220中，存储控制器200a(参考图14)可以检查与输入地址相对应的非易失性存储器件100a(参考图14)的存储块的P/E周期值。存储控制器200a可以基于该检查结果确定粗编程操作的类型。例如，如果检查到的P/E周期值大于预定值，则在操作S220中，可以将粗编程操作的类型确定为这样的类型：其使得执行该粗编程操作以形成类似于细编程操作的最终分布的阈值电压分布。在操作S230中，可以通过根据这样确定的粗编程操作的类型执行多步编程操作，来将数据存储在存储区114(参考图14)处。
利用根据本发明构思的示例性实施例的写方法，粗编程操作的类型可以基于P/E周期值来确定，并且多步编程操作可以根据这样决定的粗编程操作的类型来执行。
本发明构思可应用于固态驱动器(SSD)。
图20是图示根据本发明构思的示例性实施例的SSD的框图。参考图20，SSD1000可以包括多个非易失性存储器件1100和SSD控制器1200。
非易失性存储器件1100可以可选地被供应以外部高电压VPPx。非易失性存储器件1100中的每一个可以基于单元状态信息或者单元信息执行粗编程操作，如参考图1到19所述。
SSD控制器1200可以通过多个通道CH1到Chi(i是2或更大的整数)连接到非易失性存储器件1100。SSD控制器1200可以包括至少一个处理器1210、缓冲存储器1220、纠错码(error correcting code，ECC)电路1230、主机接口1250和非易失性存储器接口1260。
缓冲存储器1220可以被配置成临时存储驱动存储控制器1200所需的数据。在本发明构思的示例性实施例中，缓冲存储器1220可以根据操作条件存储错误率表格ERT。缓冲存储器1220可以包括用于存储数据或者命令的多个存储行。这里，多个存储行可以以各种方法映射在高速缓冲行。
缓冲存储器1220可以缓冲将在细编程操作中使用的数据。在图20中，图示了SSD控制器1200包括缓冲存储器1220的示例。然而，本发明构思不局限于此。缓冲存储器1220可以位于SSD控制器1200之外。
ECC电路1230可以计算在写操作时将被编程的数据的ECC值。ECC电路1230可以基于ECC值校正在读取操作时读取的数据的错误。ECC电路1230可以在数据恢复操作中校正非易失性存储器件1100的恢复的数据的错误。虽然未示出，但是还可以提供代码存储器，其存储驱动存储控制器1200所需的代码数据。代码存储器可以由非易失性存储器件形成。
主机接口1250可以与外部设备接口。非易失性存储器接口1260可以与非易失性存储器件1100接口。
根据本发明构思的示例性实施例的SSD1000可以通过在写请求时基于单元状态信息或者单元信息执行粗编程操作来提高编程速度和数据的可靠性。
本发明构思可应用于eMMC(例如，嵌入式多媒体卡(MMC)、moviNAND、iNAND等等)。
图21是图示根据本发明构思的示例性实施例的eMMC的框图。参考图21，eMMC2000可以包括至少一个NAND(与非)快闪存储器件2100和控制器2200。
NAND快闪存储器件2100可以被配置成执行一步编程操作或者多步编程操作。
控制器2200可以通过多个通道连接到NAND快闪存储器件2100。控制器2200可以包括至少一个控制器核2210、主机接口2250和NAND接口2260。至少一个控制器核2210可以控制eMMC2000的总体操作。主机接口2250可以提供主机和控制器2200之间的接口。NAND接口2260可以提供控制器2200和NAND快闪存储器件2100之间的接口。在本发明构思的示例性实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在本发明构思的示例性实施例中，主机接口2250可以是串行接口(例如，超高速(UHS)-II，通用快闪存储装置(UFS)等等)。
存储控制器2200可以基于单元状态信息或者单元信息确定是否执行粗编程操作或者确定粗编程操作的类型。
eMMC2000可以从主机接收电源电压VCC和Vccq。在这里，电源电压VCC(例如，大约3.3V)可以被供应给NAND快闪存储器件2100和NAND接口2260，并且电源电压Vccq(例如，大约1.8V/3.3V)可以被供应给控制器2200。在本发明构思的示例性实施例中，eMMC2000可以可选地被供应以外部高电压。
为了提高性能，根据本发明构思的示例性实施例的eMMC200可以基于单元状态信息或者单元信息确定是否执行粗编程操作以及确定粗编程操作的类型。
本发明构思可应用于UFS。
图22是图示根据本发明构思的示例性实施例的UFS系统3000的框图。参考图22，UFS系统3000可以包括UFS主机3100、UFS设备3200和3300、嵌入式UFS设备3400以及可移除UFS卡3500。UFS主机3100可以是移动设备的应用处理器。UFS主机3100、UFS设备3200和3300、嵌入式UFS设备3400以及可移除UFS卡3500中的每一个可以通过UFS协议与外部设备通信。UFS设备3200和3300、嵌入式UFS设备3400以及可移除UFS卡3500中的至少一个可以由图1、14、16和17中的存储设备10、20、30和40之一实现。
另外，嵌入式UFS设备3400和可移除UFS卡3500可以利用不同于UFS协议的协议执行通信。UFS主机3100和可移除UFS卡3500可以通过各种卡协议(例如，USB快闪驱动(UFD)、MMC、安全数字(SD)、迷你SD、微SD等等)通信。
本发明构思可应用于移动设备。
图23是图示根据本发明构思的示例性实施例的移动设备4000的框图。参考图23，移动设备4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储设备4400和移动RAM4500。
应用处理器4100可以控制移动设备4000的总体操作。通信模块4200可以控制与外部设备的无线/有线通信。显示/触摸模块4300可以显示经应用处理器4100处理的数据并通过触板接收数据。存储器件4400可以存储用户数据。存储设备4400可以是eMMC、SSD、UFS设备等等。存储设备4400可以基于单元状态信息或者单元信息确定是否执行粗编程操作或者确定粗编程操作的类型，如参考图1到19所述。移动RAM4500可以被配置成临时存储移动设备4000的过程操作所需的数据。
根据本发明构思的示例性实施例的移动设备4000可以通过利用执行最优编程操作的存储设备4400来提高性能。
根据本发明构思的示例性实施例的存储系统或存储设备可以用各种类型的封装来封装。例如，根据本发明构思的示例性实施例的非易失性存储器件或者存储控制器可以利用诸如层叠封装(Package on Package，PoP)、球栅阵列(ball grid array，BGA)、芯片尺寸封装(chip scale package，CSP)、塑料带引线芯片载体(plastic leaded chipcarrier，PLCC)、塑料双列直插封装(plastic dual in-line package，PDIP)、叠片内裸片封装(die in waffle pack)、晶片内裸片形式(die in wafer form)、板上芯片(chip onboard，COB)、陶瓷双列直插式封装(ceramic dual in-line package，CERDIP)、塑料标准四边扁平封装(plasticmetric quad flat pack，MQFP)、小外型集成电路(SOIC)、缩小型小外型封装(shrink small outline package，SSOP)、薄型小外型封装(thin small outlinepackage，TSOP)、薄型四边扁平封装(thin quad flat pack，TQFP)、系统级封装(system inpackage，SIP)、多芯片封装(multi chip package，MCP)、晶片级结构封装(wafer-levelfabricated package，WFP)、晶片级处理堆叠封装(wafer-level processed stackpackage，WSP)等等的封装来封装。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但本领域普通技术人员将清楚，可以对本发明构思进行形式和细节上的各种改变而不会脱离权利要求限定的本发明构思的精神和范围。

Claims (27)

1.一种存储设备的写方法，包括：
基于关于存储器件的存储单元的信息确定是否执行粗编程操作，
响应于对将执行粗编程操作的确定，通过执行所述粗编程操作和细编程操作来在所述存储器件中对数据进行编程，以及
响应于对将不执行粗编程操作的确定，通过执行所述细编程操作来在所述存储器件中对数据进行编程，
其中，在所述粗编程操作中，较高编程状态附近的阈值电压分布的范围比较低编程状态附近的阈值电压分布的范围窄。
2.如权利要求1所述的写方法，其中，所述关于存储器件的存储单元的信息包括编程/擦除周期信息、损耗平衡信息或者指示存储单元是否被编程的信息。
3.如权利要求1所述的写方法，其中，所述确定由存储控制器作出。
4.如权利要求1所述的写方法，其中，在所述粗编程操作中编程的数据被经由第一信号线提供给缓冲区。
5.如权利要求4所述的写方法，其中，所述缓冲区被包括在所述存储器件、存储控制器中，或者与所述存储器件和所述存储控制器分开。
6.如权利要求4所述的写方法，其中，在所述细编程操作中编程的数据被经由第二信号线提供给所述存储器件的存储区。
7.如权利要求1所述的写方法，其中，存储控制器给所述存储器件提供是执行所述粗编程操作和所述细编程操作，还是仅执行所述细编程操作的指令。
8.如权利要求1所述的写方法，其中，所述存储器件是非易失性存储器。
9.如权利要求8所述的写方法，其中，所述非易失性存储器具有三维的垂直阵列结构。
10.如权利要求1所述的写方法，其中，所述确定是响应于写请求而作出的。
11.如权利要求1所述的写方法，其中，所述粗编程操作中的编程状态数量基于编程/擦除周期数量。
12.一种存储设备的写方法，包括：
在存储控制器处接收写请求；
在所述存储控制器处基于关于与所述写请求相对应的存储单元的信息确定是否执行粗编程操作；
其中，当关于所述存储单元的信息在初始状态和第一阈值之间时，确定将不执行所述粗编程操作；并且
当所述关于所述存储单元的信息在所述第一阈值和第二阈值之间时，确定将执行所述粗编程操作并且通过执行所述粗编程操作和细编程操作来在所述存储单元中对数据进行编程，
其中，所述关于所述存储单元的信息指示所述存储单元的编程/擦除周期数量。
13.如权利要求12所述的写方法，其中，关于存储器件的存储单元的信息包括编程/擦除周期信息、损耗平衡信息或者指示存储单元是否被编程的信息。
14.如权利要求12所述的写方法，其中，所述第一阈值的编程/擦除周期数量小于所述第二阈值的编程/擦除周期数量。
15.如权利要求14所述的写方法，其中，与较高部分的编程状态相对应的数据在所述粗编程操作期间被编程，并且与较低部分的编程状态相对应的数据在所述粗编程操作期间不被编程。
16.如权利要求15所述的写方法，其中，当关于所述存储单元的信息超过所述第二阈值时，确定将执行所述粗编程操作并且通过执行所述粗编程操作来在所述存储单元中对数据进行编程。
17.如权利要求16所述的写方法，其中，当关于所述存储单元的信息超过所述第二阈值时，所述存储单元的编程/擦除周期数量大于所述第二阈值。
18.如权利要求16所述的写方法，其中，当存储单元的编程/擦除周期数量超过所述第二阈值时，与所有编程状态相对应的数据在所述粗编程操作期间被编程。
19.如权利要求12所述的写方法，其中，在所述粗编程操作中，较高编程状态附近的阈值电压分布的范围比较低编程状态附近的阈值电压分布的范围窄。
20.一种存储设备的写方法，包括：
在存储控制器处接收对地址的写请求；
在所述存储控制器处确定要对与所述地址相关联的存储单元执行的粗编程操作的类型，其中，粗编程操作的类型基于在运行所述粗编程操作之后的细编程操作的预期开始时间；以及
从所述存储控制器向存储器件输出执行所确定类型的粗编程操作的指令。
21.如权利要求20所述的写方法，其中，当所述预期开始时间短时，第一类型粗编程操作中的阈值电压分布窄，并且当所述预期开始时间长时，第二类型粗编程操作中的阈值电压分布宽。
22.一种存储设备的写方法，包括：
基于关于存储器件的存储单元的信息确定将执行的粗编程操作的类型；以及
响应于对将执行的粗编程操作的类型的确定，通过执行所确定类型的粗编程操作和细编程操作来在所述存储器件中对数据进行编程，
其中，所述粗编程操作中的编程脉冲之间的持续时间是不同的。
23.如权利要求22所述的写方法，其中，所述粗编程操作中形成的编程状态的数量随着编程/擦除周期的增加而增加。
24.如权利要求22所述的写方法，其中，在所述粗编程操作中，较低编程状态附近的阈值电压分布的范围比较高编程状态附近的阈值电压分布的范围窄。
25.如权利要求22所述的写方法，其中，所述粗编程操作的编程状态被分成多个组。
26.如权利要求25所述的写方法，其中，所述编程状态组根据它们的阈值电压分布的范围来分组。
27.如权利要求22所述的写方法，其中，所述粗编程操作中的编程脉冲的电压电平的增量被减小。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102125376B1 (ko) 2013-07-01 2020-06-23 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법
KR102133362B1 (ko) * 2013-08-14 2020-07-15 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 프로그램 방법
KR20170011644A (ko) 2015-07-23 2017-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102313017B1 (ko) 2015-08-21 2021-10-18 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 쓰기를 제어하는 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법
KR20170026831A (ko) * 2015-08-28 2017-03-09 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것을 포함하는 데이터 저장 장치 그리고 데이터 저장 장치의 동작 방법.
US10109361B1 (en) * 2017-06-29 2018-10-23 Intel Corporation Coarse pass and fine pass multi-level NVM programming
US10748630B2 (en) * 2017-11-29 2020-08-18 Silicon Storage Technology, Inc. High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks
US10515700B2 (en) * 2018-02-27 2019-12-24 Toshiba Memory Corporation Semiconductor storage device and memory system
KR20190135746A (ko) 2018-05-29 2019-12-09 삼성전자주식회사 쓰기 버퍼 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
JP7408312B2 (ja) 2018-08-03 2024-01-05 キオクシア株式会社 半導体記憶装置、メモリシステム、及び書き込み方法
CN110838329B (zh) * 2018-08-17 2022-04-01 北京兆易创新科技股份有限公司 一种存储器的擦除方法和系统
CN110838321A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种存储器的编程方法和系统
CN110838326B (zh) * 2018-08-17 2022-03-11 北京兆易创新科技股份有限公司 一种存储器的擦除方法和系统
CN110838325A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种存储器的编程方法和系统
CN110838324A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种存储器的编程方法和系统
CN110838320A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种存储器的编程方法和系统
JP7102304B2 (ja) * 2018-09-14 2022-07-19 キオクシア株式会社 メモリシステム
KR102617083B1 (ko) * 2019-05-17 2023-12-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산
JP7132443B2 (ja) * 2019-10-12 2022-09-06 長江存儲科技有限責任公司 メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法
CN110870015B (zh) 2019-10-18 2021-03-12 长江存储科技有限责任公司 对存储器件进行编程和验证的方法以及相关的存储器件
KR20210066630A (ko) 2019-11-28 2021-06-07 삼성전자주식회사 스토리지 장치, 및 상기 스토리지 장치의 동작 방법
US11244734B2 (en) * 2019-12-27 2022-02-08 Sandisk Technologies Llc Modified verify scheme for programming a memory apparatus
US11205473B2 (en) 2020-02-04 2021-12-21 Western Digital Technologies, Inc. Dual SLC/QLC programming and resource releasing
US11137944B1 (en) 2020-03-13 2021-10-05 Western Digital Technologies, Inc. Combined QLC programming method
US11809745B2 (en) 2021-05-13 2023-11-07 Western Digital Technologies, Inc. Multi-fetching data for multi-pass programming within storage devices
TWI791309B (zh) * 2021-07-20 2023-02-01 旺宏電子股份有限公司 非揮發記憶體及其編程方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101329915A (zh) * 2007-06-19 2008-12-24 三星电子株式会社 对存储装置进行编程的方法
CN102543192A (zh) * 2010-12-30 2012-07-04 三星电子株式会社 非易失性存储器件的编程方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169412B1 (ko) 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
US5914988A (en) 1996-04-09 1999-06-22 Thomson Multimedia S.A. Digital packet data trellis decoder
US6145068A (en) 1997-09-16 2000-11-07 Phoenix Technologies Ltd. Data transfer to a non-volatile storage medium
JP3631463B2 (ja) * 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US7173859B2 (en) 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
US7221592B2 (en) 2005-02-25 2007-05-22 Micron Technology, Inc. Multiple level programming in a non-volatile memory device
US7206235B1 (en) * 2005-10-14 2007-04-17 Sandisk Corporation Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling
JP2007305210A (ja) 2006-05-10 2007-11-22 Toshiba Corp 半導体記憶装置
US7391651B2 (en) 2006-05-12 2008-06-24 Elite Semiconductor Memory Technology Inc. Method for programming NAND flash memory device and page buffer performing the same
US8127200B2 (en) 2006-12-24 2012-02-28 Sandisk Il Ltd. Flash memory device and system with randomizing for suppressing errors
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
KR101676816B1 (ko) * 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101802815B1 (ko) * 2011-06-08 2017-12-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR101620025B1 (ko) 2010-02-19 2016-05-24 삼성전자주식회사 데이터 저장 시스템 및 그것의 오픈 블록 관리 방법
US8355280B2 (en) 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
KR101653262B1 (ko) * 2010-04-12 2016-09-02 삼성전자주식회사 멀티-비트 메모리의 프로그램 방법 및 그것을 이용한 데이터 저장 시스템
US8745318B2 (en) * 2011-06-28 2014-06-03 Seagate Technology Llc Parameter tracking for memory devices
KR101903091B1 (ko) * 2011-10-05 2018-10-02 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법
KR101855169B1 (ko) * 2011-10-13 2018-05-09 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR20130049332A (ko) * 2011-11-04 2013-05-14 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
KR101893145B1 (ko) 2011-12-06 2018-10-05 삼성전자주식회사 메모리 시스템들 및 그것들의 블록 복사 방법들
US9053819B2 (en) * 2012-07-11 2015-06-09 Sandisk Technologies Inc. Programming method to tighten threshold voltage width with avoiding program disturb
KR102125376B1 (ko) 2013-07-01 2020-06-23 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101329915A (zh) * 2007-06-19 2008-12-24 三星电子株式会社 对存储装置进行编程的方法
CN102543192A (zh) * 2010-12-30 2012-07-04 三星电子株式会社 非易失性存储器件的编程方法

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