CN104253104B - 管芯-管芯感应通信装置及方法 - Google Patents

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Abstract

本发明涉及管芯‑管芯感应通信装置及方法。感应通信装置的实施例包括第一和第二电流隔离的IC管芯。所述第一IC管芯具有邻近所述第一IC管芯的第一表面的第一线圈,以及所述第二IC管芯具有邻近所述第二IC管芯的第一表面的第二线圈。所述第一IC管芯和所述第二IC管芯被布置成使得所述第一和第二IC管芯的所述第一表面彼此面对,并且所述第一线圈和第二线圈跨过所述第一和第二IC管芯之间的间隙对齐。一个或多个介电组件被直接放置在所述第一和第二线圈之间的间隙内。在操作期间,第一信号被提供给所述第一线圈,并且所述第一线圈将所述信号转换成随时间变化的磁场。所述磁场与产生对应的第二信号的所述第二线圈耦合。

Description

管芯-管芯感应通信装置及方法
技术领域
实施例通常涉及感应通信电路、系统及方法。
背景技术
在各种各样的应用中,不同的电路之间需要电(或电流)隔离,同时启用那些电路之间的通信。“电流隔离”意味着不同的电路之间没有金属的或导电路径。例如,可能需要电流隔离以保护在相对低的电源电压操作的第一电路免受在相对高的电源电压操作的与第一电路不同的第二电路影响。此外,可能需要电流隔离以将连接到第一参考电压(例如,接地)的第一电路与连接到不同的参考电压(例如,浮动参考电压)的第二电路隔离。可能还需要电流隔离以防止由一个电路产生的外来瞬态信号作为有效信号或数据被传送到另一个电路并被其处理。
受益于电流隔离的特定应用可以例如在混合动力电动汽车(HEV)系统中找到。在HEV系统中,包括绝缘栅双极晶体管(IGBT)阵列和对应的栅驱动器(被称为“IGBT电路”)的电路可以被用于纠正AC电源,并给高压电池(例如、300伏(V)或更多)提供所得到的DC电源。在显著低车辆底盘电压(例如,12伏)操作的接地控制电路(例如,包括微控制器)可以被用于给栅驱动器提供控制信号。为了从来自IGBT电路的开关噪声隔离控制电路,可能需要在控制电路和IGBT电路之间提供完全的电流隔离。
在其它系统中,出于安全原因,可能需要将被连接到AC电源线的设备与用户可以触摸的设备的导电部分隔离。在这种系统中,隔离电路可以被用于缓和通过人体流到地面的电流的冲击、烧伤和/或电刑的可能性。
用于提供电隔离的常规技术包括使用光学隔离器、电容性隔离器、基于变压器的隔离器等等。然而,这些技术可以非最优或不适合一些应用,因为它们可以是昂贵的、需要大量的空间、消耗显著的功率和/或具有可能会降低其对于给定应用的期望的一些其它特性。
附图说明
图1是图示根据一个示例实施例的系统的简化电路图,该系统包括提供了第一和第二电路之间的电流隔离的感应通信装置;
图2是根据一个示例实施例的感应通信装置的截面侧视图;
图3是根据另一个示例实施例的感应通信装置的截面侧视图;
图4是根据一个示例实施例的可以被用于感应通信装置的集成电路芯片的截面侧视图;
图5是根据另一个示例实施例的可以被用于感应通信装置的集成电路芯片的截面侧视图;
图6是根据一个示例实施例的包括单一通信路径和单一初级/次级线圈对的感应通信装置的一部分的顶视图;
图7是根据另一个示例实施例的包括单一通信路径和单一初级/次级线圈对的感应通信装置的一部分的顶视图;
图8是根据一个示例实施例的带有两个通信路径的感应通信装置的一部分的顶视图,其中每一个通信路径分别包括单一初级/次级线圈对;
图9是根据另一个示例实施例的带有两个通信路径的感应通信装置的一部分的顶视图,其中每一个通信路径分别包括单一初级/次级线圈对;
图10是根据一个示例实施例的带有单一通信路径的感应通信装置的一部分的顶视图,其中该单一通信路径包括两个初级/次级线圈对;
图11是根据另一个示例实施例的带有单一通信路径的感应通信装置的一部分的顶视图,其中该单一通信路径包括两个初级/次级线圈对;
图12是根据一个示例实施例的制作感应通信装置的方法的流程图。
具体实施方式
如将在下面更详细描述的,本发明所描述的实施例包括可以被合并到系统中的感应通信装置,在该系统中,电路之间需要电流隔离。如将在下面更详细描述的,感应通信装置的实施例包括至少两个IC管芯,其中每一个IC管芯包括至少一个导电线圈,所述导电线圈被布置成使得它们各自对应的线圈跨过间隙彼此对齐。一个或多个介电组件(包括物理介质结构)可以被放置在间隙内,其中介电组件具有提供线圈之间所需水平的电流隔离的属性。在实施例中,为了提供顶部IC管芯的导电线圈和其顶面上的焊盘之间的导电连接,顶部IC管芯可以包括导电硅通孔。虽然术语“硅通孔”在本发明中被使用,但是应了解,实施例可以包括由材料而不是硅(例如,砷化镓、氮化镓、锗等等)形成的半导体衬底。因此,术语“硅通孔”应被解释为包括延伸通过半导体衬底而不是硅衬底的通孔。根据实施例,IC管芯还可以包括耦合于线圈的通信电路(例如,发射器、接收器和/或收发器电路),其中通信电路将来自导电的通信信号的输入信号转换成感应通信信号,并且在通信信号已被感应地传送之后,将通信信号转换成输入信号的近似值。根据实施例,第一和第二IC管芯和中间介电组件都在单一集成电路封装中被封装。
图1是图示根据一个示例实施例的系统100的简化电路图,该系统100包括提供了第一和第二电路110、120之间的电流隔离的感应通信装置130。因此,感应通信装置130替代地可以被称为“电流隔离装置”。在系统100中,虽然电路110、120也可以在没有电压差的情况下操作,但是第一电路110可以以相对低的电源电压操作,并且第二电路120可以以与电路110不同的电压操作。此外或替代地,虽然电路110、120也可以被联接到相同的电压参考点,但是第一电路110可以被联接到第一电压参考点(例如,接地),并且第二电路120可以被联接到不同的电压参考点(例如,浮动电压电平)。系统100可以例如形成了HEV的电池充电系统的一部分(例如,第一电路110可以包括控制电路,而第二电路120可以包括IGBT和关联的栅驱动器的阵列)、AC电源隔离系统的一部分,或可以形成另一种类型的系统的一部分,其中需要第一和第二电路之间的电流隔离。
在实施例中,电感通信装置130的各个组件在单一封装中(例如,气腔封装或过塑封装)被封装。这些组件包括第一集成电路(IC)管芯140、第二IC管芯150以及被放置在第一和第二IC管芯之间的一个或多个介电组件140、150(包括介电结构160)。如本发明所使用的,“介电组件”可以是气隙或包括介电材料的物理结构(例如,一层介电材料层或包括介电材料的另一种类型的结构)。如将在后面的图中更好地图示的,第一和第二IC管芯140、150相对于彼此被物理地布置以跨过间隙170提供第一和第二IC管芯140、150之间的感应通信,间隙170包括介电结构160。在一些实施例中,介电结构160可以基本上填充了第一和第二IC管芯140、150的表面之间的间隙170。在其它实施例中,一个或多个气隙可以存在于间隙170内(即,间隙170可以不完全被介电结构160填充)。
在图1所示的实施例中,感应通信装置130支持了电路110、120之间的双向通信。尤其,沿着第一电路110和第二电路120之间的前向通信路径,感应通信装置130包括第一发射器电路142和在第一IC管芯140内的第一(初级)线圈144、以及第二(次级)线圈154和在第二IC管芯150内的第一接收器电路152。沿着第二电路120和第一电路110之间的反向通信路径,感应通信装置130包括第二发射器电路156和在第二IC管芯150内的第三(初级)线圈158,以及第四(次级)线圈148和在第一IC管芯140内的第二接收器电路146。第一和第二IC管芯140、150还可以包括被配置成增强初级/次级线圈对之间的共振的调谐电容器(未图示)。
虽然感应通信装置130被示出以提供前向通路和一个反向通信路径(例如,如也在图8和图9中所示的),感应通信装置的其它实施例可以仅仅提供一个通信路径(即,只有一个前向或反向通信路径,诸如在图6和图7所示的),或在特定方向上提供多个通信路径(例如,多个前向和/或反向通信路径,诸如在图10和图11所示的)。替代地,一个或多个通信路径可以是双向的,并且每一个IC管芯140、150可以包括收发器电路,而不是发射器或接收器电路。在这样的实施例中,在前向或反向方向上的通信可以以时间双工方式进行,并且线圈144、148、154、158中的每一个可能交替充当初级线圈和次级线圈。此外,通信可以以全双工方式进行,其中通信可以同时在前向和反向方向上在初级和次级线圈之间进行。虽然收发器型实施例在下面没有被广泛讨论,但是应了解,这样的实施例落入本发明主题的范围内。
在其它替代实施例中,发射器电路、接收器电路或收发器电路可以在单独的集成电路上由其关联的线圈形成。在这样的实施例中,包括线圈的IC以及包括对应的通信电路的IC可以都被包括在单一封装装置中,或可以被包括在独特封装装置中。
在操作期间,发射器电路142、156分别经由输入节点132、138接收输入信号。发射器电路142、156然后将输入信号转换成分别适合于初级线圈144、158的感应通信的形式。尤其,在实施例中,每一个发射器电路142、156给它所耦合的初级线圈144、158提供了随时间变化的(例如,振荡)的驱动信号(例如,以正弦波、方波或其它波形的形式的交流电)。初级线圈148、158将驱动信号转换成随时间变化的磁场或围绕初级线圈144、158的磁通,其在本发明中被称为“通信信号”。由每一个初级线圈144、158产生的随时间变化的磁场或磁通通过介电结构160(以及其它介电组件,如果它们存在于间隙170内)延伸跨过间隙170并且与对应的次级线圈148、154耦合。尤其,通信信号通过初级/次级线圈对之间的磁感应耦合从每一个初级线圈144、158传送到每一个次级线圈154、148。响应于通信信号与每一个次级线圈148、154耦合,次级线圈148、154产生了交变波形或电压,其由每一个次级线圈148、154所耦合的接收器电路146、152接收。接收器电路146、152然后将分别从次级线圈148、154接收的信号转换成输入信号的重构版本,并且将输入信号的重构版本分别在输出节点134、136提供给第一和第二电路110、120。
在实施例中,第一发射器电路142耦合在第一电路110的输出和初级线圈144之间,而第二发射器电路156耦合在第二电路120的输出和初级线圈158之间。根据实施例,每一个发射器电路142、156包括振荡器(未图示)和驱动电路,所述驱动器电路被配置成给它所耦合的初级线圈144、158提供随时间变化的驱动信号。例如,驱动电路可以从第一电路110接收输入信号(例如,携带信息的方波),并且可以将输入信号转换成具有对初级/次级线圈对之间的感应通信导电的特性的交变信号。根据实施例,例如,驱动电路可以实施振幅移键控(ASK)调制以表示在输入信号中传送的数字数据。尤其,例如,驱动电路可以实施开关键控(OOK),其中当输入信号具有相对高的逻辑电平(例如,指示二进制1)的时候,驱动电路以由振荡器建立的频率产生载波,并且当输入信号具有相对低的逻辑电平(例如,指示二进制零)的时候,限制产生载波。在替代实施例中,驱动电路可以实施其它调制技术(例如,频率调制、相位调制或其它技术)。根据实施例,在驱动信号中传送的载波可以具有在大约200兆赫(MHz)和大约400兆赫(例如,300兆赫)之间的带中的频率,虽然载波在其它带中也可能具有更高或更低的频率。
第一接收器电路152耦合在次级线圈154和第二电路120的输入之间,而第二接收器电路146耦合在次级线圈148和第一电路110的输入之间。根据实施例,每一个接收器电路146、152包括放大器、检测器(未图示)和被配置成将从它所耦合的次级线圈154、148接收的随时间变化的通信信号转换成信号的重构版本的其它电路,其中该信号的重构版本沿着每一个通信路径被输入到对应的发射器电路142、156。
介电结构160(以及其它介电组件,如果存在于间隙170内)被放置在每一个初级/次级线圈对之间(即,第一和第二线圈144、154之间以及第三和第四线圈148、158之间)。在其它实施例中,虽然单一介电结构160被图示,但是可以使用不同的介电结构(例如,对于每一个初级/次级线圈对的一个介电结构),或介电结构160可以由带有不同的介电性能的不同层组成。此外,如前面所提到的,其它介电组件可以存在于间隙170内。介电结构160(以及其它介电组件,如果存在于间隙170内)提供了第一IC管芯140和第二IC管芯150之间的DC隔离(电流隔离),从而提供了第一电路110和第二电路120之间的隔离。所提供的DC隔离电平受介电结构160和间隙170内任何其它介电组件的组合厚度(或者由介电结构160和其它介电组件建立的间隙170的宽度,如果存在的话)以及介电结构160以及间隙170内任何其它介电组件的介电常数的影响。例如,介电结构160和其它介电组件,如果存在的话,可以被配置成提供在大约1.0千伏(KV)至大约4.0千伏,或更理想的是从大约2.0KV至大约5.0KV的DC隔离,虽然介电结构160和其它介电组件,如果存在的话,也可以被配置成提供更多或更少的DC隔离。
现在将更详细地描述感应通信装置(例如,装置130)和IC管芯的配置以及插入的介电结构(例如,IC管芯140、150和介电结构160的配置)的各种实施例。例如,图2是根据一个示例实施例的感应通信装置200(例如,图1的感应通信装置130)的截面侧视图。在实施例中,感应通信装置200包括第一IC管芯210、第二IC管芯230、被放置在第一和第二IC管芯210、230之间的介电结构240、多个引线272、274以及多个引线接合250、260。在替代实施例中,任一组或两组引线接合250、260可以由其它类型的电连接(例如,焊接凸点、螺柱凸点和/或直接管芯附着结构)替代。此外,感应通信装置200可以包括支撑结构270和封装280。尤其,在图2的实施例中,图2的感应通信装置200的电子组件被容纳在过塑封装(即,电组件在其中基本上被包裹在非导电(例如,塑料)密封材料中的封装)中。如前面所提到的,感应通信装置的实施例替代地可以包括被容纳在气腔封装(即,电组件在其中位于封装中的气腔中的封装,其中气腔通常用盖子密封)中。
第一IC管芯210包括至少一个线圈212(例如,图1的初级线圈144、158或次级线圈148、154)、通信电路214的至少一个实例(例如,图1的发射器电路142、156;接收器电路146、152或收发器电路)、多个焊盘216以及各种导电迹线以及互连线圈212、通信电路214和焊盘216的通孔。在替代实施例中,如前面所提到的,通信电路214可以被包括在与包括线圈212的管芯相同的封装中的单独管芯内,或者通信电路214可以被分别封装。在任何上述的实施例中,焊盘216可以被认为是电耦合于线圈212(例如,直接或间接地通过通信电路214)。
类似地,第二IC管芯230包括至少一个线圈232(例如,图1的初级线圈144、158或次级线圈148、154)、通信电路234的至少一个实例、多个焊盘236以及各种导电迹线以及互连线圈232、通信电路234和焊盘236的通孔。如与第一IC管芯210的情况一样,在替代实施例中,通信电路234可以被包括在与包括线圈232的管芯相同的封装中的单独管芯内,或者通信电路234可以被分别封装。在任何实施例中,焊盘236可以被认为是电耦合于线圈232(例如,直接或间接地通过通信电路234)。
线圈212、232中的一个可以起到初级线圈的作用,而线圈212、232可中的另一个可以起到次级线圈的作用,或者线圈212、232在交变时间(例如,在收发器型实施例中)都可能起到初级和次级线圈的作用。无论哪种方式,线圈212、232分别临近IC管芯210、230的表面208,228,其中它们都包括在内。如本发明所使用的,术语“临近表面”,当指线圈位置的时候,意味着该线圈的一部分被暴露在表面上,或者一个或多个非导电材料层(例如,氧化层)被部署在线圈上,其中非导电材料层的表面建立了IC的表面。
在任何情况下,线圈212、232所临近的第一和第二IC管芯210、230的表面208、228被布置成在装置200内彼此面对,使得线圈212、232跨过由介电结构240建立的间隙彼此对齐。跨过间隙的线圈212、232使得线圈212、232之间能够发生感应通信。
介电结构240被直接放置在线圈212、232之间的间隙内,并且可以横向延伸到线圈212、232之外。根据实施例,介电结构240的厚度248基本上等于线圈212、232之间的间隙的宽度。因此,线圈212、232(并且因此IC管芯210、230)之间的电流隔离电平直接与介电结构240的厚度248以及形成介电结构240的材料相关。在其它实施例中,其它介电组件也可以存在于线圈212、232之间的间隙内。根据实施例,介电结构240的厚度可能在大约25微米(μm)至大约400微米的范围中,或更理想的是从大约100μm至大约200μm的范围中,虽然介电结构240也可以更薄或更厚。根据另一个实施例,介电结构240具有宽度242,该宽度足以允许介电结构240延伸到第一和第二IC管芯210、230的重叠边缘218以外给定距离244、246。介电结构240延伸到IC管芯210、230的重叠边缘218、238以外可能导致降低边缘效应,其中该边缘效应可以存在于重叠边缘218、238附近。
介电结构240可以具有在大约2.0至大约5.0的范围中的介电常数,但是介电结构240也可以具有更低或更高的介电常数。根据实施例,介电结构240包括选自于聚酰亚胺、聚四氟乙烯和苯并环丁烯的材料或带有合适的介电常数的其它材料。根据特定实施例,介电结构240具有粘合的顶部和/或底部(例如,介电结构240可以被配置为从上述材料中制成的带)。在各种实施例中,介电结构240可以由单一材料层形成,或者介电结构240可以由单一材料的多个层或多种材料形成。
在实施例中,支撑结构270和引线272、274可以形成引线框的多个部分。在所图示的实施例中,支撑结构270和引线272、274不共面。因此,支撑结构270基本上与器件200的底面一致,并且引线272、274在装置200的底面和顶面之间的位置从装置200的侧面延伸。在替代实施例中,支撑结构270和引线272、274可以共面。在这种实施例中,引线可以从装置200的底部向外延伸,或者引线可以在装置200的侧面(例如,在扁平无引线型封装中)终止。
在图2所示的实施例中,第一IC管芯210耦合于支撑结构270,介电结构240被放置在第一IC管芯210的表面208上,以及第二IC管芯230耦合于介电结构240的顶面。第一和第二IC管芯210、230的表面208、228多个部分彼此重叠以允许线圈212、232彼此对齐。第一IC管芯210的焊盘216经由引线接合250耦合于从装置200的第一侧面延伸的引线272。尤其,每一个引线接合250的第一端部252耦合于第一IC管芯210的焊盘216,以及每一个引线接合250的第二端部254耦合于引线272。类似地,第二IC管芯230的焊盘236经由引线接合260耦合于从装置200的第二侧面延伸的引线274。尤其,每一个引线接合260的第一端部262耦合于第二IC管芯230的焊盘236,以及每一个引线接合260的第二端部264耦合于引线274。引线272、274可以对应于输入节点和输出节点(例如,其中引线272、274中的一个可以对应于图1的输入节点132、138中的一个,以及引线272、274中的另一个可以对应于图1的输出节点134、136中的一个)。在其它实施例中,虽然引线接合250、260被示为分别耦合于引线272、274的顶面和底面,但是引线接合250、260可以耦合于与图2所示的表面不同的表面。此外,如前面所提到的,任一组或两组引线接合250、260可以替换为其它类型的电连接(例如,焊接凸点、螺柱凸点和/或直接管芯附着结构)。
图2所示的截面图描绘了引线272、274之间的单一通信路径。例如,通信路径的方向可以是从引线272到引线274。在这种情况下,第一IC管芯210的通信电路214可以是发射器电路(例如,图1的发射器电路142或156),并且第一IC管芯210的线圈212可以是初级线圈(例如,图1的初级线圈144或158)。相反,第二IC管芯230的通信电路234可以是接收器电路(例如,图1的接收器电路146或152),并且第二IC管芯230的线圈232可以是次级线圈(例如,图1的次级线圈148或154)。替代地,通信路径的方向可以是从引线274到引线272。在这种情况下,第二IC管芯230的通信电路234可以是发射器电路(例如,图1的发射器电路142或156),并且第二IC管芯230的线圈232可以是初级线圈(例如,图1的初级线圈144或158)。相反,第一IC管芯210的通信电路214可以是接收器电路(例如,图1的接收器电路146或152),并且第一IC管芯210的线圈212可以是次级线圈(例如,图1的次级线圈148或154)。替代地,通信电路214、234可以是收发器电路,其可以以时间双工方式起到发射器电路和接收器电路两者的作用。在这样实施例中,线圈212、232中的每一个可以在起到初级线圈的作用和起到次级线圈的作用之间交替。虽然在图2中只描绘了单一通信路径,但是感应通信装置200在与图2中描绘的通信路径相同和/或相反的方向上还可以包括一个或多个附加通信路径。
在图2-11所示的实施例中,线圈、通信电路和焊盘的各种相对定向被传送。尤其,在图2-11所示的实施例的每一个中,线圈、通信电路和焊盘被示为放置在各自IC管芯的空间上分离的部分中。应了解,在替代实施例中,IC管芯的的通信电路和焊盘可以被放置在相对于IC管芯的线圈的任何合适位置。例如,但不是限制的方式,通信电路的全部或部分可以被放置在线圈的下面或线圈的中心。线圈、通信电路和焊盘的任何合适相对定向旨在被包括在本发明主题的范围内。
在图2所示的实施例中,引线接合260在第二IC管芯230的底面228上的焊盘之间延伸到引线274的底面。对于可制作性原因,可以期望使用在第二IC管芯的顶面和封装引线之间延伸的引线接合。根据另一个实施例,在本发明中被称为“硅通孔”或“TSV”实施例中,第二IC管芯包括多个硅通孔(TSV),它使焊盘能够被提供在第二IC管芯的顶面上。
图3是根据另一个示例实施例(TSV实施例)的感应通信装置300(例如,图1的感应通信装置130)的截面侧视图。感应通信装置300类似于感应通信装置200(图2),除了感应通信装置300还包括多个TSV338,多个TSV338使焊盘336能够被形成在第二IC管芯330的顶面上。
在实施例中,如图2所示的实施例一样,感应通信装置300包括第一IC管芯310、第二IC管芯330、位于第一和第二IC管芯310、330之间的介电结构340、多个引线372、374以及多个引线接合350、360。在替代实施例中,任一组或两组引线接合350、360可以被替换为其它类型的电连接(例如,焊接凸点、螺柱凸点和/或直接管芯附着结构)。此外,感应通信装置300可以包括支撑结构370和封装380。虽然感应通信装置300被示为呈现为过塑封装,但是它也可以呈现为气腔封装。在感应通信装置300的各种元件类似于感应通信装置200的元件的方面来说,在下面将仅仅简要描述那些元件。
第一IC管芯310包括至少一个线圈312(例如,图1的初级线圈144、158或次级线圈148、154)、通信电路的至少一个实例(例如,图1的发射器电路142、156;接收器电路146、152或收发器电路)、多个焊盘316以及各种导电迹线以及互连了线圈312、通信电路314和焊盘316的通孔。在替代实施例中,如前面所提到的,通信电路314可以被包括在与包括线圈312的管芯相同的封装中的单独管芯内,或者通信电路314可以被分别封装。在任何上述的实施例中,焊盘316可以被认为是电耦合于线圈312(例如,直接或间接地通过通信电路314)。
第二IC管芯330包括至少一个线圈332(例如,图1的初级线圈144、158或次级线圈148、154)、通信电路334的至少一个实例、多个焊盘336、多个TSV338、以及各种导电迹线、以及互连了线圈332、通信电路334和焊盘336和TSV338的通孔。如与第一IC管芯310的情况相同,在替代实施例中,通信电路334可以被包括在与包括线圈332的管芯相同的封装中的单独管芯内,或者通信电路334可以被分别封装。在任何实施例中,焊盘336可以被认为是电耦合于线圈332(例如,直接或间接地通过通信电路334),其中焊盘336和线圈332之间的至少一部分电连接包括TSV338。
线圈312、332中的一个可以起到初级线圈的作用,而线圈312、332中的另一个可以起到次级线圈的作用,或者线圈312、332在交变时间(例如,在收发器型实施例中)可能都起到初级和次级线圈的作用。线圈312、332所临近的第一和第二IC管芯310、330的表面308、328被布置成在装置300内彼此面对,使得线圈312、332跨过由介电结构340建立的间隙彼此对齐。线圈312、332跨过间隙的对齐使得感应通信能够在线圈312、332之间发生。
介电结构340被直接放置在线圈312、332之间的间隙内,并且可以横向延伸到线圈312、332以外。根据实施例,介电结构340的厚度348基本上等于线圈312、332之间的间隙的宽度。在其它实施例中,其它介电组件也可以存在于线圈312、332之间的间隙内。
根据实施例,第一IC管芯310比第二IC管芯330宽,并且介电结构340具有宽度342,该宽度足以允许介电结构340延伸到第二IC管芯330的边缘326以外距离344、346。介电结构340延伸到IC管芯330的边缘326以外可能导致降低边缘效应,包括电弧放电或短路,其中该边缘效应可以存在于边缘326附近。在其它实施例中,第一和第二IC管芯310、330可以具有大致相等的宽度,或第二IC管芯330可以比第一IC管芯310宽。在后者的实施例中,介电结构340可以延伸到第一IC管芯310的边缘以外。
支撑结构370和引线372、374可以形成引线框的一部分。在所示的实施例中,支撑结构370和引线372、374不共面。在替代实施例中,支撑结构370和引线372、374可以共面。
在图3所示的实施例中,第一IC管芯310耦合于支撑结构370,介电结构340被放置在第一IC管芯310的表面308上,以及第二IC管芯330的表面328耦合于介电结构340的顶面。第一和第二IC管芯310、330的表面308、328彼此重叠以允许线圈312、332彼此对齐。第一IC管芯310的焊盘316经由引线接合350耦合于从装置300的第一侧面延伸的引线372。尤其,每一个引线接合350的第一端部352耦合于第一IC管芯310的焊盘316,以及每一个引线接合350的第二端部354耦合于引线372。类似地,第二IC管芯330的焊盘336经由引线接合360耦合于从装置300的第二侧面延伸的引线374。尤其,每一个引线接合360的第一端部362耦合于临近第二IC管芯330的表面324的焊盘336,以及每一个引线接合360的第二端部364耦合于引线374。TSV338使得焊盘336能够被放置在第二IC管芯330的表面324上或临近表面324,使得引线接合360可以从第二IC管芯330的表面324延伸到引线374的顶面。引线372、374可以对应于输入节点和输出节点(例如,引线372、374中的一个可以对应于图1的输入节点132、138中的一个,以及引线372、374中的另一个可以对应于图1的其中输出节点134、136中的一个)。
图3所示的截面图描绘了引线372、374之间的单一通信路径。虽然在图3中只描绘了单一通信路径,但是感应通信装置300在与图3中描绘的通信路径相同和/或相反的方向上还可以包括一个或多个附加通信路径。
现在将结合图4和图5描述IC管芯(例如,IC管芯210、230、310和330)的实施例的更详细例子。尤其,图4是根据一个示例实施例可以被用作图2的感应通信装置的第一和第二IC管芯210、230或图3的第一IC管芯310的IC管芯400的截面侧视图。IC管芯400包括半导体衬底402和积聚结构410,积聚结构410包括在半导体衬底402的顶面上的多个导电层412、413、414、415和介电层416、417、418、419。形成了通信电路430的各个有源组件形成于半导体衬底402内。例如,在各种实施例中,通信电路430可以是发射器电路(例如,图1的发射器电路142或156)、接收器电路(例如,图1的接收器电路146或152)或收发器电路。通信电路430的组件通过形成于一些或所有导电层412-415内的导电迹线以及形成于导电层412-415之间的导电通孔互连。至少一个焊盘450可以形成于最上面的导电层415,以及焊盘450可以通过穿过介电层416-419形成的导电通孔以及形成于导电层412-414内的通孔之间的导电迹线电耦合于通信电路430。当IC管芯400被合并到感应通信装置(例如,图1-图3的装置130、200、300)内的时候,引线接合(例如,图2、图3的引线250、260或350)可以耦合于焊盘450和引线装置(例如,图2、图3的引线272、274或372)之间。例如,焊盘450可以对应于焊盘,所述焊盘被配置成从外部电路接收通信信号,或给外部电路提供通信信号(例如,图2、图3的焊盘216、236或316,与图1的节点132、134、136或138中的一个相对应)。
此外,IC管芯400包括线圈440(例如,图1-图3的线圈144、148、154、158、212、232、312中的一个),该线圈包括形成于一个或多个最上面的导电层413-415内(即,形成为临近IC管芯400的顶面400)的多个基本上同心的导电环441、442、443。例如,在图4所示的实施例中,线圈440包括形成于最上面的三个导电层413-415内的导电环。在各个层413-415内的导电环通过导电通孔444、445互连,以形成具有电耦合于通信电路430的第一和第二端部的连续导电线圈。例如,线圈440的第一端部可以通过导电通孔446以及线圈440和通信电路430之间的其它导电结构(未图示)耦合于通信电路430,并且线圈440的第二端部可以通过导电通孔447以及线圈440和通信电路430之间的其它导电结构(未图示)耦合于通信电路430。在其它实施例中,线圈440可以使用比三个导电层更少或更多的导电层被形成,和/或线圈440的端部可以位于相同导电层上。此外,所示的互连同心导电环441-443的通孔444、445的位置可以位于其它位置,和/或多个通孔可以被用于提供构建连续线圈440的多个跨接。
在各种实施例中,最上面的介电层420可覆盖可以不覆盖线圈440。在最上面的介电层420不覆盖线圈440的实施例(例如,在图4所示的实施例)中,覆盖了线圈440的最上面的介电层420的部分的高度有助于IC管芯400和放置在IC管芯400上的第二管芯400(未图示)之间的间隙的厚度(例如,图2、图3的间隙的厚度248、348)。此外,当根据本发明所讨论的实施例布置的时候,覆盖线圈440的最上面的介电层420的部分可以有助于IC管芯400和第二IC管芯之间的电流隔离的整体水平。
根据图3所示的TSV实施例,图5是根据示例实施例的可以被用于感应通信装置(例如,图1、图3的感应通信装置130或300)的第二IC管芯500(例如,图3的IC管芯330)的截面侧视图。IC管芯500包括半导体衬底502和积聚结构510,积聚结构510包括多个位于半导体衬底502的第一表面504上的导电层512、513、514、515和介电层516、517、518、519、520。为了与图3一致并提高认识,IC管芯500在与图3的IC管芯330相同的方向示出(即,线圈540朝下临近于IC管芯500的表面508)。
形成了通信电路530的各个有源组件形成于半导体衬底502内。例如,在各种实施例中,通信电路530可以是发射器电路(例如,图1的发射器电路142或156)、接收器电路(例如,图1的接收器电路146或152)或收发器电路。通信电路530的组件通过形成于一些或所有导电层512-515内的导电迹线以及形成于导电层512-515之间的导电通孔互连。
根据实施例,一个或多个焊盘550可以形成为接近(例如,在上面)半导体衬底502的第二表面506。焊盘550可以电耦合于通信电路530,其中连同形成于一个或多个导电层512-515内的一个或多个导电迹线,导电TSV560延伸通过半导体衬底502(例如,在半导体衬底502的表面504和506之间延伸)。当IC管芯500被结合到感应通信装置(例如,图1、图3的装置130、300)的时候,引线接合(例如,图3的引线接合360)可以耦合于焊盘550和装置引线(例如,图3的引线374)之间。例如,焊盘550可以对应于焊盘,所述焊盘被配置成从外部电路接收通信信号,或给外部电路提供通信信号(例如,图3的焊盘336,与图1的节点132、134、136或138相对应)。
此外,IC管芯500包括线圈540(例如,图1、图3的线圈144、148、154、158、332中的一个),该线圈包括形成于一个或多个最上面的导电层513-515内(即,形成为临近IC管芯500的表面508)的多个基本上同心的导电环541、542、543。例如,在图5所示的实施例中,线圈540包括形成于最上面的三个导电层513-515内的导电环。在各个层513-515内的导电环通过导电通孔544、545互连以形成具有电耦合于通信电路530的第一和第二端部的连续导电线圈。例如,线圈540的第一端部可以通过导电通孔546以及线圈540和通信电路530之间的其它导电结构(未图示)耦合于通信电路530,并且线圈540的第二端部可以通过导电通孔547以及线圈540和通信电路530之间的其它导电结构(未图示)耦合于通信电路530。在其它实施例中,线圈540可以使用比三个导电层更少或更多的导电层被形成,和/或线圈540的端部可以位于相同导电层上。此外,所示的互连了同心导电环541-543的通孔544、545的位置可以位于其它位置,和/或多个通孔可以被用于提供构建了连续线圈540的多个跨接。
在各种实施例中,最上面的介电层520可覆盖或可以不覆盖线圈540。在最上面的介电层520不覆盖线圈540的实施例(例如,在图5所示的实施例)中,覆盖了线圈540的最上面的介电层520的部分的高度有助于IC管芯500和放置在IC管芯500下的另一个IC管芯(例如,图4的IC管芯400)之间的间隙的厚度(例如,图3的间隙的厚度348)。此外,当根据本发明所讨论的实施例布置的时候,覆盖了线圈540的最上面的介电层520的部分可以有助于IC管芯500和其它IC管芯之间的电流隔离的整体水平。
现在将结合图6-图11描述不同类型的IC管芯在感应通信装置内的布置的各种实施例。尤其,图6-图11描绘了包括包括了单一初级/次级线圈对(图6、图7)的单一通信路径、多个平行通信路径,其中每一个通信路径包括单一初级/次级线圈对(图8、图9)以及包括了多个初级/次级线圈对(图10、图11)的单一通信路径。
图6是根据一个示例实施例的具有包括了单一初级/次级线圈对612、632的单一通信路径的感应通信装置600的一部分的顶视图。尤其,图6图示了第一IC管芯610的顶面,该第一IC管芯包括临近第一IC管芯610的顶面的第一线圈612、第一通信电路614(例如,发射器、接收器或收发器电路)以及多个第一焊盘616。线圈612由连续的导电结构组成(即,在输入端子620和输出端子622之间是连续的),该导电结构包括可以位于第一IC管芯610的多个导电层内的多个基本上同心的导电环。在图6(以及在图7-图11)中,线圈610好像不由在输入端子620和输出端子622之间的连续的导电结构组成,因为线圈612内示出有各种明显的不连续性。不连续性被示出以简化线圈612的描绘,并且还表示线圈的同心环可以通过导电通孔耦合于底层导电层内的同心环,并且传送该线圈612的结构可以是多层结构,该多层结构包括多个跨接以建立连续的导电结构。
图6还描绘了覆盖并且部分重叠第一IC管芯610的第二IC管芯630的边缘。第二IC管芯630包括第二线圈632(未具体表现为第二线圈632基本上对齐并覆盖第一线圈612)、第二通信电路634以及第二多个焊盘636(使用虚线被描绘以表示它们位于管芯630的底面)。一些第一和第二焊盘616、636可以被用于接收电源电压(例如,电源和接地),而其它第一和第二焊盘616、636可以被用于接收输入信号、传送输出信号、接收控制信号或传送其它类型的信号。虽然每一组第一和第二焊盘616、636被示出为包括四个焊盘616、636,但是每一个IC610、630可以包括更多或更少的焊盘。
图6还描绘了介电结构640的边缘,其中它被第二IC管芯630部分遮盖。介电结构640的左边缘和右边缘是使用虚线和点线被描绘的以更容易地从将介电结构640的周界与第一和第二IC管芯610、630的周界区分开。如前面所讨论的,当被布置以提供第一和第二IC管芯610、630的线圈612、632之间的感应通信的时候,线圈612、632所临近的第一和第二IC管芯610、630的表面被定向为彼此面对。此外,线圈612、632跨过间隙(例如,图1的间隙170)基本上彼此对齐,其中该间隙至少部分由介电结构640建立。如图所示,介电结构640被布置成使得存在于线圈612、632的重叠的整个区域。此外,在实施例中,介电结构640可以具有宽度642,以便介电结构640延伸到第一和第二IC管芯610、630的重叠边缘618、638之外。
图6描绘的实施例提供了单一单向或双向通信路径。例如,当第一通信电路614包括发射器电路并且第二通信电路634包括接收器电路的时候,单向通信路径可以在图6中从左至右建立,或者更具体地说,通过发射器电路614、第一线圈612、第二线圈632、接收器电路634以及第二焊盘636从第一焊盘616建立。相反,当第一通信电路614包括接收器电路并且第二通信电路634包括发射器电路的时候,单向通信路径可以在图6中从右至左建立,或者更具体地说,通过发射器电路634、第二线圈632、第一线圈612、接收器电路614以及第一焊盘616从第二焊盘636建立。当第一和第二通信电路614、634分别包括收发器电路的时候,时间双工的双向通信路径可以在第一和第二焊盘616、636之间建立。
类似于图6的实施例的TSV实施例在图7被描绘,其中图7是根据一个示例实施例的感应通信装置700的一部分的顶视图,其中该感应通信装置带有包括了单一初级/次级线圈对712、732的单一通信路径。尤其,图7图示了第一IC管芯710的顶面,其中该第一IC管芯710包括临近第一IC管芯710的顶面的第一线圈712、第一通信电路714(例如,发射器、接收器或收发器电路)以及临近第一IC管芯710的顶面的多个第一焊盘750。线圈712包括连续的导电结构(即,在输入端子720和输出端子722之间是连续的),该导电结构包括位于第一IC管芯710的多个导电层内的多个基本上同心的导电环。
图7还描绘了覆盖了第一IC管芯710的第二IC管芯730的顶面。第二IC管芯730包括第二线圈732(未具体表现为第二线圈732基本上对齐并覆盖第一线圈712)、第二通信电路734以及临近第二IC管芯730的顶面的第二多个焊盘752。根据实施例,用虚线圈表示的TSV760位于第二焊盘752下面并与其电连接,其中第二焊盘752被暴露在第二IC管芯730的顶面。一些第一和第二焊盘750、752可以被用于接收电源电压(例如,电源和接地),而其它第一和第二焊盘750、752可以被用于接收输入信号、传送输出信号、接收控制信号或传送其它类型的信号。虽然每一组第一和第二焊盘750、752被示出为包括四个焊盘750、752,但是每一个IC710、730可以包括更多或更少的焊盘。
图7还描绘了介电结构740,其中它被第二IC管芯730部分遮盖。如前面所讨论的,当被布置以提供第一和第二IC管芯710、730的线圈712、732之间的感应通信的时候,线圈712、732所临近的第一和第二IC管芯710、730的表面被定向为彼此面对。此外,线圈712、732跨过间隙(例如,图1的间隙170)基本上彼此对齐,其中该间隙至少部分由介电结构740建立。如图所示,介电结构740被布置成使得其存在于线圈712、732的重叠的整个区域。根据另一个实施例,介电结构740可能具有尺寸742、744,以便介电结构740延伸到第二IC管芯730的一些或所有边缘736、737、738、739以外。
图7描绘的实施例提供了单一单向或双向通信路径。例如,当第一通信电路714包括发射器电路并且第二通信电路734包括接收器电路的时候,单向通信路径可以在图7中从左至右建立,或者更具体地说,通过发射器电路714、第一线圈712、第二线圈732、接收器电路734、TSV760以及第二焊盘752从第一焊盘750建立。相反,当第一通信电路714包括接收器电路并且第二通信电路734包括发射器电路的时候,单向通信路径可以在图7中从右至左建立,或者更具体地说,通过TSV760、发射器电路734、第二线圈732、第一线圈712、接收器电路714以及第一焊盘750从第二焊盘752建立。当第一和第二通信电路714、734分别包括收发器电路的时候,时间双工的双向通信路径可以在第一和第二焊盘750、752之间建立。
图8是根据另一个示例实施例的带有两个通信路径的感应通信装置800的一部分的顶视图,其中每一个通信路径包括单一初级/次级线圈对(例如,线圈对812、832和线圈对813、833)。更具体地说,图8图示了第一IC管芯810的顶面、覆盖并部分重叠第一IC管芯810的第二IC管芯830、以及放置在线圈812、813、832、833所临近的第一和第二IC管芯810、830的表面之间的介电结构840(用虚线和点线示出)。
第一IC管芯810包括临近第一IC管芯810的顶面的第一和第二空间上分离的线圈812、813、第一发射器电路814、第一接收器电路815以及多个第一焊盘816。第二IC管芯830包括第三和第四空间上分离的线圈832、833(未具体表现为第三和第四线圈832、833基本上对齐并分别覆盖第一和第二线圈812、813)、第二接收器电路834、第二发射器电路835以及多个第二焊盘836(使用虚线被描绘以表示它们位于管芯830的底面)。一些第一和第二焊盘816、836可以被用于接收电源电压(例如,电源和接地),而其它第一和第二焊盘816、836可以被用于接收输入信号、传送输出信号、接收控制信号或传送其它类型的信号。虽然每一组第一和第二焊盘816、836被示出为包括八个焊盘816、836,但是每一个IC810、830可以包括更多或更少的焊盘。
如前面所讨论的,当被布置以提供第一和第二IC管芯810、830的线圈812、813、832、833之间的感应通信的时候,线圈812、813、832、833所临近的第一和第二IC管芯810、830的表面被定向为彼此面对。此外,线圈812、813、832、833跨过间隙(例如,图1的间隙170)基本上彼此对齐,其中该间隙至少部分由介电结构840建立。如图所示,介电结构840被布置成使得其存在于线圈812、813、832、833的重叠的整个区域。此外,在实施例中,介电结构840可以具有以便介电结构840延伸到第一和第二IC管芯810、830的重叠边缘以外的宽度。
图8描绘的实施例提供了两个单向通信路径。尤其,第一单向通信路径可以在图8中从左至右建立,或者更具体地说,通过第一发射器电路814、第一线圈812、第三线圈832、第二接收器电路834以及第二焊盘836从第一焊盘816建立。此外,第二单向通信路径可以在图8中从右至左建立,或者更具体地说,通过第二发射器电路834、第四线圈833、第二线圈813、第一接收器电路815以及第一焊盘816从第二焊盘836建立。随着第一和第二通信路径位于相反方向,图8的实施例可能实质上起到收发器的作用。
类似于图8的实施例的TSV实施例在图9被描绘,其中图9是根据另一个示例实施例的感应通信装置900的一部分的顶视图,其中该感应通信装置带有两个通信路径,其中每一个通信路径包括单一初级/次级线圈对(例如,线圈对912、932和线圈对913、933)。尤其,图9图示了第一IC管芯910的顶面、覆盖了第一IC管芯910的第二IC管芯930以及放置在线圈912、913、932、933所临近的第一和第二IC管芯910、930的表面之间的介电结构940。
第一IC管芯910包括临近第一IC管芯910的顶面的第一和第二空间上分离的线圈912、913、第一发射器电路914、第一接收器电路915以及多个第一焊盘950。第二IC管芯930包括第三和第四空间上分离的线圈932、933(未具体表现为第三和第四线圈932、933基本上对齐并分别覆盖第一和第二线圈912、913)、第二接收器电路934、第二发射器电路935、TSV960(用虚线圈表示)以及多个第二焊盘952,其中该第二焊盘被暴露在第二IC管芯930的顶面。一些第一和第二焊盘950、952可以被用于接收电源电压(例如,电源和接地),而其它第一和第二焊盘950、952可以被用于接收输入信号、传送输出信号、接收控制信号或传送其它类型的信号。虽然每一组第一和第二焊盘950、952被示出为包括八个焊盘950、952,但是每一个IC910、930可以包括更多或更少的焊盘。
如前面所讨论的,当被布置成提供第一和第二IC管芯910、930的线圈912、913、932、933之间的感应通信的时候,线圈912、913、932、933所临近的第一和第二IC管芯910、930的表面被定向为彼此面对。此外,线圈912、913、932、933跨过间隙(例如,图1的间隙170)基本上彼此对齐,其中该间隙至少部分由介电结构940建立。如图所示,介电结构940被布置成使得其存在于线圈912、913、932、933的重叠的整个区域。此外,在实施例中,介电结构940可以具有以便介电结构940延伸到第二IC管芯930的边缘以外的尺寸。
图9描绘的实施例提供了两个单向通信路径。尤其,第一单向通信路径可以在图9中从左至右建立,或者更具体地说,通过第一发射器电路914、第一线圈912、第三线圈932、第二接收器电路934、TSV960以及第二焊盘952从第一焊盘950建立。此外,第二单向通信路径可以在图9中从右至左建立,或者更具体地说,通过TSV960、第二发射器电路935、第四线圈933、第二线圈913、第一接收器电路915以及第一焊盘950从第二焊盘952建立。随着第一和第二通信路径位于相反方向,图9的实施例可以实质上起到收发器的作用。
图10是根据又一个示例实施例的感应通信装置1000的一部分的顶视图,其中该感应通信装置带有通信路径,其中该通信路径包括两个初级/次级线圈对(例如,线圈对1012、1032和线圈对1013、1033)。尤其,图10图示了第一IC管芯1010的顶面、覆盖并部分重叠第一IC管芯1010的第二IC管芯1030以及放置在线圈1012、1013、1032、1033所临近的第一和第二IC管芯1010、1030的表面之间的介电结构1040。
第一IC管芯1010包括临近第一IC管芯1010的顶面的第一和第二空间上分离的线圈1012、1013、第一通信电路1014(例如,发射器电路、接收器电路或收发器电路)以及多个第一焊盘1016。第二IC管芯1030包括第三和第四空间上分离的线圈1032、1033(未具体表现为第三和第四线圈1032、1033基本上对齐并分别覆盖第一和第二线圈1012、1013)、第二通信电路1034(例如,发射器电路、接收器电路或收发器电路)以及第二多个焊盘1036(使用虚线被描绘以表示它们位于管芯1030的底面)。一些第一和第二焊盘1016、1036可以被用于接收电源电压(例如,电源和接地),而其它第一和第二焊盘1016、1036可以被用于接收输入信号、传送输出信号、接收控制信号或传送其它类型的信号。虽然每一组第一和第二焊盘1016、1036被示出为包括四个焊盘1016、1036,但是每一个IC1010、1030可以包括更多或更少的焊盘。
如前面所讨论的,当被布置成提供第一和第二IC管芯1010、1030的线圈1012、1013、1032、1033之间的感应通信的时候,线圈1012、1013、1032、1033所临近的第一和第二IC管芯1010、1030的表面被定向为彼此面对。此外,线圈1012、1013、1032、1033跨过间隙(例如,图1的间隙170)基本上彼此对齐,其中该间隙至少部分由介电结构1040建立。如图所示,介电结构1040被布置成使得其存在于线圈1012、1013、1032、1033的重叠的整个区域。此外,在实施例中,介电结构1040可以具有以便介电结构1040延伸到第一和第二IC管芯1010、1030的重叠边缘以外的宽度。
图10描绘的实施例提供了单一单向或双向通信路径,其中通信信号被发射器电路分开并提供给平行的两个初级线圈。两个对应的次级线圈接收了通信信号并将其提供给接收器电路,其中该接收器电路继续重新组合并进一步处理信号。例如,当第一通信电路1014包括发射器电路而第二通信电路1034包括接收器电路的时候,单向通信路径可以在图10中从左至右建立,或者更具体地说,通过发射器电路1014、平行通过第一和第二线圈(初级)1012、1013、再次平行通过第三和第四(次级)线圈1032、1033、接收器电路1034以及第二焊盘1036从第一焊盘1016建立。相反,当第一通信电路1014包括接收器电路而第二通信电路1034包括发射器电路的时候,单向通信路径可以在图10中从右至左建立,或者更具体地说,通过发射器电路1034、平行通过第三和第四(初级)线圈1032、1033、平行通过第一和第二线圈(次级)1012、1013、接收器电路1014以及第一焊盘1016从第二焊盘1036建立。当第一和第二通信电路1014、1034分别包括收发器电路的时候,时间双工双向通信路径可以在第一和第二焊盘1016、1036之间建立,其中通信信号沿着路径被分裂,并且感应地穿过平行的两个初级/次级线圈对。
类似于图10的TSV实施例在图11被描绘,其中图11是根据又一个示例实施例的感应通信装置1100的一部分的顶视图,其中该感应通信装置带有包括了两个初级/次级线圈对(例如,线圈对1112、1132和线圈对1113、1133)的单一通信路径。尤其,图11图示了第一IC管芯1110的顶面、覆盖了第一IC管芯1110的第二IC管芯1130以及放置在线圈1112、1113、1132、1133所临近的第一和第二IC管芯1110、1130的表面之间的介电结构1140。
第一IC管芯1110包括临近第一IC管芯1110的顶面的第一和第二空间上分离的线圈1112、1113、第一通信电路1114(例如,发射器电路、接收器电路或收发器电路)以及多个第一焊盘1150。第二IC管芯1130包括第三和第四空间上分离的线圈1132、1133(未具体表现为第三和第四线圈1132、1133基本上对齐并分别覆盖第一和第二线圈1112、1113)、第二通信电路1134(例如,发射器电路、接收器电路或收发器电路)、TSV1160(用虚线圈表示)以及暴露在第二IC管芯1130的顶面上的第二多个焊盘1152。一些第一和第二焊盘1150、1152可以被用于接收电源电压(例如,电源和接地),而其它第一和第二焊盘1150、1152可以被用于接收输入信号,传送输出信号,接收控制信号或传送其它类型的信号。虽然每一组第一和第二焊盘1150、1152被示出为包括四个焊盘1150、1152,但是每一个IC1110、1130可以包括更多或更少的焊盘。
如前面所讨论的实施例,当被布置成提供第一和第二IC管芯1110、1130的线圈1112、1113、1132、1133之间的感应通信的时候,线圈1112、1113、1132、1133所临近的第一和第二IC管芯1110、1130的表面被定向为彼此面对。此外,线圈1112、1113、1132、1133跨过间隙(例如,图1的间隙170)基本上彼此对齐,其中该间隙至少部分由介电结构1140建立。如图所示,介电结构1140被布置成使得其存在于线圈1112、1113、1132、1133的重叠的整个区域。此外,在实施例中,介电结构1140可以具有以便介电结构1140延伸到第二IC管芯1130的边缘以外的尺寸。
图11描绘的实施例提供了单一单向或双向通信路径,其中通信信号被发射器电路分开并提供给平行的两个初级线圈。两个对应的次级线圈接收了通信信号并将其提供给接收器电路,其中该接收器电路继续重新组合并进一步处理信号。例如,当第一通信电路1114包括发射器电路而第二通信电路1134包括接收器电路的时候,单向通信路径可以在图11中从左至右建立,或者更具体地说,通过发射器电路1114、平行通过第一和第二线圈(初级)1112、1113、再次平行通过第三和第四(次级)线圈1132、1133、接收器电路1134、TSV1160以及第二焊盘1152从第一焊盘1150建立。相反,当第一通信电路1114包括接收器电路而第二通信电路1134包括发射器电路的时候,单向通信路径可以在图11中从右至左建立,或者更具体地说,通过TSV1160、发射器电路1134、平行通过第三和第四(初级)线圈1132、1133、平行通过第一和第二线圈(次级)1112、1113、接收器电路1114以及第一焊盘1150从第二焊盘1152建立。当第一和第二通信电路1114、1134分别包括收发器电路的时候,时间双工双向通信路径可以在第一和第二焊盘1150、1152之间建立,其中通信信号沿着路径被分裂,并且感应地穿过平行的两个初级/次级线圈对。
图6-图11所示的每一个示例实施例描绘了一个或两个通信路径,其中每一个通信路径提供了使用一个或两个初级/次级线圈对的感应通信。其它实施例可包括在特定方向上的多个单向通信路径(例如,一个IC管芯可以包括发射器电路和对应的初级线圈的多个实例和而其它IC管芯可包括次级线圈和对应的接收器电路的相同数目的实例)。其它实施例可包括在两个方向上的多个单向通信路径(例如,每一个IC管芯可以包括发射器和接收器电路以及对应的初级线圈和次级线圈的多个实例)。其它实施例可以包括多个双向通信路径(例如,每一个IC管芯可以包括收发器电路和对应的初级线圈以及次级线圈的多个实例)。这样的实施例被包括在本发明主题范围内。
此外,在图6-图11中,每一个线圈被描绘为四个同心、六边形导电环。在其它实施例中,包括了线圈的导电环可以具有不同的形状和/或不同数目的同心环。此外,如前面所讨论的,每一个线圈可以使用多个导电层内的同心环(例如,如在图4和图5描绘的)被形成。在其它实施例中,每一个线圈可以使用与图2-图11描绘的实施例不同数目的导电层内的同心环被形成。
图12是根据示例实施例的制作IC管芯(例如,IC管芯210、230、310、330、400、500)和对应的感应通信装置(例如,图2、图3的装置200、300)的方法的流程图。在框1202和1204,所述方法可以通过形成包含在感应通信装置内的第一和第二IC管芯(例如,IC管芯210、230、310、330、400、500)开始。例如,在非TSV实施例(例如,在图2描绘的实施例)中形成第一和第二IC管芯,或在TSV实施例(例如,在图3描绘的实施例)中形成第一IC管芯可以包括在集成电路衬底内(例如,图4的衬底402)形成与发射器、接收器、和/或收发器电路的一个或多个实例相关联的各种组件。此外,积聚结构(例如,图4的结构410)可以在半导体衬底的顶面形成,其中积聚结构包括多个图案化的导电层(例如,层412、413、414、415)和介电层(例如,图4的层416、417、418、419、420)。在积聚结构形成期间,所述多个导电层可以被图案化以形成导电迹线,以及导电通孔可以穿过导电层之间的介电层被形成以提供层之间的电连通。此外,在积聚结构形成期间,分别包括了多个基本上同心的导电环的一个或多个线圈(例如,图4的线圈440)可以通过使用积聚结构的一个或多个最上面的导电层(例如,使用图4的层413-415)被形成。多个焊盘(例如,图4的焊盘450)可以在最上面的导电层内形成以提供与通信电路的电连接。
在TSV实施例(例如,图3描绘的实施例)中,形成第二IC管芯(例如,图3的第二IC管芯330)可以包括在集成电路衬底(例如,图5的衬底502)内形成与发射器、接收器、和/或收发器电路的一个或多个实例相关联的各种组件。根据实施例,多个TSV(例如,图3、图5的硅通孔338、560)穿过集成电路衬底被形成,以及多个焊盘(例如,图3、图5的焊盘336、550)在集成电路衬底的表面上或临近该表面被形成,其中该表面与在其上形成积聚结构的表面相对。焊盘被形成,使得它们电耦合于TSV。积聚结构(例如,图5的结构510)可以在与焊盘相对的半导体衬底的表面上形成。积聚结构包括多个图案化的导电层(例如,图5的层512、513、514、515)和介电层(例如,图5的层516、517、518、519、520)。在积聚结构形成期间,所述多个导电层可以被图案化以形成导电迹线,以及导电通孔可以穿过导电层之间的介电层被形成以提供层之间的电互通。此外,在积聚结构形成期间,分别包括了多个基本上同心的导电环的一个或多个线圈(例如,图3、图5的线圈332、540)可以通过积聚结构的一个或多个最上面的导电层(例如,使用图5的层513-515)被形成。
根据实施例,在框1206,第一IC管芯可以附着于(例如,使用管芯附着材料),支撑衬底(例如,图2、图3的支撑衬底270、370)。例如,支撑衬底可以形成了引线框的一部分,其中还包括多个引线(例如,图2、图3的引线272、274、372、374)。
在框1208,介电结构(例如,图2、图3的介电结构240、340)可以被放置在第一IC管芯上或贴在其上,使得介电结构基本上覆盖了与线圈相对应的第一IC管芯的顶面的部分。第二IC管芯然后可以被定向成使得其线圈所临近的表面面向介电结构。第一和第二IC管芯的线圈可以然后被对齐,并且第二IC管芯可以被放置在介电结构上或贴在其上(例如,基本上导致了图6-图11的其中组件)。
在替代实施例中,由框1206和1208的性能所产生的子组件可以不同地被形成。例如,虽然多个第一IC管芯仍然是晶圆形式,但是多个介电结构和第二IC管芯可以对齐并附着于多个第一IC管芯。第一IC管芯然后可以从晶圆切割,并且每一个第一IC管芯(带有附着介电结构和第二IC管芯)可以然后附着于支撑结构。子组件可以被类似地形成,而多个第二IC管芯仍然是晶圆形式。制作序列的其它实施例中也可以被采用以形成子组件。
在框1210,第一和第二IC管芯的焊盘可以然后电耦合于封装引线(例如,通过连接线接合250、260或图2的焊盘216、236和引线272、274之间的其它类型的电连接或通过连接连接线接合350、360或图3的焊盘316、336和引线372、374之间的其它类型的电连接)。在替代实施例中,对于可制作性原因,在组装步骤1208之前,耦合于第二IC管芯的引线接合(例如,图2的引线接合260)可以附着于第二IC管芯的管芯盘,并且在组装步骤1208之后,那些引线接合可以随后附着于引线(例如,图2的引线274)。
在框1212,感应通信装置的封装然后可以被完成。例如,当感应通信装置被容纳在过塑封装中的时候,模塑可以在引线框周围被定向,并且非导电密封剂(例如,塑料密封剂可以被分配到模塑并被固化。相反,当感应通信装置被容纳在气腔封装中的时候,盖可以被附着于装置的顶部以建立气腔,其中第一和第二IC被放置在该气腔中。
在框1214,封装的感应通信装置然后可以被集成到系统中,其中在该系统(例如,图1的系统100)中,电路之间需要电流隔离。例如,如前面所讨论的,本发明所描述的感应通信装置的实施例可以被并入HEV的电池充电系统、AC电源隔离系统的一部分、隔离的栅驱动器或其它类型的系统中,其中第一和第二电路之间需要电流隔离。
应了解,图12所示的各种方法步骤可以以不同于所示的示例顺序的其它顺序被执行,和/或所述方法可以包括更多、更少或不同的步骤。此外,某些步骤可以收缩成单一步骤,而其它步骤可以扩展为多个步骤。此外,所述方法步骤的某些步骤可以平行执行而不是连续地执行。本领域所属技术人员将了解如何以产生基本上相同结果的方式修改所示的流程图。因此,这样的修改旨在包括在本发明主题的范围内。
装置的实施例包括第一IC管芯、第二IC管芯和一个或多个介电组件。所述第一IC管芯具有邻近所述第一IC管芯的第一表面的第一线圈。所述第二IC管芯具有邻近所述第二IC管芯的第一表面的第二线圈,所述第一IC管芯和所述第二IC管芯被布置在所述装置中,使得所述第一IC管芯的所述第一表面面对所述第二IC管芯的所述第一表面,并且所述第一线圈和第二线圈跨过所述第一IC管芯和所述第二IC管芯之间的间隙彼此对齐。所述第一IC管芯和第二IC管芯彼此电流隔离。所述一个或多个介电组件被直接放置在所述第一线圈和第二线圈之间的所述间隙内。
一种感应通信的方法的实施例包括给第一IC管芯的第一线圈提供第一信号,其中所述第一线圈临近所述第一IC管芯的第一表面,并且所述第一线圈将所述第一信号转换成围绕所述第一线圈随时间变化的磁场。所述方法还包括由于与所述第二线圈耦合的所述随时间变化的磁场,由第二IC管芯的第二线圈接收第二信号。所述第二线圈临近所述第二IC管芯的第一表面,并且其中所述第一IC管芯和所述第二IC管芯被布置在集成电路封装中,使得所述第一IC管芯的所述第一表面面对所述第二IC管芯的所述第一表面,并且所述第一线圈和第二线圈跨过所述第一IC管芯和所述第二IC管芯之间的间隙彼此对齐,使得所述第一IC管芯和第二IC管芯彼此电流隔离。
一种制作感应通信装置的方法包括将第一IC管芯、介电结构和第二IC管芯耦合在一起。所述第一IC管芯具有临近所述第一IC管芯的第一表面的第一线圈,以及所述第二IC管芯具有临近所述第二IC管芯的第一表面的第二线圈。所述第一IC管芯和所述第二IC管芯被定向成使得所述第一IC管芯的所述第一表面面对所述第二IC管芯的所述第一表面,并且所述第一线圈和所述第二线圈跨过所述第一IC管芯和所述第二IC管芯之间的间隙彼此对齐。所述介电结构被直接放置在所述第一线圈和所述第二线圈之间的所述间隙内。所述方法还包括将所述第一IC管芯的多个第一焊盘电连接到第一封装引线,以及将所述第二IC管芯的多个第二焊盘电连接到第二封装引线。
虽然结合特定系统、设备、以及方法,已经对本发明主题的原则进行了描述,应该清楚了解到,该描述仅仅是通过例子而不是对本发明主题范围的限定。本发明所描述的以及附图中所说明的各种功能或处理块可以在硬件、固件、软件或由其产生的任何组合中得到实施。此外,本发明所采用的措辞或术语是为了描述而不是限定。
为了说明的简便及清晰,附图说明了构建的一般方式,并且已知特征和技术的描述及细节可以被省略以避免不必要地模糊实施例的描述。此外,附图中的元件不一定按比例绘制。例如,在一些附图中,一些元件或区域的尺寸相对于相同或其它附图的其它元件或区域可以被夸大以有助于理解各种实施例。
说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”等等是用于区分类似元件,而不一定用于描述特定顺序或时间顺序。应了解术语在这种用法在适当的情况下是可以互换的,以便本发明所描述的实施例例如能够在其它顺序而不是本发明所说明或描述的那些顺序中使用。此外,术语“包括”、“包含”、“具有”及其任何变体都旨在涵盖非排他性,以便包括一列元件的过程、方法、制品、或设备不一定限定于这些元件,但可以包括其它没有明确列出的或是这个过程、方法、制品、或设备固有的元件。说明书和权利要求中的术语“左”、“右”、“内”、“外”、“前”、“后”、“上”、“下”、“顶”、“底”、“高于”、“低于”、“上面”、“下面”等等,如果有的话,是用于描述相对位置,而不一定用于描述空间中的永久位置。应了解,本发明所描述的实施例可以例如在其它方向而不是本发明所说明或描述的那些顺序中使用。如本发明所使用的,术语“耦合”被定义为直接或间接连接的电气或非电气方式。
对特定实施例的上述描述充分揭示了本发明的一般特性,其它人可以通过运用当前知识,在不脱离一般概念的情况下很容易地对其进行修改和/或调整以适合各种应用。因此,这些调整和修改是在本发明实施例的意图和等同物范围中进行的。本发明主题包含所有这些替代物、修改、等同物、以及在附加权利要求的精神和宽范围中的变化。

Claims (16)

1.一种装置,包括:
第一IC管芯,所述第一IC管芯具有邻近所述第一IC管芯的第一表面的第一线圈;
第二IC管芯,所述第二IC管芯具有邻近所述第二IC管芯的第一表面的第二线圈,其中所述第一IC管芯和所述第二IC管芯被布置在所述装置中,使得所述第一IC管芯的所述第一表面面对所述第二IC管芯的所述第一表面,并且所述第一线圈和所述第二线圈跨过所述第一IC管芯和所述第二IC管芯之间的间隙彼此对齐,并且其中所述第一IC管芯和所述第二IC管芯彼此电流隔离,其中所述第一IC管芯还包括被暴露在所述第一IC管芯的所述第一表面的多个第一焊盘,其中所述多个第一焊盘电耦合于所述第一线圈;以及
所述第二IC管芯还包括半导体衬底、延伸通过所述半导体衬底的多个导电硅通孔、以及多个第二焊盘,所述多个第二焊盘电耦合于所述多个导电硅通孔并被暴露在所述IC管芯的与所述第二IC管芯的所述第一表面相对的第二表面;以及
所述间隙内的介电结构,所述介电结构被直接放置在所述第一线圈和第二线圈之间;其中所述介电结构比第一IC管芯窄比第二IC管芯宽,从而介电结构延伸到第二IC管芯边缘以外。
2.根据权利要求1所述的装置,其中:
所述装置还包括:
耦合于所述第一焊盘的第一电连接;以及
耦合于所述第二焊盘的第二电连接,以及
其中所述第一电连接和所述第二电连接选自引线接合、焊接凸点、螺柱凸点以及直接管芯附着结构。
3.根据权利要求2所述的装置,还包括:
多个封装引线,其中所述第一电连接耦合在所述第一焊盘和第一组所述封装引线之间,以及所述第二电连接耦合在所述第二焊盘和第二组所述封装引线之间。
4.根据权利要求3所述的装置,还包括:
支撑结构,其中所述第一IC管芯的第二表面耦合于所述支撑结构,并且其中所述支撑结构和所述多个封装引线形成了引线框的多个部分。
5.根据权利要求1所述的装置,其中:
所述第一线圈由被一个或多个第一介电层分离的多个第一金属层内的多个第一图案化的导体组成;以及
所述第二线圈由被一个或多个第二介电层分离的多个第二金属层内的多个第二图案化的导体组成。
6.根据权利要求1所述的装置,其中:
所述第一IC管芯还包括耦合于所述第一线圈的发射器电路;以及
所述第二IC管芯还包括耦合于所述第二线圈的接收器电路。
7.根据权利要求1所述的装置,其中所述介电结构包括以下中的一个或多个:选自聚酰亚胺、聚四氟乙烯和苯并环丁烯的材料;覆盖所述第一线圈的介电层的一部分;覆盖所述第二线圈的介电层的一部分;以及气隙。
8.根据权利要求1所述的装置,其中所述介电结构包括厚度在25微米至400微米的范围中的介电材料。
9.根据权利要求1所述的装置,其中所述介电结构具有第一表面和相对于第一表面的第二表面,其中所述介电结构的所述第一表面耦合于所述第一IC管芯的所述第一表面,所述介电结构的所述第二表面耦合于所述第二IC管芯的所述第一表面,并且所述介电结构延伸到所述第一IC芯和所述第二IC管芯的重叠边缘以外。
10.根据权利要求1所述的装置,其中:
所述第一IC管芯还包括邻近所述第一IC管芯的所述第一表面的一个或多个附加第一线圈;
所述第二IC管芯还包括邻近所述第二IC管芯的所述第一表面的一个或多个附加第二线圈,其中所述附加第一线圈的每一个跨过所述间隙与所述附加第二线圈中的对应的一个对齐;以及
所述介电结构被直接放置在所述附加第一线圈和所述附加第二线圈的对齐对之间的所述间隙内。
11.根据权利要求1所述的装置,其中所述第一IC管芯、所述第二IC管芯和所述介电结构被一起封装在气腔封装中。
12.根据权利要求1所述的装置,其中所述第一IC管芯、所述第二IC管芯和所述介电结构被一起封装在过塑封装中。
13.一种制作感应通信装置的方法,所述方法包括步骤:
将第一IC管芯、介电结构和第二IC管芯耦合在一起,其中所述第一IC管芯具有临近所述第一IC管芯的第一表面的第一线圈,多个第一焊盘被暴露在所述第一IC管芯的所述第一表面,其中所述多个第一焊盘电与所述第一线圈耦合,所述第二IC管芯具有临近所述第二IC管芯的第一表面的第二线圈,多个导电硅通孔、以及多个第二焊盘延伸通过半导体衬底,所述多个第二焊盘电与所述多个导电硅通孔电耦合并被暴露在所述IC管芯的与所述第二IC管芯的所述第一表面相对的第二表面,所述第一IC管芯和所述第二IC管芯被定向成使得所述第一IC管芯的所述第一表面面对所述第二IC管芯的所述第一表面,并且所述第一线圈和所述第二线圈跨过所述第一IC管芯和所述第二IC管芯之间的间隙彼此对齐,并且其中所述介电结构被直接放置在所述第一线圈和所述第二线圈之间的所述间隙内,其中所述介电结构比第一IC管芯窄比第二IC管芯宽,从而介电结构延伸到第二IC管芯边缘以外;
将所述第一IC管芯的多个第一焊盘电连接到第一封装引线;以及
将所述第二IC管芯的多个第二焊盘电连接到第二封装引线。
14.根据权利要求13所述的方法,还包括:
通过在第一半导体衬底上形成多个第一图案化的导电层来形成所述第一IC管芯,其中所述第一线圈由所述第一图案化的导电层的多个基本上同轴的第一导电环和所述第一图案化的导电层之间的第一导电通孔组成;以及
通过在第二半导体衬底上形成多个第二图案化的导电层来形成所述第二IC管芯,其中所述第二线圈由所述第二图案化的导电层的多个基本上同轴的第二导电环和所述第二图案化的导电层之间的第二导电通孔组成。
15.根据权利要求14所述的方法,其中:
形成所述第一IC管芯还包括:在所述多个第一焊盘和所述第一线圈之间形成第一通信电路;以及
形成所述第二IC管芯还包括:在所述多个第二焊盘和所述第二线圈之间形成第二通信电路。
16.根据权利要求13所述的方法,其中:
所述多个第一焊盘利用第一多个电连接被电连接到所述第一封装引线;以及
所述多个第二焊盘利用第二多个电连接被电连接到所述第二封装引线,以及
其中所述第一多个电连接和所述第二多个电连接选自引线接合、焊接凸点、螺柱凸点以及直接管芯附着结构。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6271221B2 (ja) * 2013-11-08 2018-01-31 ルネサスエレクトロニクス株式会社 半導体装置
US10992346B2 (en) 2014-03-26 2021-04-27 Nxp Usa, Inc. Systems and devices with common mode noise suppression structures and methods
KR102522441B1 (ko) * 2015-11-09 2023-04-18 삼성전자주식회사 근거리 통신 안테나 장치 및 이를 구비한 전자 장치
US11211305B2 (en) 2016-04-01 2021-12-28 Texas Instruments Incorporated Apparatus and method to support thermal management of semiconductor-based components
US10861796B2 (en) 2016-05-10 2020-12-08 Texas Instruments Incorporated Floating die package
CN107369667A (zh) * 2016-05-13 2017-11-21 松下电器产业株式会社 信号传送装置
EP3293889B1 (en) * 2016-09-13 2019-02-27 Allegro MicroSystems, LLC Signal isolator having bidirectional diagnostic signal exchange
US9978696B2 (en) * 2016-09-14 2018-05-22 Analog Devices, Inc. Single lead-frame stacked die galvanic isolator
US10074639B2 (en) 2016-12-30 2018-09-11 Texas Instruments Incorporated Isolator integrated circuits with package structure cavity and fabrication methods
CN109524364B (zh) * 2017-09-19 2023-09-26 恩智浦美国有限公司 具有堆叠管芯的封装式集成电路和其方法
US10236932B1 (en) 2017-11-02 2019-03-19 Allegro Microsystems, Llc Signal isolator having magnetic signal latching
CN110098156B (zh) * 2018-01-29 2023-04-18 光宝新加坡有限公司 用于电容耦合隔离器的电容耦合封装结构
US11212322B2 (en) * 2018-10-10 2021-12-28 Rockwelll Automation Technologies, Inc. Automated discovery of security policy from design data
US10854538B2 (en) 2019-02-12 2020-12-01 Texas Instruments Incorporated Microelectronic device with floating pads
US11115244B2 (en) 2019-09-17 2021-09-07 Allegro Microsystems, Llc Signal isolator with three state data transmission
US11715707B2 (en) * 2019-12-30 2023-08-01 Texas Instruments Incorporated Apparatus including an isolation assembly
US11716117B2 (en) * 2020-02-14 2023-08-01 Texas Instruments Incorporated Circuit support structure with integrated isolation circuitry
US11329025B2 (en) * 2020-03-24 2022-05-10 Texas Instruments Incorporated Multi-chip package with reinforced isolation
JP7244452B2 (ja) * 2020-03-24 2023-03-22 株式会社東芝 アイソレータ
JP7437275B2 (ja) 2020-09-09 2024-02-22 株式会社東芝 電子デバイス
WO2022198675A1 (zh) * 2021-03-26 2022-09-29 华为技术有限公司 多芯片模组及具有该多芯片模组的电子设备
JP2023062736A (ja) * 2021-10-22 2023-05-09 アズールテスト株式会社 半導体デバイス検査装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2509106A1 (en) * 2011-04-05 2012-10-10 STMicroelectronics S.r.l. A microstructure device comprising semiconductor devices stacked face to face and coupled by electromagnetic near field and method of forming the microstructure device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080278275A1 (en) * 2007-05-10 2008-11-13 Fouquet Julie E Miniature Transformers Adapted for use in Galvanic Isolators and the Like
WO2010137090A1 (ja) * 2009-05-28 2010-12-02 パナソニック株式会社 半導体装置
JP5646830B2 (ja) * 2009-09-02 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
US8970000B2 (en) * 2010-01-18 2015-03-03 Infineon Technologies Austria Ag Signal transmission arrangement
US8890319B2 (en) * 2012-09-12 2014-11-18 Infineon Technologies Ag Chip to package interface

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2509106A1 (en) * 2011-04-05 2012-10-10 STMicroelectronics S.r.l. A microstructure device comprising semiconductor devices stacked face to face and coupled by electromagnetic near field and method of forming the microstructure device

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