CN104241257A - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件，防止具有共同布置在特定区域中的直通硅通孔的半导体芯片的基板破裂。当与第一半导体芯片的长边平行的方向被定义为行方向并且与第一半导体芯片的长边垂直的方向被定义为列方向时，第一硅通孔中的每一个被布置在网格点的任一个上，该网格点被布置成m行和n列(m＞n)。此外，如在沿着第一半导体芯片的短边所述的横截面上所观察到的那样，通过耦接被布置在m行和n列中的最外面的网格点而定义的直通硅通孔区域的中心在第一方向上偏离于第一半导体芯片的短边的中心。

Description

半导体器件
与相关申请的交叉引用
在2013年6月6日提交的日本专利申请第2013－120013号的公开内容(包括说明书、说明书附图和说明书摘要)通过引用被全部并入到本文中。
技术领域
本发明涉及半导体器件，例如，本发明是一种技术，该技术适用于其中第一半导体芯片和第二半导体芯片被堆叠在布线板上的半导体器件。
背景技术
用于耦接一个半导体芯片到另一个半导体芯片的方法之一采用直通硅通孔。直通硅通孔在厚度方向上穿过半导体芯片的基板。例如，日本未审专利公开第2011-243724号公开了一种方法，该方法包括堆叠存储芯片(每一个存储芯片都具有形成在其中的直通硅通孔)，并使用该直通硅通孔来耦接这些存储芯片。
在该公开中，最下面的存储芯片通过焊接凸块被耦接到布线板。在最下面的存储芯片周围，设置框状的金属材料部件以便包围该存储芯片。此外，金属基板通过粘合部件被安装在最上面的存储芯片之上，该粘合部件处于金属基板与该存储芯片之间。
发明内容
近年来，人们已经研究了在半导体芯片的特定区域内共同形成直通硅通孔。本发明的发明人已经得出如下结论:在基板中，共同形成有该直通硅通孔的区域相比其他的区域可能具有较低的强度。在此情况下，如果应力被施加到半导体芯片的基板上，裂纹可能出现在该基板中。根据本说明书的以下描述以及附图，本发明的其他问题和新颖的特征将变得更为明显。
根据一个实施例，第一矩形半导体芯片被安装在布线板的第一表面上，并且第二半导体芯片被放置在该第一半导体芯片之上。第二半导体芯片被电耦接至第一半导体芯片的第一直通硅通孔。当与第一半导体芯片的长边平行的方向被定义为行方向并且与第一半导体芯片的长边垂直的方向被定义为列方向时，第一硅通孔中的每一个被布置在网格点的任一个上，该网格点被布置成m行和n列(m>n)。如在沿着第一半导体芯片的短边所取的横截面上所观察到的那样，通过耦接被布置在m行和n列中的最外面的网格点而定义的直通硅通孔区域的中心在第一方向上偏离于第一半导体芯片的短边的中心
即使直通硅通孔被共同形成于半导体芯片基板的直通硅通孔区域中，根据该实施例，可防止该基板破裂。
附图说明
图1是示出了根据第一实施例的半导体器件的配置的剖视图。
图2示意性地示出了在半导体器件中包括的布线板、第一半导体芯片和第二半导体芯片的相对位置。
图3是示出了第一半导体芯片耦接到布线板的部分和第一半导体芯片耦接到第二半导体芯片的部分的配置的剖视图
图4是示出了第一半导体芯片的配置的平面图。
图5是示出了第一直通硅通孔在直通硅通孔区域中的示例性布置。
图6是示出了布线板的开口的示例性形状。
图7A、7B和7C是示出了用于制造半导体器件的方法的剖视图。
图8A和8B是示出了用于制造半导体器件的方法的剖视图。
图9是示出了布线板的配置的平面图。
图10是示出了根据第一实施例的第一修改例的半导体器件的配置的剖视图。
图11是示出了第二半导体芯片的剖面结构。
图12是示出了根据第一实施例的第二修改例的半导体器件的配置的剖视图。
图13是示出了根据第一实施例的第三修改例的半导体器件中包括的第一半导体芯片的配置的平面图。
图14是示出了根据第一实施例的第四修改例的半导体器件中包括的第一半导体芯片的配置的平面图。
图15是示出了根据第一实施例的第五修改例的半导体器件的配置的剖视图。
图16是示出了根据第一实施例的第六修改例的半导体器件中包括的第一半导体芯片的配置的平面图。
图17是示出了沿着图16中的线BB'的剖视图。
图18是示出了根据第二实施例的半导体器件的配置的剖视图。
图19是示出了散热部件的平面形状的平面图。
图20A到20E是示出了用于制造图18和图19中所示的半导体器件的方法的剖视图。
图21是示出了根据第二实施例的第一修改例的半导体器件的配置的剖视图。
图22是示出了根据第二实施例的第二修改例的半导体器件的配置的剖视图。
图23是示出了根据第二实施例的第四修改例的半导体器件的配置的平面图。
图24是示出了图23中所示的半导体器件的剖视图。
图25是示出了根据第三实施例的电子设备的平面图。
图26是示出了该电子设备的功能结构的框图。
具体实施方式
参照附图，将在下面描述实施例。注意，在所有附图中，相同的构件都用相同的数字表示，因此如果不是必须，将不再重复对它们的说明。
<第一实施例>
图1是示出了根据第一实施例的半导体器件SD的配置的剖视图。图2示意性地示出了在半导体器件SD中包括的布线板IP、第一半导体芯片SC1和第二半导体芯片SC2的相对位置。图1对应于沿着图2中的A-A'的横截面。根据第一实施例的半导体器件SD包含布线板IP、第一半导体芯片SC1、和第二半导体芯片SC2。
第一半导体芯片SC1被安装在布线板IP的第一表面上，并且在平面图中呈矩形。该第一半导体芯片SC1具有元件形成表面SFC11，该元件形成表面SFC11面对着布线板IP的第一表面。该第一半导体芯片SC1还具有多个第一直通硅通孔TSV1。
第二半导体芯片SC2被放置在该第一半导体芯片SC1上，并且被电耦接到第一半导体芯片SC1的第一直通硅通孔TSV1。
当与第一半导体芯片SC1的长边SID11、SID13平行的方向(即图2中的Y方向)被定义为行方向，并且与该长边SID11、SID13垂直的方向(即图2中的X方向)被定义为列方向时，第一直通硅通孔TSV1中的每一个被布置在网格点的任一个上，该网格点被布置成m行和n列(m>n)。此外，如在平行于第一半导体芯片SC1的短边SID12、SID14的横截面上所观察到的那样(例如，图1：沿着图2中的A-A'的横截面)，通过耦接被布置在m行和n列中的最外面的网格点而定义的直通硅通孔区域TSVA1的中心在第一方向(即图1和2中的X方向)上偏离于第一半导体芯片SC1的短边SID12、SID14的中心。
换句话说，当n是奇数时，定位在列方向上的第(n+1)/2个的第一直通硅通孔TSV1在第一方向上偏离于第一半导体芯片SC1的短边SID12、SID14的中心。相反，当n为偶数时，定位在列方向上的第n/2个的第一直通硅通孔TSV1和定位在第(n+2)/2个的第一直通硅通孔TSV1之间的区域中心在第一方向上偏离于第一半导体芯片的短边SID12、SID14的中心。
该半导体器件SD的配置将在下面进行详细说明。
参照图1，将对半导体器件SD的配置进行说明。例如，布线板IP是至少在两侧面上具有布线层的树脂插入。该布线板IP可以具有两个布线层、或四个或更多的布线层。该布线板IP的厚度是例如从100μm到300μm。但是，布线板IP可以比这个厚度更厚或更薄。布线板IP的第一表面(即，安装有第一半导体芯片SC1的侧面)上的布线包括电极IEL(这将在后面参照图3来描述)。该电极IEL电耦接到第一半导体芯片SC1。
布线板IP在位于第一表面的相反侧的第二表面上具有布线层，并且电极LND被放置在布线层上。该电极LND至少通过布线板IP中设置的耦接部件(例如，在直通孔中设置的导电层)被耦接到电极IEL。外部连接端子SB被设置在电极LND之上。该外部连接端子SB用于将半导体器件SD附接到电路板(例如，母板)。例如，该外部连接端子SB是焊接球。外部连接端子SB和电极LND至少沿着布线板IP的边缘布置。但是，电极LND和外部连接端子SB可以另外被放置于布线板IP的中心。在这种情况下，电极LND和外部连接端子SB可以被设置在布线板IP的整个表面，或者，被布置在布线板IP的中心的外部连接端子SB组和被布置在布线板IP的边缘的外部连接端子SB组之间可以具有间距，该间距比各个组的网格点之间的距离大。
如上所述，第一半导体芯片SC1被耦接到布线板IP上的电极IEL。在附图所示的例子中，第一半导体芯片SC1经由连接端子CUP耦接到电极IEL。例如，连接端子CUP是由金属(例如铜)制成的导体柱。但是，焊接凸块也可以被用作连接端子。
第一半导体芯片SC1的厚度比布线板IP的厚度薄，或者例如是布线板IP厚度的一半或者更薄。第一半导体芯片SC1的厚度例如是50μm至60μm，但不限于此。
在第一半导体芯片SC1的元件形成表面SFC11上，至少形成一个逻辑电路。该逻辑电路经由多个第一直通硅通孔TSV1耦接到第二半导体芯片SC2。
第二半导体芯片SC2例如是存储芯片。第二半导体芯片SC2中包括的存储器可以是Wide I/O存储器或DDR(双数据速率)存储器(例如DDR2和DDR3)。但是，第二半导体芯片SC2可以是具有逻辑电路的半导体芯片或具有逻辑电路和存储电路两者的半导体芯片。第二半导体芯片SC2具有元件形成表面SFC21，该元件形成表面SFC21面向第一半导体芯片SC1的背表面SFC12。
另外，如在平面图中观察的那样，第二半导体芯片SC2比第一半导体芯片SC1的两个长边SID13(在第一方向上的长边)和SID11(另一个长边)延伸出更多。关于第二半导体芯片SC2，比长边SID13延伸出更多的部分的宽度宽于比长边SID11延伸出更多的部分的宽度。
第一半导体芯片SC1和布线板IP的第一表面之间的空间被密封树脂UFR1密封。第二半导体芯片SC2和布线板IP的第一表面之间的空间也被密封树脂UFR2密封。因此，密封树脂UFR2覆盖密封树脂UFR1。密封树脂UFR1可以是管芯附接膜(DAF)，或者可以通过滴下树脂形成。密封树脂UFR2通过例如滴下树脂制成。密封树脂UFR2也可用于填满第一半导体芯片SC1和第二半导体芯片SC2之间的空间。
如在平面图中观察的那样，密封树脂UFR1比第一半导体芯片SC1延伸出更多。关于密封树脂UFR1，比长边SID13延伸出更多的部分的宽度E3宽于比长边SID11延伸出更多的部分的宽度E1。因此，即使第二半导体芯片SC2从第一半导体芯片SC1偏离朝向长边SID13，也能防止密封树脂UFR1和第二半导体芯片SC2之间的空间变得过大。因此，当通过滴下树脂形成密封树脂UFR2时，能够防止可能出现在密封树脂UFR1和密封树脂UFR2之间的空隙。
如在沿着第一半导体芯片SC1的短边的横截面上所观察到的那样，第二半导体芯片SC2的中心并不与第一半导体芯片SC1的中心对齐。当第二半导体芯片SC2被安装在第一半导体芯片SC1上时，这种布置有可能导致第二半导体芯片SC2倾斜。因此，通过使密封树脂UFR1的在长边SID13一侧的延伸部分的宽度E3比在长边SID11一侧的延伸部分的宽度E1宽，能够防止第二半导体芯片SC2倾斜。
布线板IP的第一表面、第一半导体芯片SC1、密封树脂UFR2、和第二半导体芯片SC2被密封树脂MDR1密封。在图1的例子中，密封树脂MDR1具有与布线板IP的侧表面齐平的侧表面。但是，如在平面图中观察的那样，密封树脂MDR1的侧表面可以比布线板IP的侧面放置得更为向内。密封树脂MDR1也覆盖第二半导体芯片SC2的背表面SFC22。
接下来，图2是涉及描述半导体器件SD的配置。第一半导体芯片SC1在平面图中是矩形的，并且具有长边SID11、短边SID12、长边SID13、和短边SID14。该第一直通硅通孔TSV1位于通过耦接被布置在m行和n列中的最外面的网格点而定义的直通硅通孔区域TSVA1中，并且该第一直通硅通孔TSV1被分别布置在每个网格点上。直通硅通孔区域TSVA1是具有平行于第一半导体芯片SC1的长边SID11、SID13的长边(即在行方向上)的矩形。
在图2所示的例子中，如在沿着第一半导体芯片SC1的短边(即在图2中的X方向上)的横截面上所观察到的那样，从直通硅通孔区域TSVA1到长边SID13的距离Dx2短于从直通硅通孔区域TSVA1到长边SID11的距离Dx1。从直通硅通孔区域TSVA1到短边SID12的距离Dy1优选等于从直通硅通孔区域TSVA1到短边SID14的距离Dy2。但是，距离Dy1和Dy2可以是彼此不同的。
如在沿着第一半导体芯片SC1的短边的横截面上所观察到的那样，第一半导体芯片SC1的中心(或重心)与布线板IP的中心(或重心)对齐。
如在沿着第一半导体芯片SC1的短边的横截面上所观察到的那样，直通硅通孔区域TSVA1并不与第一半导体芯片SC1的中心对齐，但是与第二半导体芯片SC2的中心对齐。即，该第二半导体芯片SC2的中心不与第一半导体芯片SC1的中心对齐。此外，该横截面显示直通硅通孔区域TSVA1与布线板IP的中心对齐。
图3是示出了第一半导体芯片SC1与布线板IP的耦接部分、和第一半导体芯片SC1与第二半导体芯片SC2的耦接部分的配置的剖视图。
第一半导体芯片SC1由基板SUB1组成。基板SUB1是半导体基板(例如硅基板)。晶体管Tr1被形成在基底SUB1上。在形成有晶体管Tr1的基板SUB1的表面上，形成了多级互连层MIL1。第一半导体芯片SC1的各个电路通过在多级互连层MIL1中的导线和晶体管Tr1而被配置。
第一直通硅通孔TSV1在基板SUB1中形成。第一直通硅通孔TSV1由导电材料(例如铜)制成，以便穿过基板SUB1。绝缘膜(未示出)在第一直通硅通孔TSV1和基板SUB1之间形成。
在多级互连层MIL1的最上面的布线层上，形成了电极EL11。在每个电极EL11上，形成了连接端子CUP，该连接端子CUP是导体柱(例如铜柱)。该连接端子CUP通过焊料SLD1被耦接到布线板IP的第一表面上的电极IEL，该焊料SLD1位于连接端子CUP与电极IEL之间。绝缘层SR(例如阻焊层)被设置在布线板IP的第一表面上。绝缘层SR具有处于与电极IEL重叠的位置的开口SRO。电极IEL的周围可覆盖有绝缘层SR，或者可以从绝缘层SR露出。
一些电极EL11是通过多级互连层MIL1中的导线和通孔耦接到元件形成表面SFC11一侧的第一直通硅通孔TSV1的端部。背表面SFC12一侧的第一直通硅通孔TSV1的另一端部通过焊料SLD2被耦接到第二半导体芯片SC2的连接端子EL21。
在图3所示的例子中，如在平面图中所观察到的那样，连接端子EL21分别与第一直通硅通孔TSV1重叠。但是，至少一些连接端子EL21不需要在平面图中与对应的第一直通硅通孔TSV1重叠。在这种情况下，第一半导体芯片SC1的背表面SFC12上至少形成一个布线层。通过布线层中的导线，连接端子EL21耦接到第一直通硅通孔TSV1。
与连接端子CUP之间的间距相比，第一直通硅通孔TSV1被以小间距布置。被以相对大的间距布置的连接端子CUP可以比第一直通硅通孔TSV1做得更厚。当第一半导体芯片SC1被耦接到布线板IP时，将连接端子CUP做得更厚可以提高机械可靠性。此外，连接端子CUP可以做得更高。在图3所示的例子中，在平面图中，第一直通硅通孔TSV1的一些至少部分地与连接端子CUP重叠。这可以减轻对连接端子CUP和第一直通硅通孔TSV1的布局上的限制。另选地，第一硅通孔TSV1可以被设计为不与任何连接端子CUP重叠。
图4是示出了第一半导体芯片SC1的配置的平面图。在图4中所示的例子中，第一半导体芯片SC1具有多个直通硅通孔区域TSVA1。至少这些第一直通硅通孔TSV1的其中一些被在沿着第一半导体芯片SC1的短边SID14的方向上布置。在沿着短边SID12所取的横截面上，每个直通硅通孔区域TSVA1的中心是在相同的方向(第一方向)上偏离短边SID12的中心。
在附图所示的例子中，第二半导体芯片SC2是存储芯片。第一直通硅通孔TSV1根据JEDEC JESD229中提出的规格来布置。因此，4个直通硅通孔区域TSVA1被布置成两行和两列。如在平面图中所观察到的那样，第一半导体芯片SC1在与这4个直通硅通孔区域TSVA1及其周围重叠的区域具有控制电路形成区域CNT。在控制电路形成区域CNT中，存储器控制电路被形成以控制第二半导体芯片SC2的存储器。通过此配置，在用于耦接存储器控制电路和第二半导体芯片SC2的耦接路径当中，可以使在第一半导体芯片SC1的多级互连层MIL1中形成的耦接路径变短。
第一半导体芯片SC1具有第一电路形成区域LGC1。第一电路在第一电路形成区域LGC1中形成。在与第二半导体芯片SC2通信时，第一电路进行信号处理。在图4所示的例子中，如果第一半导体芯片SC1被一个区域分成第一区域AR1以及比第一区域AR1宽的第二区域AR2，其中该区域通过使直通硅通孔区域TSVA1在与该直通硅通孔区域TSVA1的长边平行的方向上延伸而得到，则第一电路形成区域LGC1被布置在第二区域AR2中。在这种布置方式中，可以使第一电路形成区域LGC1变大。
此外，一些连接端子CUP(即连接端子CUP1)被沿着第一半导体芯片SC1的四条边(长边SID11、短边SID12、长边SID13、和短边SID14)放置。在图4所示的例子中，连接端子CUP1被沿着第一半导体芯片SC1的四条边放置以便形成多条导线。
一些连接端子CUP(即，连接端子CUP2)位于第一电路形成区域LGC1和直通硅通孔区域TSVA1之间。即使应力被施加到第一半导体芯片SC1上，固定地设置到布线板IP的连接端子CUP2能够防止直通硅通孔区域TSVA1翘曲。因此，它可以防止第一半导体芯片SC1的基板SUB1从直通硅通孔区域TSVA1开始破裂。连接端子CUP2可以具有比连接端子CUP1更大的横截面面积。连接端子CUP2的较大的横截面面积增加了上述效果。
在图4所示的例子中，连接端子CUP2沿着被布置成两行两列的直通硅通孔区域TSVA1的长边放置。连接端子CUP2可以进一步被沿着直通硅通孔区域TSVA1的短边放置。
此外，至少一些连接端子CUP2可通过形成在第一半导体芯片SC1的多级互连层MIL1中的导线和通孔耦接到第一直通硅通孔TSV1。在这种情况下，直接耦接到电极EL11的连接端子CUP2被耦接到第二半导体芯片SC2的电源电极或接地电极。
在图4所示的例子中，连接端子CUP3被放置在连接端子CUP2的外部。连接端子CUP3也可通过形成在第一半导体芯片SC1的多级互连层MIL1中的导线和通孔耦接到第一直通硅通孔TSV1。在这种情况下，例如，连接端子CUP3也可以用作用于检测第二半导体芯片SC2的端子。
布线板IP上的电极IEL也被布置以便与连接端子CUP对应。
图5示出了第一直通通孔硅TSV1在直通硅通孔区域TSVA1中的示例性布置。如图5所示，在直通硅通孔区域TSVA1中，多个第一直通硅通孔TSV1分别被布置在网格点上。直通硅通孔区域TSVA1的长边例如比直通硅通孔区域TSVA1的短边长十倍或更多倍。在布置有第一直通硅通孔TSV1的网格图案中，相邻的4个网格点形成例如正方形，矩形或平行四边形，但其形状不限于此。另外，没有必要把第一直通硅通孔TSV1布置在所有网格点上。没有第一直通硅通孔被布置到其上的网格点与所有网格点的比率是例如10％或更少。
图6示出了布线板IP的开口SRO的示例性形状。在图6中所示的例子中，开口SRO不是为每个单个电极IEL设置，但被设置为针对多个电极IEL的共同的开口。具体地说，第一开口SRO沿着布线板IP的边缘连续地形成，以便和与连接端子CUP1对应的电极IEL重叠。然后，第二开口SRO在布线板IP中心形成，以便和与连接端子CUP2对应的电极IEL、以及与连接端子CUP3对应的电极IEL重叠。在图6所示的例子中，第二开口SRO的端部被耦接到第一开口SRO。但是，第一开口SRO和第二开口SRO可以彼此分开。另选地，第二开口SRO可分成多个开口，每个开口分配到每个直通硅通孔区域TSVA1。
参照图7至图9，将描述一种用于制造半导体器件SD的方法。首先，准备第一半导体芯片SC1和第二半导体芯片SC2。第一半导体芯片SC1和第二半导体芯片SC2例如以下列方式形成。
首先，元件隔离膜以晶片的形式形成在基板(例如基板SUB1)上。通过该元件隔离膜，元件形成区域被隔离。元件隔离膜通过例如STI方法形成，但也可以通过LOCOS方法形成。然后，栅极绝缘膜和栅电极在基板SUB1的元件形成区域中形成。栅极绝缘膜可以是氧化硅膜或高k电介质膜(例如硅酸铪膜)，高k电介质膜的介电常数比氧化硅膜的介电常数更高。如果栅极绝缘膜为氧化硅膜，则栅电极是由多晶硅膜构成。如果栅极绝缘膜是高k电介质膜，则栅电极是由金属膜(例如TiN)和多晶硅膜的复合薄膜构成。在栅电极由多晶硅构成的情况下，在形成栅电极的过程中，多晶硅电阻可形成在元件隔离膜上。
接着，源极和漏极的延伸区域在基板的元件形成区域中形成。然后，在栅电极的侧面形成侧壁。然后，将作为源极和漏极的杂质区域形成在基板的元件形成区域。因此，晶体管(例如晶体管TR1)在基板上形成。
随后，多级互连层(例如，多级互连层MIL1)形成在元件隔离膜和晶体管上。电极(例如电极EL11)形成在多级互联层的最上层上。然后，保护绝缘膜(钝化膜)形成在多级互连层上。开口形成在电极上的保护绝缘膜中。
在形成多级互联层的过程中，也为第二半导体芯片SC2形成充当存储单元的电容元件。
连接端子CUP被形成在第一半导体芯片SC1的电极EL11上。如果连接终端CUP是导体柱，则连接端子CUP是通过例如镀层形成。在连接端子CUP上，形成焊料层。
然后，第一直通硅通孔TSV1在上述步骤中的任何时间点上形成在第一半导体芯片SC1中。例如，第一直通硅通孔TSV1可以在晶体管Tr1已经形成之前或在电极EL11和保护绝缘膜已经形成之后形成。另选地，第一直通硅通孔TSV1可以在晶体管Tr1和多级互连层已经部分形成之后形成。在这种情况下，在元件形成表面SFC11一侧的第一直通硅通孔TSV1的端部被耦接到多级互连层的任何一层。此外，在任何时间点上，电极可以在第一半导体芯片SC1的背表面SFC12上形成，以耦接到第一直通硅通孔TSV1。
随后，晶片被切成半导体芯片。
准备如图9所示的布线板IP。图9示出了多个布线板IP通过划线区域(scribe region)SL(参见图7A，7B，7C和其它附图)彼此耦接。
然后，如图7A所示，第一半导体芯片SC1被安装在布线板IP上。此时，连接端子CUP被耦接到电极IEL，并且形成密封树脂UFR1。密封树脂UFR1可以通过使用膜状树脂(例如管芯附接膜(DAF))形成，或者可以通过滴下树脂形成。在前一种情况下，在第一半导体芯片SC1被安装在布线板IP上之前，密封树脂UFR1被施加在布线板IP上。这可以易于按参照图2所描述的方式来形成密封树脂UFR1的平面形状。在后一种情况下，在第一半导体芯片SC1被安装在布线板IP上之后，施加密封树脂UFR1。同样在后一种情况下，密封树脂UFR1的端部至少沿着第一半导体芯片SC1的侧面向下地形成圆角。
接着，如图7B所示，第二半导体芯片SC2被安装在第一半导体芯片SC1上。此时，第一半导体芯片SC1的第一直通硅通孔TSV1被耦接到第二半导体芯片SC2的连接端子EL21。然后形成密封树脂UFR2。密封树脂UFR2例如通过滴下树脂形成。所以，密封树脂UFR2的端部至少沿着第二半导体芯片SC2的侧面向下地形成圆角。
图7A和7B所示的步骤在每个布线板IP上执行。
随后，如图7C所示，形成密封树脂MDR1。密封树脂MDR1例如通过使用由一套模具组件(未示出)形成的单个空腔(未示出)，在全部布线板IP上一起形成(批次成型法)。
在形成密封树脂MDR1的步骤中，空腔可以为每一个布线板IP设置。在这种情况下，针对每一个单独的布线板IP，密封第一半导体芯片SC1和第二半导体芯片SC2的堆叠(单个成型法)。在这种情况下，由于每个布线板IP被覆盖有单独的空腔(未示出)，布线板IP的侧表面不与密封树脂MDR1的侧表面齐平。
然后，如图8A所示，外部连接端子SB被设置到每个布线板IP。
接着，如图8B所示，布线板IP和密封树脂MDR1被沿划线区域SL分开。因此，准备了半导体器件SD。
然后，将对本实施例的主要功能和效果进行描述。根据本实施例，直通硅通孔区域TSVA1和第一半导体芯片SC1在平面图中都是矩形。直通硅通孔区域TSVA1的长边与第一半导体芯片SC1的长边平行。这种布局可使得与直通硅通孔区域TSVA1被放置成使得其长边与第一半导体芯片SC1的短边平行的情况相比，直通硅通孔区域TSVA1的短边和第一半导体芯片SC1的边缘之间的距离更长。因此，即使应力被施加到第一半导体芯片SC1上，可以防止第一半导体芯片SC1的基板SUB1从直通硅通孔区域TSVA1开始破裂。应力的一个例子是热应力。例如，热应力由于在基板SUB1、布线板IP和密封树脂MDR1之间的线性膨胀系数的差异而引起。如果直通硅通孔区域TSVA1具有比短边长十倍或更多倍的长边，则应力容易使基板SUB1破裂。
第一半导体芯片SC1的中心容易受到最大的压力。但是，如在沿着第一半导体芯片的短边所取的横截面上所观察到的那样，在本实施例中，直通硅通孔区域TSVA1的中心偏离于第一半导体芯片SC1的中心。因此，能够进一步防止第一半导体芯片SC1的基板SUB1从直通硅通孔区域TSVA1开始破裂。
<第一实施例的第一修改例>
图10是示出了根据第一修改例的半导体器件SD的配置的剖视图。除了以下描述之外，根据第一修改例的半导体器件SD具有和第一实施例的半导体器件SD相同的配置。
第一个区别是该半导体器件SD包含第二半导体芯片SC2。第二半导体芯片SC2被彼此堆叠。第二个或者更高位置的第二半导体芯片SC2中的至少一个(例如，最上面的第二半导体芯片SC21)被做得比其它第二半导体芯片SC2更厚。但是，最上面的第二半导体芯片SC21也可以具有和其它第二半导体芯片SC2相同的厚度。彼此堆叠的第二半导体芯片SC2被堆叠在第一半导体芯片SC1上。
每个第二半导体芯片SC2都具有第二直通通孔硅TSV2。第二直通通孔硅TSV2将一个半导体芯片SC2耦接到位于其上方的另一个第二半导体芯片SC2。因此，第一半导体芯片SC1通过第二直通通孔硅TSV2被电耦接到第二个或者更高位置的第二半导体芯片SC2。第二半导体芯片SC2都是例如存储芯片。但是，第二半导体芯片SC2中的至少一个可包括逻辑电路。在图10所示的例子中，在平面图中，各个第二半导体芯片SC2的四条边彼此重叠。此外，在平面图中，各个第二半导体芯片SC2的第二直通通孔硅TSV2彼此重叠。
如在平面图中所观察到的那样，至少一些第二直通通孔硅TSV2与第一直通硅通孔TSV1的任何一个重叠。用上述方式布局通孔可以简化在第二直通通孔硅TSV2与耦接到它的第一直通硅通孔TSV1之间的导体的格局。
在图10所示的例子中，第二直通通孔硅TSV2被布置在和第一直通硅通孔TSV1相同的网格点上。第二半导体芯片SC2还具有和第一直通硅通孔TSV1相同的区域。例如，在第二半导体芯片SC2是存储芯片的情况下，第二直通通孔硅TSV2根据JEDEC JESD229中提出的规格来布置。在平面图中，由第一直通硅通孔TSV1阵列构成的网格和由第二直通通孔硅TSV2阵列构成的网格分别重叠。
图11示出了第二半导体芯片SC2的剖面结构。在图11所示的例子中，第二直通通孔硅TSV2在第二半导体芯片SC2的基板SUB2中形成。第二直通通孔硅TSV2是由导电材料(例如铜)制成，并穿过基底SUB2。另外，绝缘膜被嵌入基底SUB2中以便环绕第二直通通孔硅TSV2。
在基板SUB2的元件形成表面SFC21上，形成多级互连层MIL2。第二直通通孔硅TSV2通过多级互连层MIL2中的通孔或类似的部件被耦接到设置在多级互连层MIL2上的连接端子EL21。连接端子EL21例如是由铜或其它材料制成的导体柱。此外，第二直通通孔硅TSV2被耦接到基板SUB2的背表面SFC22上形成的电极EL22。
根据第一修改例的用于制造半导体器件SD的方法和根据第一实施例的方法是相同的，除了第二半导体芯片SC2提前被堆叠到彼此这点之外。
第一修改例也能提供与第一实施例相同的效果。
<第一实施例的第二修改例>
图12是示出了根据第二修改例的半导体器件SD的配置的剖视图。根据第二修改例的半导体器件SD具有与根据第一修改例的半导体器件SD相同的配置，除了如在部件堆叠的方向上所观察到的那样，第二半导体芯片SC2相对于布线板IP处于倾斜的位置。
具体地说，第二半导体芯片SC2的靠近长边SID13的端部和布线板IP的距离L2短于第二半导体芯片SC2的靠近长边SID11的端部和布线板IP的距离L1。倾斜度例如通过半导体器件SD的平均值而确定。
第二修改例也能提供与第一实施例相同的效果。被放置在第一半导体芯片SC1上的第二半导体芯片SC2可能在第一直通硅通孔TSV1周围倾斜。在第一实施例中，第一直通硅通孔TSV1的位置相对接近长边SID13。因此，第二半导体芯片SC2可能邻接于第一半导体芯片SC1的长边SID11而不是长边SID13。相反，在该修改例中，第二半导体芯片SC2最初被设计为倾斜以使得距离L2变小。因此，即使由于制造偏差，第二半导体芯片SC2在距离L1变小的方向上倾斜，第二半导体芯片SC2也可以防止邻接于第一半导体芯片SC1。
<第一实施例的第三修改例>
根据第三修改例的半导体器件SD具有与根据第一实施例、第一修改例和第二修改例中的任何一个的半导体器件SD相同的配置，除了第一半导体芯片SC1的配置之外。
图13示出了根据第三修改例的第一半导体芯片SC1的配置。除了以下描述之外，根据第三修改例的半导体芯片SC1具有与第一实施例、第一修改例和第二修改例中的任何一个的半导体芯片SC1相同的配置。
第一个区别是第一半导体芯片SC1具有第二电路形成区域LGC2。第二电路在第二电路形成区域LGC2中形成。在图13所示的例子中，相比于第一电路形成区域LGC1，第二电路形成区域LGC2的位置离直通硅通孔区域TSVA1更远。具体而言，第二电路形成区域LGC2相对于第一电路形成区域LGC1被布置在直通硅通孔区域TSVA1的对面。
此外，直通硅通孔区域TSVA1的位置更加靠近长边SID13。这种布局可以使第二区域AR2更宽，从而分配第一电路形成区域LGC1和第二电路形成区域LGC2到第二区域AR2。在平面图中，控制电路形成区域CNT和一些连接端子CUP1重叠。
第三修改例也能提供与第一实施例、第一修改例和第二修改例中的任何一个相同的效果。此外，可以在第二区域AR2中形成多个电路。
<第一实施例的第四修改例>
根据第四修改例的半导体器件SD具有与根据第一实施例以及第一修改例到第三修改例中的任何一个的半导体器件SD相同的配置，除了第一半导体芯片SC1的配置之外。
图14示出了根据第四修改例的第一半导体芯片SC1的配置。除了连接端子CUP1的布局之外，根据第四修改例的半导体芯片SC1具有与根据第一实施例以及第一修改例到第三修改例中的任何一个的半导体芯片SC1相同的配置。
具体而言，第一半导体芯片SC1在边缘具有非导体柱区域NCPA。非导体柱区域NCPA是一些沿着第一半导体芯片SC1的边缘放置的连接端子CUP被移除的区域。换言之，非导体柱区域NCPA是通过部分地减少连接端子CUP1的行数量来建立的。非导体柱区域NCPA被设置到在与第一半导体芯片SC1的短边平行的方向上与直通硅通孔区域TSVA1重叠的区域。换言之，在沿着第一半导体芯片SC1的边缘的方向上，在设置了非导体柱区域NCPA的区域中的每单位长度的连接端子CUP1的数量少于在其他区域中的每单位长度的连接端子CUP1的数量。
第四修改例也能提供与第一实施例以及第一修改例到第三修改例中的任何一个相同的效果。非导体柱区域NCPA被设置到在与第一半导体芯片SC1的短边平行的方向上与直通硅通孔区域TSVA1重叠的区域。即使由于第一半导体芯片SC1的基板SUB1与布线板IP之间的线性膨胀系数的差异而产生热应力，非导体柱区域NCPA也使得该应力难以被施加到直通硅通孔区域TSVA1。因此，能够进一步防止第一半导体芯片SC1的基板SUB1从直通硅通孔区域TSVA1开始破裂。
<第一实施例的第五修改例>
图15是示出了根据第五修改例的半导体器件的配置的剖视图。根据本修改例的半导体器件SD具有与根据第一实施例以及第一修改例到第四修改例中的任何一个的半导体器件SD相同的配置，除了如沿着第一半导体芯片SC1的短边所取的横截面上所观察到的那样，第一半导体芯片SC1的中心与布线板IP的中心对齐。因此，第二半导体芯片SC2的中心不与布线板IP的中心对齐。
第五修改例也能提供与第一实施例以及第一修改例到第四修改例中的任何一个相同的效果。在中心处对齐第一半导体芯片SC1和布线基板的IP使得电极IEL被放置在布线板IP的中心。这使得更容易设计布线板IP的导线布局。
<第一实施例的第六修改例>
图16是示出了在根据第六修改例的半导体器件SD内中包括的第一半导体芯片SC1的配置的平面图。图17是沿着图16中的线BB'所取的剖视图。除了以下描述之外，根据本修改例的半导体器件SD具有与根据第一实施例以及第一修改例到第五修改例中的任何一个的半导体器件SD相同的配置。
第一个区别是在半导体器件SD具有加强部件RIF。加强部件RIF附接到第一半导体芯片SC1的至少一个表面。如平面图所示，加强部件RIF被设置在直通硅通孔区域TSVA1和第一半导体芯片SC1的短边SID12、SID14的交叉部。加强部件RIF是由例如强度高于密封树脂UFR1的材料组成，更具体地说，由强度高于密封树脂UFR1的树脂或金属组成。
此外，保护环GDL被设置在第一半导体芯片SC1的多级互连层MIL1中。保护环GDL被至少部分地被设置在多层中。在平面图中设置在直通硅通孔区域TSVA1和第一半导体芯片SC1的短边SID12、SID14的交叉部的保护环GDL在数量上多于在其他区域中的保护环GDL。
第六修改例也能提供与第一实施例以及第一修改例到第五修改例中的任何一个相同的效果。设置加强部件RIF可以防止直通硅通孔区域TSVA1和短边SID12、SID14之间的基板SUB1的区域开裂。相比其他区域，在直通硅通孔区域TSVA1和第一半导体芯片SC1的短边SID12、SID14的交叉部设置更多的保护环GDL可以进一步增强防止破裂的效果。
<第二实施例>
图18是示出了根据第二实施例的半导体器件SD的配置的剖视图。除了以下叙述之外，根据本实施例的半导体器件SD具有与第一实施例或第一修改例相同的配置。图18示出了与第一修改例相似的半导体器件SD。
第一个区别是散热部件HS1被设置在布线板IP的不与第一半导体芯片SC1重叠的区域上。散热部件HS1是由金属板(例如铜板或铝板)组成，并且被部分地放在第二半导体芯片SC2的延伸部分下面，在平面图中该延伸部分比第一半导体芯片SC1伸展出更多。此外，在平面图中散热元件HS1的不与第二半导体芯片SC2重叠的区域被放在至少一个外部连接端子SB上。散热部件HS1的上表面可以被设置得比第一半导体芯片SC1的背表面SFC12低或高或者可以与它齐平。此外，散热部件HS1的上表面可以被设置得比第二半导体芯片SC2的元件形成表面SFC21低。在这种情况下，散热元件HS1的上表面和元件形成表面SFC21通过具有高热导率的粘合层牢固地相互接合。
对于散热部件HS1，优选在平面图中不与绝缘层SR中的开口SRO重叠。这可以防止在开口SRO中产生空隙。因此，开口SRO中的密封树脂UFR1、UFR2中的填充系数得以改进。
在图19所示的例子中，散热部件HS1的外端表面与密封树脂MDR1的侧表面齐平。另选地，在平面图中，散热部件HS1的外端表面可以比密封树脂MDR1的侧表面更向内放置。在这种情况下，优选在平面图中，散热部件HS1的外端表面位于最外面的外部连接端子SB和布线板IP的端表面之间。
绝缘层(例如，树脂层)被设置在最底下的第二半导体芯片SC2的元件形成表面SFC21和散热部件HS1之间。
虽然密封树脂UFR2填充了由第二半导体芯片SC2、布线板IP和散热部件HS1包围的空间，但密封树脂UFR2不会到达第二半导体芯片SC2的侧表面。优选使用具有比密封树脂UFR1的热导率更高的热导率的密封树脂UFR2。
如沿着短边SID12所取的横截面所观察到的那样，直通硅通孔区域TSVA1可以被设置在与第一半导体芯片SC1的中心对齐的位置。如沿着长边SID11所取的横截面所观察到的那样，直通硅通孔区域TSVA1也可以被设置在与第一半导体芯片SC1的中心对齐的位置。在如图18所示的例子中，在上述两个横截面上，直通硅通孔区域TSVA1与第一半导体芯片SC1的中心、第二半导体芯片SC2的中心和布线板IP的中心对齐。在任何情况下，在平面图中，第二半导体芯片SC2的一部分比第一半导体芯片SC1延伸出更多，并且散热部件HS1被部分地放在该延伸部分的下面。
在如图18所示的例子中，密封树脂UFR1的端部沿着第一半导体芯片SC1的侧面形成圆角。密封树脂UFR1没有圆角也可以发挥功能。
虽然密封树脂MDR1的基本材料是树脂，但密封树脂MDR1可以包含具有比基础材料更高的热导率的材料(例如氧化铝)。
图19是示出了散热部件HS1的平面形状的平面图。在如图19所示的例子中，散热部件HS1被设置成包围除了用于浇注密封树脂MDR1的流入区域IFA的第一半导体芯片SC1。在如图19所示的例子中，流入区域IFA被设置在布线板IP的彼此相对的两边的每一个上。两个流入区域IFA通过第一半导体芯片SC1周围的区域被耦接到彼此。散热部件HS1覆盖布线板IP的除了放置有第一半导体芯片SC1及其周围和流入区域IFA的区域。如果对齐标记形成在布线板IP上，则散热部件HS1不覆盖该对齐标记。此外，散热部件HS1至少与第二半导体芯片SC2的彼此相对的两个边重叠。因此，第二半导体芯片SC2的四个角与散热部件HS1重叠。
另选地，散热部件HS1可设置成没有流入区域IFA而包围第一半导体芯片SC1的所有四个边。
图20A到20E是叙述用于制造图18和图19中所示的半导体器件SD的方法的剖视图。用于制造根据第二实施例的半导体器件SD的方法大致与第一实施例相同。
首先，如图20A所示，外部连接端子SB和散热部件HS1附接到布线板IP。
然后，如图20B所示，第一半导体芯片SC1被安装在布线板IP上，然后施加密封树脂UFR1。接着，如图20C所示，施加密封树脂UFR2。例如，通过滴下树脂来施加密封树脂UFR2。
然后，如图20D所示，第二半导体芯片SC2的堆叠被安装在第一半导体芯片SC1上。此时，第二半导体芯片SC2比第一半导体芯片SC1延伸出更多的部分被部分地放置于散热部件HS1上。
接着，如图20E所示，施加密封树脂MDR1。然后，执行切割以获得半导体器件SD。
接着，将对第二实施例的作用和效果进行描述。在本实施例中，第二半导体芯片SC2被堆叠在第一半导体芯片SC1上。与第一半导体芯片SC1相比，所堆叠的第二半导体芯片SC2难以散热。特别是，在较低的一侧的第二半导体芯片SC2具有很差的散热性能。为了提高性能，本实施例在布线板IP上设置了散热部件HS1。散热部件HS1具有与第二半导体芯片SC2重叠的部分和不与第二半导体芯片SC2重叠的部分。因此，第二半导体芯片SC2产生的热量通过散热部件HS1消散。这增加了第二半导体芯片SC2的散热性能。
特别是在本实施例中，散热部件HS1的外端表面与密封树脂MDR1的侧表面齐平。换句话说，散热部件HS1的外端表面从密封树脂MDR1的侧表面露出。已转移到散热部件HS1的热量被有效地从暴露出的外端表面排出到外面。因此，第二半导体芯片SC2的散热性能进一步加强。
此外，在平面图中，散热部件HS1的不与第二半导体芯片SC2重叠的区域至少与一个外部连接端子SB重叠。这种布局使得通过散热部件HS1转移的热量更容易地通过布线板IP和外部连接端子SB被消散到外面。当散热部件HS1在平面图中与布线板IP的贯通孔重叠时，这种效果得到显著加强。
散热部件HS1的侧表面可以向上逐渐变小，以便减少散热部件HS1的面积。这减少了在密封树脂UFR1、UFR2中空隙的产生。
此外，使用具有比密封树脂UFR1更高的热导率的密封树脂UFR2能够实现来自第二半导体芯片SC2的更多的散热。在这种情况下，优选包含在密封树脂UFR2中的填料的直径比包含在密封树脂MDR1中的填料的直径更小。填料的直径是根据例如横截面上的平均颗粒的直径来定义的。此外，优选密封树脂UFR2比密封树脂UFR1包含更高比率的填料。填料的组成比率是根据例如横截面上的填料的面积比率来定义的。
<第二实施例的第一修改例>
图21是示出了根据第一修改例的半导体器件SD的配置的剖视图。除了以下描述之外，根据本修改例的半导体器件SD具有与第二实施例的半导体器件SD相同的配置。
第一个区别是：如沿着短边SID12和长边SID11所述的横截面中的任意一个上所观察到的那样，直通硅通孔区域TSVA1偏离于第一半导体芯片SC1的中心。直通硅通孔区域TSVA1与第二半导体芯片SC2的中心和布线板IP的中心对齐。理所当然地，第二半导体芯片SC2的中心偏离于第一半导体芯片SC1的中心。在平面图中，第二半导体芯片SC2的任何一边都位于第一半导体芯片SC1上。
第一修改例也能提供与第二实施例相同的效果。由于第二半导体芯片SC2的中心偏离于第一半导体芯片SC1的中心，第二半导体芯片SC2可以具有不与第一半导体芯片SC1重叠的相对大的面积。因此，在第二半导体芯片SC2的面对散热部件HS1的区域可以做得更大。
<第二实施例的第二修改例>
图22是示出了根据第二修改例的半导体器件的配置的剖视图。除了以下描述之外，根据本修改例的半导体器件SD具有与根据第二实施例或第二实施例的第一修改例相同的配置。
第一个区别是半导体器件SD不具有密封树脂UFR2。相反地，密封树脂MDR1填满了由第二半导体芯片SC2、布线板IP和散热部件HS1包围的空间。
第二修改例也能提供与第二实施例或第一修改例相同的效果。
<第二实施例的第三修改例>
根据第三修改例的半导体器件SD具有与根据第二实施例以及第二实施例的第一修改例和第二修改例中的任意一个相同的配置，除了密封树脂UFR1的端部不形成圆角之外。为了省掉圆角，例如，密封树脂UFR1是由DAF组成的。
第三修改例也能提供与第二实施例或第一修改例相同的效果。
<第二实施例的第四修改例>
图23是示出根据第四修改例的半导体器件SD的配置的平面图。图24是示出根据该修改例的半导体器件SD的剖视图。图24对应于沿着图23中的C-C'所取的剖视图。除了以下描述之外，根据第四修改例的半导体器件SD具有与根据第二实施例以及第一修改例到第三修改例中的任意一个相同的配置。
第一个区别是半导体器件SD不具有密封树脂MDR1，但作为代替，具有散热部件LID。散热部件LID是板状部件并且在中心部分与最上面的第二半导体芯片SC21的背表面SFC22接触。此外，散热部件LID具有一个弯曲的边缘以便与第二半导体芯片SC2的侧表面相对，并且被附接到散热部件HS1。散热部件LID的附接到散热部件HS1的部分沿着散热部件HS1的表面弯曲。
用于制造根据本实施例的半导体器件SD的方法与根据第二实施例的相同，不同之处在于本方法包括附接散热部件LID的步骤而不是施加密封树脂MDR1的步骤。散热部件LID附连到被切割了的半导体器件SD。
采用散热部件HS1的第四修改例能够提供与第二实施例以及第一修改例到第三修改例中的任意一个相同的效果。此外，由于最上面的第二半导体芯片SC21与散热部件LID接触，第二半导体芯片SC21中产生的热量逃逸到散热部件LID。这可以提高第二半导体芯片SC2的散热性能。
在本修改例中，由于散热部件LID的边缘附接到散热部件HS1，转移到散热部件HS1的热量也从散热元件LID被排出。因此，第二半导体芯片SC2的散热性能进一步加强。
<第三实施例>
图25是示出了根据第三实施例的电子设备ED的平面图。如25图所示的电子设备ED25是便携式电子设备，诸如便携式通信终端、便携式电子游戏机(video game console)和便携式个人计算机，并且包括半导体器件SD。电子设备ED还包括显示器DIS。显示器DIS通过使用半导体器件SD控制。
图26是示出了该电子设备ED的功能配置的框图。如图26所示的例子中，第二半导体芯片SC2是存储芯片。第一半导体芯片SC1使用第二半导体芯片SC2来控制电子设备ED。第一半导体芯片SC1的第一电路形成区域LGC1是核心CPU(中央处理单元)，并且第一半导体芯片SC1的第二电路形成区域LGC2是GPU(图形处理单元)。第一半导体芯片SC1还包括多个电路区域LGC3、LGC4(例如，调制解调器电路、语音处理电路等等)。电子设备ED还包括非易失性存储器(NVM)。
第一半导体芯片SC1与通信单元(有线或无线)、用于无线标记(wireless tag)的通信接口(例如RFIC)、模拟-数字转换器、数字-模拟转换器、电源控制器、SIM卡、图像摄像(image pickup)单元、存储卡、用户输入单元(例如键盘)、USB通信单元、以及NVM进行通信。
本领域技术人员应当进一步理解，虽然根据本发明的实施例进行了前面的描述，但本发明不限于此，并且可以在不脱离本发明的精神和所附权利要求书的范围内进行改变和修改。
其中上述第二实施例及其修改例公开了以下发明。
(补充说明1)
半导体器件包括：布线板；第一半导体芯片，安装在布线板的第一表面上，并且该第一半导体芯片是在平面图中为长方形；第二半导体芯片，设置在第一半导体芯片上。其中在平面图中，至少第二半导体芯片的一部分比第一半导体芯片延伸出更多，金属板设置在第二半导体芯片比第一半导体芯片延伸出更多的部分与布线板之间，并且在平面图中，金属板的一部分比第二半导体芯片延伸出更多。
(补充说明2)
在补充说明1记载的半导体器件还包括密封树脂，该密封树脂被设置在布线板的第一表面上，以密封第一半导体芯片和第二半导体芯片，其中金属板被从密封树脂的侧表面露出。

Claims (13)

1.一种半导体器件，其特征在于，包括：
布线板；
第一半导体芯片，安装在所述布线板的第一表面上，并且该第一半导体芯片在平面图中是长方形；以及
第二半导体芯片，设置在所述第一半导体芯片上，
其中，所述第一半导体芯片具有面对所述第一表面的元件形成表面，并且具有多个第一直通硅通孔，
其中，所述第二半导体芯片被电耦接到所述第一半导体芯片的所述第一直通硅通孔，
其中，当与所述第一半导体芯片的长边平行的方向被定义为行方向并且与所述第一半导体芯片的长边垂直的方向被定义为列方向时，所述第一直通硅通孔的每一个被布置在网格点的任一个上，所述网格点被布置成m行和n列(m>n)，并且
其中，如沿着所述第一半导体芯片的短边所取的横截面上所观察到的，通过耦接被布置在m行和n列中的最外面的网格点而定义的直通硅通孔区域的中心在第一方向上偏离于所述第一半导体芯片的短边的中心。
2.根据权利要求1所述的半导体器件，其特征在于，
其中，所述第二半导体芯片被堆叠到彼此，并且
其中，所述第二半导体芯片具有多个第二直通硅通孔，并且通过所述第二直通硅通孔被耦接到彼此。
3.根据权利要求2所述的半导体器件，其特征在于，
其中，如在平面图中所观察到的，至少一些所述第二直通硅通孔与所述第一直通硅通孔中的任一个重叠。
4.根据权利要求1所述的半导体器件，其特征在于，
其中在沿着所述第一半导体芯片的短边所取的横截面上，所述第一半导体芯片的中心不与所述第二半导体芯片的中心对齐。
5.根据权利要求1所述的半导体器件，其特征在于，
其中所述第一半导体芯片包括多个连接端子，所述多个连接端子被设置在所述元件形成表面上并耦接到所述布线板，
其中所述第一半导体芯片包括电路形成区域，在所述电路形成区域中形成电路，并且
其中在平面图中，至少一些所述连接端子位于所述直通硅通孔区域与所述电路形成区域之间。
6.根据权利要求1所述的半导体器件，其特征在于，
其中所述第一半导体芯片包括多个连接端子，所述多个连接端子被设置在所述元件形成表面上，沿着基板的边缘被布置，并被耦接到所述布线板，并且
其中，在与所述第一半导体芯片的短边平行的方向上，在与所述直通硅通孔区域重叠的区域中的每单位长度的所述连接端子的数量少于在其他区域中的每单位长度的所述连接端子的数量。
7.根据权利要求1所述的半导体器件，其特征在于，
其中所述第二半导体芯片是存储芯片，
其中所述第一半导体芯片在平面图中与所述直通硅通孔重叠的区域和其周围，包括控制所述第二半导体芯片的存储器控制电路。
8.根据权利要求1所述的半导体器件，其特征在于，
其中，当所述第一半导体芯片被在与所述直通硅通孔区域的长边平行的方向上从所述直通硅通孔区域延伸的区域分成第一区域以及比所述第一区域小的第二区域时，所述第一半导体芯片在所述第一区域中具有与所述第二半导体芯片通信的第一逻辑电路。
9.根据权利要求1所述的半导体器件，其特征在于，
其中，如在平面图中所观察到的，所述第二半导体芯片比所述第一半导体芯片的两个长边延伸出更多，并且所述第二半导体芯片在第一方向上从其中一条长边延伸的延伸量比从另一条长边的延伸量大，
其中所述半导体器件包括：
第一密封树脂，密封所述第一半导体芯片和所述布线板之间的空间；以及
第二密封树脂，密封所述第二半导体芯片和所述布线板之间的空间，并且
其中，如在平面图中所观察到的，所述第一密封树脂比所述第一半导体芯片的两个长边延伸出更多，并且所述第一密封树脂在第一方向上从其中一条长边延伸的延伸量比从另一条长边的延伸量大。
10.根据权利要求1所述的半导体器件，其特征在于，
其中所述直通硅通孔区域的长边的长度是所述直通硅通孔区域短边的长度的十倍或者更多倍。
11.根据权利要求1所述的半导体器件，其特征在于，
其中所述第一半导体芯片包括在沿着所述第一半导体芯片的短边的方向上布置的所述直通硅通孔区域，并且
其中，沿着所述第一半导体芯片的短边所取的横截面上，各个所述直通硅通孔区域的中心在所述第一方向上偏离于所述第一半导体芯片的的短边的中心。
12.根据权利要求1所述的半导体器件，其特征在于，
其中，在沿着所述第一半导体芯片的短边所取的横截面上，所述布线板的中心与所述直通硅通孔区域对齐。
13.根据权利要求1所述的半导体器件，其特征在于，
其中，在沿着所述第一半导体芯片的短边所取的横截面上，所述布线板的中心与所述第二半导体芯片的中心对齐。
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