CN104199798B - 经由总线的地址信道的协作写入 - Google Patents

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Abstract

本发明涉及经由总线的地址信道的协作写入。本发明揭示一种用于在处理系统中经由总线进行通信的处理系统及方法。所述处理系统包含接收装置、具有第一、第二及第三信道的总线及发送装置，所述发送装置经配置以在所述第一信道上寻址所述接收装置，并在所述第二信道上从所述接收装置读取有效负载，所述发送装置进一步经配置以在所述第一信道上向所述接收装置写入有效负载的第一部分且在所述第三信道上向所述接收装置写入所述有效负载的第二部分。

Description

经由总线的地址信道的协作写入
分案申请
本发明专利申请是申请日为2007年2月23日，申请号为200780006259.5，以及发明名称为“经由总线的地址信道的协作写入”的发明专利申请案的分案申请。
相关申请交叉参考案
本专利申请案主张基于在2006年2月24日提出申请的名称为“经由地址信道的协作写入(Cooperative Writes Over Address Channel)”的临时申请案第60/776,529号的优先权，且受让于本发明受让人且以此以引入方式明确并入本文中。
本专利申请案涉及下列与本文同时提出申请且名称为“经由地址信道的辅助写入(Auxiliary Writes Over Address Channel)”的同在申请中的代理档案号第060485号美国专利申请案，其受让于本发明受让人且以引用的方式明确地并入本文中。
技术领域
本发明大体来说涉及处理系统，且更具体来说涉及用于经由具有总线背景的地址信道来执行协作写入的系统及技术。
背景技术
大多数现代处理系统的核心是称作总线的互连。所述总线在所述系统中的各种处理实体之间移动信息。如今，大多数总线架构是极为标准的。这些标准总线架构通常具有独立及单独的读取、写入及地址信道。
在处理系统中，这种类型的总线架构常被发现具有由存储器支持的一个或一个以上一般用途。在这些系统中，所述存储器提供存储媒体，所述存储媒体可保存处理器执行其功能所需要的程序及数据。处理器可通过将地址设置在地址信道上并发送适当的读取/写入控制信号来读取或写入到存储器。根据读取/写入控制的状态，处理器经由写入信道写入到存储器或经由读取信道从存储器中读取。在这些类型的处理系统以及许多其它处理系统中，可需要减小写入延迟及增大写入带宽。
发明内容
以下揭示一种处理系统的一个方面。所述处理系统包含：接收装置；总线，其具有第一、第二及第三信道；及发送装置，其经配置以在所述第一信道上寻址所述接收装置并在所述第二信道上从所述接收装置读取有效负载，所述发送装置进一步经配置以在第一信道上向接收装置写入有效负载的第一部分且在第三信道上向接收装置写入所述有效负载的第二部分。
以下揭示一种处理系统的另一方面。所述处理系统包含：接收装置；总线，其具有第一、第二及第三信道；用寻址装置，其用于在所述第一信道上寻址所述接收装置；读取装置，其用于在所述第二信道上从接收装置读取有效负载；及写入装置，其用于在所述第一信道上向接收装置写入有效负载的第一部分且在所述第三信道上向接收装置写入所述有效负载的第二部分。
以下揭示一种经由总线在发送装置与接收装置之间进行通信的方法的一个方面。所述总线包含第一、第二及第三信道。所述方法包含：在第一信道上寻址接收装置；在第二信道上从所述接收装置读取有效负载；及在第一信道上向所述接收装置写入有效负载的第一部分且在所述第三信道上向所述接收装置写入所述有效负载的第二部分。
以下揭示总线主控装置的一个方面。所述总线主控装置包含：处理器；及总线接口，其经配置以将所述处理器介接到具有第一、第二及第三信道的总线，所述总线接口进一步经配置以在所述第一信道上寻址从属装置、在所述第二信道上从所述从属装置接收有效负载并在第一信道上向从属装置写入有效负载的第一部分且在第三信道上向从属装置写入所述有效负载的第二部分。
本发明还揭示一种总线主控装置的另一方面。所述总线主控装置包含：处理器；及介接装置，其用于将所述处理器介接到具有第一、第二及第三信道的总线；介接装置，其用于将处理器介接到所述总线，其中包括用于在第一信道上寻址从属装置的装置；接收装置，其用于在第二信道上从从属装置接收有效负载；及写入装置，其用于在第一信道上向从属装置写入有效负载的第一部分且在第三信道上向从属装置写入有效负载的第二部分。
以下揭示一种从属装置的一个方面。所述从属装置包含：存储器；及总线接口，其经配置以将存储器介接到具有第一、第二及第三信道的总线，所述总线接口经配置以在第一信道上从总线主控装置接收地址及有效负载的第一部分、在第二信道上向总线主控装置发送有效负载并在第三信道上从总线主控装置接收所述有效负载的第二部分。
以下揭示一种从属装置的另一方面。所述从属装置包含：存储器；及介接装置，其用于将所述存储器介接到具有第一、第二及第三信道的总线；介接装置，其用于将存储器介接到所述总线，其中包括用于在第一信道上从总线主控装置接收地址及有效负载的第一部分的装置；发送装置，其用于在第二信道上向总线主控装置发送有效负载；及接收装置，其用于在第三信道上从总线主控装置接收所述有效负载的第二部分。
应了解，根据下文详细说明，所属技术领域的技术人员将易于了解本发明的其它实施例，其中以图解说明的方式显示及描述本发明的各种实施例。正如人们将要了解，本发明能够具有其它及不同实施例，且能够以各种其它方面对其若干细节进行修改，所有这些均不背离本发明。因此，应将本文的图式及说细说明视为具图解说明性质而非限定性。
附图说明
本文以举例方式而非限定方式在附图中图解说明本发明的各个方面，其中：
图1是图解说明处理系统中经由总线进行通信的两个装置的实例的简化方块图；
图2是显示图1的处理系统中的总线的地址及写入信道上的信息流动的图解说明，其中所述地址信道提供用于地址及数据的类属媒体；
图3是显示在图1的处理系统中经由总线的两个写入操作的时序图；
图4是图解说明高速缓存一致性处理系统的简化方块图，所述系统具有通过总线互连与共享资源进行通信的两个处理装置；
图5是显示在图4的高速缓存一致性处理系统中的一个处理装置与总线互连之间的地址及写入信道上的信息流动的图解说明。
图6是图解说明在处理系统中经由4信道的总线进行通信的两个装置的实例的简化方块图。
图7是显示图6的处理系统中的4信道总线的地址及写入信道上的信息流动的图解说明，其中读取及写入地址信道提供用于地址及数据的属类媒体。
具体实施方式
下文结合附图列举的详细说明打算作为本发明各种实施例的说明，而不打算代表本发明仅可实施为这些实施例。为使读者透彻地了解本发明，在详细说明中包含若干具体细节。然而，所属技术领域的技术人员将易于了解，可不以这些具体细节来实践本发明。在某些实例中，为避免模糊本发明的概念，以方块图形式显示众所周知的结构及组件。
图1是图解说明在处理系统中经由总线进行通信的两个装置的实例的简化方块图。处理系统100可以是协作以执行一个或一个以上处理功能的硬件装置的集合。处理系统100的典型应用包含但不限于：桌上型计算机、膝上型计算机、服务器、蜂窝电话、个人数字助理(PDA)、游戏控制台、传呼机、调制解调器、音频设备、医疗装置、机动车、视频设备、工业设备或任何其它能够处理、检索及存储信息的机器或装置。
图中显示处理系统100具有经由总线106与接收装置104通信的发送装置102。总线106包含三个信道：地址信道106a、写入信道106b及读取信道106c。将“信道”定义为一组电导体，所述电导体可用于在两个装置之间携载信息且具有一组共用的控制信号。在此实例中，每一信道为32位宽。通常，总线互连(未显示)将用于经由总线106在发送装置102与接收装置104之间建立点对点通信路径。或者，总线106可以是专用总线、共享总线或任何其它类型的合适总线架构。
发送装置102可以是任何类型的总线主控装置。在此实例中，发送装置102包含处理器108及总线接口110。处理器108可以是通用处理器(例如微处理器)、专用处理器(例如数字处理器(DSP))、专用集成电路(ASIC)、直接存储器存取(DMA)控制器、桥接器、可编程逻辑组件或任何其它需要对总线106的存取的实体。总线接口110用于驱动地址及写入信道106a、106b以及提供适当的控制信号。总线接口110还充当读取信道106c的接收器。
接收装置104可以是任何类型的从属装置。接收装置104可以是临时存储器(例如，SDRAM、DRAM或RAM)或较长期存储装置(例如，快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、CD-ROM、DVD、磁盘、可重写光盘等)。或者，接收装置104可以是桥接器或任何其它能够检索及存储信息的装置。在此实例中，接收装置104包含接口总线112及存储器114。接口总线112用于驱动读取信道106c及适当的控制信号。总线接口112还充当用于地址及写入信道106a、106b的接收器。存储器114可以是内容可被任意存取(即，读取及写入)的任何装置。
在此总线架构中，发送装置102可从接收装置104读取或写入到接收装置104。当发送装置102执行写入操作时，用适当的控制信号在地址信道106a上向接收装置104发送地址。有效负载可在地址信道106a、写入信道106b或这两者上发送。所述“有效负载”是指与特定读取或写入操作相关联的数据，且在此情况下为写入操作。当发送装置执行读取操作时，其用适当的控制信号在地址信道106a上向接收装置104发送地址。作为响应，接收装置104在读取信道106c上向发送装置102发送有效负载。
现在将参照图2描述两个写入操作的实例。图2是显示地址及写入信道上的信息流动的图解说明。在此实例中，所述发送装置起始两个16字节的写入操作。
参照图2，在第一时钟循环202上，发送装置通过用适当的控制信号在地址信道106a上向接收装置发送4字节的地址A1来起始第一16字节写入操作。在相同时钟循环202期间，发送装置还可在写入信道106b上向接收装置发送第一有效负载的第一4个字节W1(1)。
在第二时钟循环204上，发送装置使用地址信道106a及写入信道106b两者来发送数据。发送装置在写入信道106b上发送第一有效负载的第二4个字节W1(2)且在地址信道106a上发送第一有效负载的第三4个字节W1(3)。
发送装置通过用适当的控制信号在地址信道106a上向接收装置发送4字节地址A2而在第三时钟循环206期间起始下一16字节写入操作。发送装置通过在写入信道106b上向接收装置发送最后4个字节W1(4)而在下一写入操作的相同时钟循环期间完成第一有效负载的传输。
然后，发送装置使用下两个时钟循环来向接收装置发送第二有效负载。在第四时钟循环208上，发送装置在写入信道106b上向接收装置发送第二有效负载的第一4个字节W2(1)，且在地址信道106a上向所述接收装置发送第二有效负载的第二4个字节W2(3)。在下一时钟循环210上，发送装置在写入信道106b上向接收装置发送第二有效负载的第三4个字节W2(3)，且在地址信道106a上向所述接收装置发送第二有效负载的最后4个字节W2(4)。
可使用两种类型的控制信号来支持用于地址及数据传输的媒体。第一控制信号称作“地址/数据”信号，其用于地址信道106a上来指示所传输的信息是地址还是数据。在此实例中，当断定地址/数据信号时，在地址信道106a上传输地址。相反，当去断定地址/数据信号时，在地址信道106a上传输数据。
第二控制信号称作“节拍ID”，其用于地址及写入信道106a、106b两者上以指示正在传输的当前有效负载的节拍。应注意，所述“节拍ID“为基于零的指示符，从而值”0“指示正在传输的有效负载的第一节拍。在此实例中，每一有效负载均在传输下一有效负载之前被整体地传输，且因此不需要信令来识别每一有效负载。在所述处理系统的替代实施例中，其中所述负载不按次序传输，或不同有效负载的节拍是交错的，所述信令可包含有效负载序列号。
现在将参照图3来描述图解说明可如何使用两个控制信号的实例。地址及写入信道106a、106b的总线协议显示于下文表1中。此总线协议用于图解说明本发明处理系统的各方面，且应了解，本发明的这些方面可用于其它总线协议。所属技术领域的技术人员在对本文描述的总线架构的实际实施中将能够容易地改变及/或将信号添加到此协议中。
表1
表2
图3是显示用于上文结合图2描述的相同的两个16字节写入操作的控制信号的时序图。可使用系统时钟306来同步发送与接收装置之间的通信。显示系统时钟306具有五个时钟循环，其中每一时钟循环均被依序编号。
可由发送装置在第一时钟循环301期间在地址信道106a上起始写入操作。此写入操作可通过在32位的地址媒体308上传输第一写入操作的地址A1来实现。发送装置断定A有效312信号以指示正在地址信道106a上传输有效信息。发送装置102还断定地址/数据信号313以指示正在地址信道上传输的信息106a为地址。发送装置102去断定读取/写入信号316以请求写入操作。可使用有效负载大小318来指示有效负载的大小，所述大小在此情况下为16字节。在地址信道106a上地址使用期限期间地址节拍ID 314的状态可忽略。
在相同的第一时钟循环301期间，发送装置使用写入媒体320来传输第一有效负载的第一4个字节W1(1)并将写入节拍ID 326设置为“0”。发送装置还断定W有效信号324以指示正在写入信道106b上传输有效信息。
在第一时钟循环301末端，发送装置检验已断定的地址传送Ack信号310以确认地址A1经由地址信道106a到接收装置的成功递送。发送装置还检验已断定的写入传送Ack信号322以确认第一有效负载的第一4个字节W1(1)经由写入信道106b到接收装置的成功递送。
在第二时钟循环302上，发送装置使用写入媒体320来发送第一有效负载的第二4个字节W1(2)并将写入节拍ID 326设置为“01”。此发送装置还断定W有效信号324以指示正在写入信道106b上传输有效信息。
在相同的第二时钟循环302期间，发送装置在地址媒体308上向接收装置传输第一有效负载的第三4个字节W1(3)并将地址节拍ID 314设置为“10”。发送装置还断定A有效312信号以指示正在地址信道106a上传输有效信息，且去断定地址/数据信号313以指示正在地址信道106a上传输的信息为数据。在地址信道106a上数据使用期限期间，读取/写入信号316及有效负载大小318的状态可忽略。在图3中，读取/写入信号316及有效负载大小318保持不变，但可被设置为任何状态。
在第二时钟循环302的末端，发送装置检验已断定的写入传送Ack信号322以确认第一有效负载的第二4个字节W1(2)经由写入信道106b到接收装置的成功递送。发送装置还检验已断定的地址传送Ack信号310以确认第一有效负载的第三4个字节W1(3)经由地址信道106a到接收装置的成功递送。
在第三时钟循环303上，发送装置使用写入媒体320来发送第一有效负载的最后4个字节W1(4)并将写入节拍ID 326设置为“11”。发送装置还断定W有效信号324以指示正在写入信道106b上传输有效信息。
在完成第一写入操作的相同的第三时钟循环303期间，发送装置在地址媒体308上传输用于第二16字节写入操作的地址A2。发送装置断定A有效312信号以指示正在地址信道106a上传输有效信息。发送装置102还断定地址/数据信号313以指示正在地址信道106a上传输的信息为地址A2。发送装置102去断定读取/写入信号316以请求写入操作。有效负载大小318可用于指示有效负载大小，所述大小在此情况下为16字节。在地址信道106a上地址使用期限期间，地址节拍ID 314的状态可忽略。.
在第三时钟循环303的末端，发送装置检验已断定的地址传送Ack信号310以确认地址A2经由地址信道106a到接收装置的成功递送。发送装置还检验已断定的写入传送Ack信号322以确认第一有效负载的最后4个字节W1(4)经由写入信道106b到接收装置的成功递送。
发送装置使用下两个时钟循环来向接收装置发送第二有效负载。在第四时钟循环304上，发送装置使用写入媒体320向接收装置发送第二有效负载的第一4个字节W2(1)，并将写入节拍ID 326设置为“00”。发送装置继续断定W有效信号324以指示写入信道106b上正传输有效信息。
在相同的第四时钟循环304期间，发送装置在地址媒体308上传输第二有效负载的第二4个字节W2(2)，并将地址节拍ID 314设置为“0”。发送装置还断定A有效312信号以指示正在地址信道106a上传输有效信息，且去断定地址/数据信号313以指示正在地址信道106a上传输的信息为数据。在地址信道106a上数据使用期限期间，读取/写入信号316及有效负载大小318的状态可忽略。
在第四时钟循环304的末端，发送装置检验已断定的写入传送Ack信号322以确认第二有效负载的第一4个字节W2(2)经由写入信道106b到接收装置的成功递送。发送装置还检验已断定的地址传送Ack信号310以确认第二有效负载的第二4个字节W2(2)经由地址信道106a到接收装置的成功递送。
在第五时钟循环305上，发送装置使用写入媒体320向接收装置发送第二有效负载的第三4个字节W2(3)，并将写入节拍ID 326设置为“10”。发送装置断定W有效信号324以指示正在写入信道106b上传输有效信息。
在相同的第五时钟循环305期间，发送装置在地址媒体308上传输第二有效负载的最后4个字节W2(4)并将地址节拍ID 314设置为“11”。发送装置还断定A有效312信号以指示正在地址信道106a上传输有效信息，且去断定地址/数据信号313以指示正在地址信道106a上传输的信息是数据。在地址信道106a上数据使用期限期间，读取/写入信号316的状态及有效负载大小318可忽略。
在第五时钟循环305的末端，发送装置检验已断定的写入传送Ack信号322以确认第二有效负载的第三4个字节W2(3)经由写入信道106b到接收装置的成功递送。发送装置还检验已断定的地址传送Ack信号310以确认第二有效负载的最后4个字节W2(4)经由地址信道106a到接收装置的成功递送。
信令的减少可通过用隐含的寻址方案取代节拍ID来实现。这一隐含寻址方案的实例显示于图2中。在此实例中，隐含的寻址方案要求在可用的最早的时钟循环上传输当前有效负载的下4个字节序列，优选地要求写入信道106b而不是地址信道106a。
参照图2，可用于发送第一有效负载的第一4个字节W1(1)的最早时钟循环为第一时钟循环202，且写入信道106b在时钟循环202期间可用。可用于发送第一有效负载的第二4个字节W1(2)的最早时钟循环为第二时钟循环204，且写入信道106b同样可用。第二时钟循环204也可用于传输第一有效负载的第三4个字节W1(3)，但写入信道106b不可用。因此，第一有效负载的第三4个字节W1(3)在地址信道106a上传输。可用于发送第一有效负载的最后4个字节W1(4)的最早时钟循环为第三时钟循环206，且写入信道106b同样可用。
在第三时钟循环206期间，向接收装置传输用于第二写入操作的地址A2。然而，写入信道106a不能用于发送第二有效负载的第一4个字节W2(1)，因为在第三时钟循环206期间需要发送第一有效负载的最后4个字节W1(4)。可用于发送第二有效负载的第一4个字节W2(1)的最早时钟循环为第四时钟循环208，且写入信道106b在时钟循环208期间可用。第四时钟循环208可用于传输第二有效负载的第二4个字节W2(2)，但写入信道106b不可用。因此，第二有效负载的第二4个字节W2(2)在地址信道106a上传输。可用于发送第二有效负载的最后8个字节W2(3)、W2(4)的最早时钟循环为第五时钟循环210。第二有效负载的第三4个字节W2(3)在写入信道306b(即，优选信道)上传输，且第二有效负载的最后4个字节W2(4)在地址信道106a上传输。
将地址信道用作传输地址及数据的媒体可用于各种处理环境中。举例来说，可使用此技术来减小处理器从硬件强制的高速缓存一致性系统中的另一处理器获得高速缓存线所花费的时间量。将参照图4进一步描述此实例。图4中显示高速缓存一致性处理系统400具有通过总线互连406与共享资源(例如存储器装置404)通信的两个处理装置402a、402b。在此实例中，第一处理装置402a通过用适当的控制信号在其地址信道406a1上设置地址来从存储器装置404读取。所述地址由总线互连406在存储器的地址信道406a3上转发给存储器装置404。作为响应，总线接口408从存储器410检索数据块并将其设置在存储器的读取信道406c3上。总线互连406经由第一处理器装置的读取信道406c1将数据从存储器装置404a转发到第一处理装置402a。一旦第一处理装置402a接收到数据，即可将数据设置在高速缓存器412中、由处理器414进行修改，并由总线接口416将其写入回存储器装置404。可与上文结合图2及图3描述的相同的方式来执行写入操作。
高速缓存一致性处理第二处理装置402b随后试图从相同地址读取的情形。由于不具备可确保高速缓存一致性的机构，所以如果第一处理装置402a中的高速缓存器412中的数据已被修改但尚未写回到存储器装置404，则第二处理装置402b可从存储器装置404接收过期数据。
通常使用一种称作“探听”的过程来维持高速缓存器与存储器之间的一致性。探听是这样的过程：处理装置(例如此实例中的第二处理装置402b)向存储器装置404中不存在于其自身的高速缓存器418中的可高速缓存地址发布读取请求，从而导致总线互连406在将所述读取请求转发给用于数据的存储器装置404之前向系统中的其它处理装置广播探听地址。如果另一处理装置(例如第一处理装置402a)将所请求的数据以修改后的状态存储在其高速缓存器412中，则其将修改后的数据写入回存储器装置404。同时，总线互连406将经由中间的读取信道406c2将修改后的数据发送给第二处理装置402b。第二处理装置402将修改后的数据设置在高速缓存器418中以供处理器422使用。
图5是显示第一处理装置402a与总线互连406之间的地址及写入信道406a1、406b1上的信息流动的图解说明。参照图4及图5，第一处理装置402a响应于总线互连406所广播的探听地址将32字节的有效负载从其高速缓存器412写入到存储器装置404。写入操作是通过使用地址及写入信道406a1、406b1两者将32字节的有效负载发送给总线互连406来执行的。在第一时钟循环502上，第一处理装置402a用适当的控制信号在其地址信道406a1上将已探听地址A发送给总线互连406。在相同的时钟循环502期间，有效负载的第一4个字节W(1)由第一处理装置402a在写入信道406b1上发送给总线互连406。
有效负载的剩余部分经由下四个时钟循环被从第一处理装置402a发送给总线互连406。在第二时钟循环504上，第一处理装置402a在写入信道406b1上发送有效负载的第二4个字节W(2)并在地址信道406a1上发送有效负载的第三4个字节W(3)。有效负载的第四4个字节W(4)、有效负载的第六4个字节W(6)及有效负载的最后4个字节W(8)由第一处理装置402a经由下三个时钟循环506、508、510在写入信道406b1上发送给总线互连406。有效负载的第五4个字节W(5)及有效负载的第七4个字节W(7)由第一处理装置402a经由下两个时钟循环506、508在地址信道406a1上发送给总线互连406。
总线互连406可使用地址及写入信道406a3、40663两者以类似方式将32字节的有效负载发送给存储器装置404以在5个时钟循环中发送所述有效负载。总线互连406还响应于处理装置402b的原始读取请求在8个时钟循环中在读取信道406c2上将32字节的有效负载发送给第二处理装置402b。32字节的有效负载到存储器装置404及第二处理装置402的传输可与有效负载在第一处理装置402a与总线互连406之间的传输重叠或在其之后。
对控制信令的解释已结合图3详细描述，且此处将不再重复，只指出一点：地址及写入信道406a1、406b1两者的节拍ID均需要扩充为3位代码以处理8节拍有效负载。
图6为图解说明在处理系统600中经由4信道的总线进行通信的两个装置的实例的简化方块图。为每一读取及写入信道提供一个单独且独立的地址信道。在此实例中，每一信道均为32位宽，但在实践中也可以是任何宽度，这取决于特定应用及整体设计约束。可通过在写入地址信道606a上向接收装置604发送地址且在写入地址信道606a、写入信道606b及/或读取地址信道606d上向接收装置604发送数据来执行经由4信道总线的写入操作。通过在读取地址信道606d上向接收装置604发送地址来执行经由4信道总线的读取操作。作为响应，接收装置604在读取信道606c上向发送装置602发送有效负载。
图7是显示经由4信道总线在发送装置与接收装置之间的写入地址信道、读取地址信道及写入信道上的信息流的图解说明。在第一时钟循环702上，发送装置通过用适当的控制信号在写入地址信道606a上向接收装置发送4字节的地址A1来起始第一16个字节的写入操作。在相同的时钟循环702期间，发送装置还在写入信道606b上传输第一有效负载的第一4个字节W1(1)且在读取地址信道606d上发送相同有效负载的第二4个字节W1(2)。
在第二时钟循环704上，由发送装置向接收装置发送第一有效负载的剩余部分。更具体来说，在完成第一写入操作的第二时钟循环704上，发送装置在写入信道606b上传输第一有效负载的第三4个字节W1(3)且在读取地址信道606d上传输第一有效负载的最后4个字节W1(4)。在相同的时钟循环704期间，发送装置在写入地址信道606a上向接收装置发送用于第二16字节写入操作的地址A2。
然后发送装置使用下两个时钟循环向接收装置发送第二有效负载。在第三时钟循环706上，发送装置在写入信道606b上向接收装置发送第二有效负载的第一4个字节W2(1)、在读取地址信道606d上向接收装置发送第二有效负载的第二4个字节W2(2)且在写入地址信道606a上向接收装置发送第二有效负载的第三4个字节W2(3)。在下一时钟循环708上，发送装置在写入信道606b上向接收装置发送第二有效负载的最后4个字节W2(4)。
与本文所揭示实施例结合来描述的各种说明性逻辑块、模块及电路均可由下列装置实施或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑组件、离散门或晶体管逻辑、离散硬件组件、或其经设计以用于执行本文所描述的功能的任何组合。通用处理器可以是微处理器，但另一选择为，所述处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可实施为计算组件的组合，例如，DSP与微处理器的组合、多个微处理器的组合、一个或一个以上微处理器与DSP核心的联合或任何其它这种配置。
结合本文所揭示实施例来描述的方法或算法可直接包含在硬件、可由处理器执行的软件模块或两者的组合中。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬磁盘、可装卸磁盘、CD-ROM或所属技术领域中已知的任何其它形式的存储媒体中。存储媒体可耦合到处理器以使所述处理器可从存储媒体读取信息或将信息写入到存储媒体。另一选择为，存储媒体可与处理器成一体。处理器和存储媒体可驻留在ASIC中。所述ASIC可驻留在发送及/或接收组件中或别处。另一选择为，处理器及存储媒体可作为离散组件而驻留在发送及/或接收组件中或别处。
提供上文对所揭示实施例的说明以使所属技术领域的技术人员能够制作或使用本发明。所属技术领域的技术人员将易于得知这些实施例的各种修改方式，且本文所定义的一般原理也可适用于其它实施例而不背离本发明的精神或范围。因此，本文并不打算将本发明限定为本文所示实施例，而将赋予其与本文所揭示原理及新颖特征相一致的最宽广范围。

Claims (34)

1.一种处理系统，其包括：
接收装置；
总线，其具有地址信道、读取信道及写入信道；及
发送装置，其经配置以在所述地址信道上寻址所述接收装置，且在所述读取信道上从所述接收装置读取有效负载；所述发送装置进一步经配置以在一个时钟循环期间，在地址信道上寻址所述接收装置的同时在写入信道上向所述接收装置写入所述有效负载的一部分，且在另一时钟循环期间，同时在所述写入信道上向所述接收装置写入有效负载的一部分并在所述地址信道上向所述接收装置写入所述有效负载的另一部分；
其中，为了在所述总线上同时发送所述负载的多个连续的部分，所述发送装置经配置以通过在所述写入信道上发送所述多个连续的部分中的第一连续部分，且在所述地址信道上发送所述第一连续部分的后续部分，来使所述写入信道的数据顺序优先于所述地址信道。
2.如权利要求1所述的处理系统，其中在所述一个时钟循环期间写入的有效负载的一部分为有效负载的第一部分，在所述另一时钟循环期间写入的有效负载的一部分及另一部分分别为有效负载的第二及第三部分，其中所述发送装置进一步经配置以在所述写入信道上向所述接收装置的第一地址发送所述有效负载的第四部分的同时，在所述地址信道上向所述接收装置发送第二地址。
3.如权利要求1所述的处理系统，其中所述发送装置包括第一处理装置且所述接收装置包括总线互连，所述处理系统进一步包括第二处理装置，所述总线互连经配置以将所述第一及第二处理装置连接到共享资源，且其中所述第一处理装置进一步经配置以响应于来自所述第二处理装置的探听地址向所述总线互连写入有效负载的多个部分。
4.如权利要求1所述的处理系统，其中所述总线进一步包括第二地址信道，所述发送装置进一步经配置以在所述地址信道上寻址所述接收装置以用于写入操作，且在第二地址信道上寻址所述接收装置以用于读取操作，且其中所述发送装置进一步经配置以在所述第二地址信道上向所述接收装置写入所述有效负载的额外部分。
5.如权利要求4所述的处理系统，其中所述发送装置进一步经配置以向所述接收装置同时写入所述有效负载的第一、第二及所述额外部分。
6.如权利要求4所述的处理系统，其中所述发送装置进一步经配置以在所述写入信道上向所述接收装置写入所述有效负载的第三部分，且在所述第二地址信道上向所述接收装置写入所述有效负载的第四部分的同时，在所述地址信道上向所述接收装置发送第二地址。
7.如权利要求1所述的处理系统，其中所述发送装置进一步经配置以向所述接收装置提供控制信号，所述控制信号指示所述地址信道当前正用于寻址所述接收装置还是向所述接收装置写入所述有效负载的一部分。
8.如权利要求1所述的处理系统，其中所述发送装置进一步经配置以在所述地址信道及写入信道中的每一者上提供控制信号，所述控制信号中的每一者均识别所述有效负载的正在其对应信道上发送的各部分。
9.一种处理系统，其包括：
接收装置；
总线，其具有地址信道、读取信道及写入信道；
寻址装置，其用于在所述地址信道上寻址所述接收装置；
读取装置，其用于在所述读取信道上从所述接收装置读取有效负载；及
写入装置，其用于在一个时钟循环期间，在地址信道上寻址所述接收装置的同时在写入信道上向所述接收装置写入所述有效负载的一部分，且在另一个时钟循环期间，同时在所述写入信道上向所述接收装置写入有效负载的一部分且在所述地址信道上向所述接收装置写入所述有效负载的另一部分；
其中，为了在所述总线上同时发送所述负载的多个连续的部分，所述写入装置通过在所述写入信道上发送所述多个连续的部分中的第一连续部分，且在所述地址信道上发送所述第一连续部分的后续部分，来使所述写入信道的数据顺序优先于所述地址信道。
10.一种经由总线在发送装置与接收装置之间进行通信的方法，所述总线包括地址信道、读取信道及写入信道，所述方法包括：
在所述地址信道上寻址接收装置；
在所述读取信道上从所述接收装置读取有效负载；及
在一个时钟循环期间，在地址信道上寻址所述接收装置的同时在写入信道上向所述接收装置写入所述有效负载的一部分，且在另一个时钟循环期间，同时在所述写入信道上向所述接收装置写入有效负载的一部分且在所述地址信道上向所述接收装置写入所述有效负载的另一部分；
其中，为了在所述总线上同时发送所述负载的多个连续的部分，通过在所述写入信道上发送所述多个连续的部分中的第一连续部分，且在所述地址信道上发送所述第一连续部分的后续部分，来使所述写入信道的数据顺序优先于所述地址信道。
11.如权利要求10所述的方法，其中在所述一个时钟循环期间写入的有效负载的一部分为有效负载的第一部分，在所述另一时钟循环期间写入的有效负载的一部分及另一部分分别为有效负载的第二及第三部分，所述方法进一步包括：在所述写入信道上向所述接收装置的第一地址写入所述有效负载的第四部分的同时，在所述地址信道上向所述接收装置发送第二地址。
12.如权利要求10所述的方法，其中所述发送装置包括第一处理装置且所述接收装置包括总线互连，所述处理系统进一步包括第二处理装置，所述总线互连经配置以将所述第一及第二处理装置连接到共享资源，且其中响应于来自所述第二处理装置的探听地址向所述总线互连写入有效负载的所述多个部分。
13.如权利要求10所述的方法，其中所述总线进一步包括第二地址信道，在所述地址信道上对所述接收装置的所述寻址是用于写入操作，所述方法进一步包括在所述第二地址信道上寻址所述接收装置以用于读取操作及在所述第二地址信道上向所述接收装置写入所述有效负载的额外部分。
14.如权利要求13所述的方法，其中所述发送装置进一步经配置以向所述接收装置同时写入所述有效负载的第一、第二部分及所述额外部分。
15.如权利要求14所述的方法进一步包括在所述写入信道上向所述接收装置写入所述有效负载的第三部分，且在所述第二地址信道上向所述接收装置写入所述有效负载的第四部分的同时，在所述地址信道上向所述接收装置发送第二地址。
16.如权利要求10所述的方法，其进一步包括向所述接收装置提供控制信号，所述控制信号指示所述地址信道当前正被用于寻址所述接收装置还是向所述接收装置写入所述有效负载的一部分。
17.如权利要求10所述的方法，其进一步包括在所述地址信道及写入信道中的每一者上提供控制信号，所述控制信号中的每一者均识别所述有效负载的正在其对应信道上发送的各部分。
18.一种总线主控装置，其包括：
处理器；及
总线接口，其经配置以将所述处理器介接到具有地址信道、读取信道及写入信道的总线，所述总线接口进一步经配置以在所述地址信道上寻址从属装置、在所述读取信道上从所述从属装置接收有效负载，并在一个时钟循环期间，在地址信道上寻址所述从属装置的同时在地址信道上向所述从属装置写入所述有效负载的一部分，且在另一个时钟循环期间，同时在所述写入信道上向所述从属装置写入有效负载的一部分且在所述地址信道上向所述从属装置写入所述有效负载的另一部分；
其中，为了在所述总线上同时发送所述负载的多个连续的部分，按照所述写入信道的数据顺序优先于所述地址信道，在所述写入信道上发送所述多个连续的部分中的第一连续部分，且在所述地址信道上发送所述第一连续部分的后续部分。
19.如权利要求18所述的总线主控装置，其中在所述一个时钟循环期间写入的有效负载的一部分为有效负载的第一部分，在所述另一时钟循环期间写入的有效负载的一部分及另一部分分别为有效负载的第二及第三部分，其中所述总线接口进一步经配置以在所述写入信道上向所述从属装置的第一地址写入所述有效负载的第四部分的同时，在所述地址信道上向所述从属装置发送第二地址。
20.如权利要求18所述的总线主控装置，其中所述从属装置包括总线互连，所述总线互连经配置以将所述总线主控装置及第二总线主控装置连接到共享资源，且其中所述总线主控装置进一步经配置以响应于来自所述第二总线主控装置的探听地址向所述总线互连写入有效负载的多个部分。
21.如权利要求18所述的总线主控装置，其中所述总线进一步包括第二地址信道，所述总线接口进一步经配置以在所述地址信道上寻址所述从属装置以用于写入操作，并在所述第二地址信道上寻址所述从属装置以用于读取操作，且其中所述总线接口进一步经配置以在所述第二地址信道上向所述从属装置写入所述有效负载的额外部分。
22.如权利要求21所述的总线主控装置，其中所述总线接口进一步经配置以向所述从属装置同时写入所述有效负载的第一、第二部分及所述额外部分。
23.如权利要求21所述的总线主控装置，其中所述总线接口进一步经配置以在所述写入信道上向所述从属装置写入所述有效负载的第三部分，且在所述第二地址信道上向所述接收装置写入所述有效负载的第四部分的同时，在所述地址信道上向所述从属装置发送第二地址。
24.如权利要求18所述的总线主控装置，其中所述总线接口进一步经配置以向所述从属装置提供控制信号，所述控制信号指示所述地址信道当前正用于寻址所述从属装置还是向所述从属装置写入所述有效负载的一部分。
25.如权利要求18所述的总线主控装置，其中所述总线接口进一步经配置以在所述地址信道及写入信道中的每一者上提供控制信号，所述控制信号中的每一者均识别所述有效负载的正在其对应信道上发送的各部分。
26.一种总线主控装置，其包括：
处理器；及
介接装置，其用于将所述处理器介接到具有地址信道、读取信道及写入信道的总线；所述用于将所述处理器介接到所述总线装置包括：用于在所述地址信道上寻址从属装置的装置；用于在所述读取信道上从所述从属装置接收有效负载的装置；及用于在一个时钟循环期间，在地址信道上寻址所述从属装置的同时在地址信道上向所述从属装置写入所述有效负载的一部分，且在另一个时钟循环期间，同时在所述写入信道上向所述从属装置写入有效负载的一部分且在所述地址信道上向所述从属装置写入所述有效负载的另一部分的装置；
其中，为了在所述总线上同时发送所述负载的多个连续的部分，按照所述写入信道的数据顺序优先于所述地址信道，在所述写入信道上发送所述多个连续的部分中的第一连续部分，且在所述地址信道上发送所述第一连续部分的后续部分。
27.一种从属装置，其包括：
存储器；及
总线接口，其经配置以将所述存储器介接到具有地址信道、读取信道及写入信道的总线，所述总线接口进一步经配置以在所述地址信道上从总线主控装置接收地址、在所述读取信道上向所述总线主控装置发送有效负载，并在一个时钟循环期间，在地址信道上从所述总线主控装置接收地址的同时在写入信道上从所述总线主控装置接收所述有效负载的一部分，且在另一个时钟循环期间，同时在所述写入信道上从所述总线主控装置接收有效负载的一部分且在所述地址信道上从所述总线主控装置接收所述有效负载的另一部分；
其中，为了在所述总线上同时接收所述负载的多个连续的部分，按照所述写入信道的数据顺序优先于所述地址信道，在所述写入信道上接收所述多个连续的部分中的第一连续部分，且在所述地址信道上接收所述第一连续部分的后续部分。
28.如权利要求27所述的从属装置，其中在所述一个时钟循环期间写入的有效负载的一部分为有效负载的第一部分，在所述另一时钟循环期间写入的有效负载的一部分及另一部分分别为有效负载的第二及第三部分，其中所述总线接口进一步经配置以与在所述写入信道上接收所述有效负载的第四部分同时，在所述地址信道上接收第二地址。
29.如权利要求27所述的从属装置，其中所述总线进一步包括第二地址信道，所述总线接口进一步经配置以在所述地址信道上接收所述地址以用于写入操作，并在所述第二地址信道上接收地址以用于读取操作，且其中所述总线接口进一步经配置以在所述第二地址信道上从所述总线主控装置接收所述有效负载的额外部分。
30.如权利要求29所述的从属装置，其中所述总线接口进一步经配置以同时接收所述有效负载的第一、第二部分及所述部分。
31.如权利要求29所述的从属装置，其中所述总线接口进一步经配置以在所述写入信道上从所述总线主控装置接收所述有效负载的第三部分，且在所述第二地址信道上从所述总线主控装置接收所述有效负载的第四部分的同时，在所述地址信道上从所述总线主控装置接收第二地址。
32.如权利要求27所述的从属装置，其中所述总线接口进一步经配置以从所述总线主控装置接收控制信号，所述控制信号指示所述地址信道当前正用于发送所述地址还是所述有效负载的一部分。
33.如权利要求27所述的从属装置，其中所述总线接口进一步经配置以在所述地址信道及写入信道中的每一者上接收控制信号，所述控制信号中的每一者均识别所述有效负载的正在其对应信道上发送的各部分。
34.一种从属装置，其包括：
存储器；及
介接装置，其用于将所述存储器介接到具有地址信道、读取信道及写入信道的总线；所述用于将所述存储器介接到所述总线的装置包括：用于在所述地址信道上从总线主控装置接收地址的装置；用于在所述读取信道上向所述总线主控装置发送有效负载的装置；及用于在一个时钟循环期间，在地址信道上从所述总线主控装置接收地址的同时在写入信道上从所述总线主控装置接收所述有效负载的一部分，且在另一个时钟循环期间，同时在所述写入信道上从所述总线主控装置接收有效负载的一部分且在所述地址信道上从所述总线主控装置接收所述有效负载的另一部分的装置；
其中，为了在所述总线上同时接收所述负载的多个连续的部分，按照所述写入信道的数据顺序优先于所述地址信道，在所述写入信道上接收所述多个连续的部分中的第一连续部分，且在所述地址信道上接收所述第一连续部分的后续部分。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8107492B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Cooperative writes over the address channel of a bus
US8108563B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Auxiliary writes over address channel
US8463589B2 (en) 2006-07-28 2013-06-11 Synopsys, Inc. Modifying a virtual processor model for hardware/software simulation
US8644305B2 (en) * 2007-01-22 2014-02-04 Synopsys Inc. Method and system for modeling a bus for a system design incorporating one or more programmable processors
JP4862100B1 (ja) * 2011-03-25 2012-01-25 好一 北岸 中央演算処理装置及びマイクロコンピュータ
US8516225B2 (en) 2011-03-25 2013-08-20 Koichi Kitagishi Central processing unit and microcontroller
KR101178293B1 (ko) 2011-03-25 2012-08-29 마사미 후쿠시마 중앙 처리 장치 및 마이크로컨트롤러
US9258244B1 (en) 2013-05-01 2016-02-09 Sandia Corporation Protocol for communications in potentially noisy environments
KR102206313B1 (ko) * 2014-02-07 2021-01-22 삼성전자주식회사 시스템 인터커넥트 및 시스템 인터커넥트의 동작 방법
DE102018001574B4 (de) * 2018-02-28 2019-09-05 WAGO Verwaltungsgesellschaft mit beschränkter Haftung Master-Slave Bussystem und Verfahren zum Betrieb eines Bussystems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1218566A (zh) * 1996-03-13 1999-06-02 钻石多媒体系统公司 支持要求驱动的多重并行数字数据流传输的方法和装置
CN1233023A (zh) * 1998-02-24 1999-10-27 佳能株式会社 数据通信系统、方法、装置和数字接口

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3689290T2 (de) * 1985-04-22 1994-04-28 Ncr Co Verfahren zur Auswahl eines optimalen Übertragungskanals in einem Kommunikationssystem mit mehreren Stationen.
JPS62231365A (ja) 1986-04-01 1987-10-09 Mitsubishi Electric Corp 情報処理方式
SU1550524A1 (ru) 1988-06-27 1990-03-15 Предприятие П/Я А-3886 Устройство дл сопр жени процессора с внешним устройством
JPH0736166B2 (ja) 1988-06-29 1995-04-19 日本電気株式会社 データ転送方式
JPH0225958A (ja) 1988-07-15 1990-01-29 Fuji Electric Co Ltd 高速データ転送システム
RU1807493C (ru) 1991-02-04 1993-04-07 Харьковское Научно-Производственное Объединение По Системам Автоматизированного Управления Система обмена данными в вычислительной сети
US5255376A (en) 1992-01-14 1993-10-19 Sun Microsystems, Inc. Method and apparatus for supporting a dual bit length protocol for data transfers
GB2285524B (en) 1994-01-11 1998-02-04 Advanced Risc Mach Ltd Data memory and processor bus
US5544163A (en) 1994-03-08 1996-08-06 Excel, Inc. Expandable telecommunications system
JPH0830546A (ja) * 1994-07-20 1996-02-02 Nec Niigata Ltd バス制御装置
US5612742A (en) 1994-10-19 1997-03-18 Imedia Corporation Method and apparatus for encoding and formatting data representing a video program to provide multiple overlapping presentations of the video program
US6434638B1 (en) * 1994-12-09 2002-08-13 International Business Machines Corporation Arbitration protocol for peer-to-peer communication in synchronous systems
GB2304210B (en) * 1995-08-11 2000-02-16 Fujitsu Ltd Data receiving devices
US6292873B1 (en) * 1998-05-22 2001-09-18 Hewlett-Packard Company Dual-ported electronic random access memory that does not introduce additional wait states and that does not cause retransmission of data during shared access
US6163835A (en) 1998-07-06 2000-12-19 Motorola, Inc. Method and apparatus for transferring data over a processor interface bus
US6151262A (en) * 1998-10-28 2000-11-21 Texas Instruments Incorporated Apparatus, system and method for control of speed of operation and power consumption of a memory
JP2000215183A (ja) 1999-01-01 2000-08-04 Seiko Epson Corp メモリポ―ト仲裁方法
US7243185B2 (en) 2004-04-05 2007-07-10 Super Talent Electronics, Inc. Flash memory system with a high-speed flash controller
CN1129071C (zh) 1999-10-27 2003-11-26 盖内蒂克瓦尔有限公司 元件之间的通道传输结构及其传输方法
US6769046B2 (en) 2000-02-14 2004-07-27 Palmchip Corporation System-resource router
GB2373595B (en) * 2001-03-15 2005-09-07 Italtel Spa A system of distributed microprocessor interfaces toward macro-cell based designs implemented as ASIC or FPGA bread boarding and relative common bus protocol
JP2003050742A (ja) 2001-08-07 2003-02-21 Sony Corp 情報処理装置及び情報処理方法、プログラム格納媒体並びにプログラム
US6868464B2 (en) 2002-01-03 2005-03-15 Intel Corporation Method, apparatus, and system for multi-line communication
US7209998B2 (en) 2004-02-04 2007-04-24 Qualcomm Incorporated Scalable bus structure
US7213092B2 (en) * 2004-06-08 2007-05-01 Arm Limited Write response signalling within a communication bus
US7392353B2 (en) * 2004-12-03 2008-06-24 International Business Machines Corporation Prioritization of out-of-order data transfers on shared data bus
US8108563B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Auxiliary writes over address channel
US8107492B2 (en) 2006-02-24 2012-01-31 Qualcomm Incorporated Cooperative writes over the address channel of a bus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1218566A (zh) * 1996-03-13 1999-06-02 钻石多媒体系统公司 支持要求驱动的多重并行数字数据流传输的方法和装置
CN1233023A (zh) * 1998-02-24 1999-10-27 佳能株式会社 数据通信系统、方法、装置和数字接口

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