CN106655975B - 兼顾低延时和高吞吐量的数据通信的电动机控制装置 - Google Patents

兼顾低延时和高吞吐量的数据通信的电动机控制装置 Download PDF

Info

Publication number
CN106655975B
CN106655975B CN201610957883.4A CN201610957883A CN106655975B CN 106655975 B CN106655975 B CN 106655975B CN 201610957883 A CN201610957883 A CN 201610957883A CN 106655975 B CN106655975 B CN 106655975B
Authority
CN
China
Prior art keywords
mentioned
data
communication
electric motor
control device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610957883.4A
Other languages
English (en)
Other versions
CN106655975A (zh
Inventor
辻真大
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fanuc Corp
Original Assignee
Fanuc Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fanuc Corp filed Critical Fanuc Corp
Publication of CN106655975A publication Critical patent/CN106655975A/zh
Application granted granted Critical
Publication of CN106655975B publication Critical patent/CN106655975B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40143—Bus networks involving priority mechanisms
    • H04L12/4015—Bus networks involving priority mechanisms by scheduling the transmission of messages at the communication node
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P29/00—Arrangements for regulating or controlling electric motors, appropriate for both AC and DC motors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40032—Details regarding a bus interface enhancer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/4013—Management of data rate on the bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Power Engineering (AREA)
  • Control Of Electric Motors In General (AREA)
  • Information Transfer Systems (AREA)
  • Control Of Ac Motors In General (AREA)
  • Control Of Multiple Motors (AREA)
  • Numerical Control (AREA)

Abstract

本发明提供一种兼顾低延时和高吞吐量的数据通信的电动机控制装置。电动机控制装置经由具有不同通信特性的至少2个通信路径(CP1、CP2、CP11、CP12、CP21、CP22)进行第1电路装置(1)和第2电路装置(2)之间的数据通信，上述第1电路装置(1)和上述第2电路装置(2)之间的数据通信包括要求低延时的第1数据通信和要求高吞吐量的第2数据通信，上述第1电路装置(1)和上述第2电路装置(2)之间的上述第1数据通信经由具有低延时特性的第1通信路径来进行，上述第1电路装置(1)和上述第2电路装置(2)之间的上述第2数据通信经由具有高吞吐量特性的第2通信路径(CP2、CP12、CP22)来进行。

Description

兼顾低延时和高吞吐量的数据通信的电动机控制装置
技术领域
本发明涉及一种兼顾要求低延时的数据通信和要求高吞吐量的数据通信的电动机控制装置。
背景技术
近年来，在电动机控制装置等电子装置中，为了实现部件数量的削减和占有面积的降低，利用了将各种电路模块(功能块)集成化而得的ASIC(Application SpecificIntegrated Circuit：专用集成电路)。
例如将控制机床、机器人等中的电动机的电动机控制装置、例如主CPU(中央处理器)与集成化了各自发挥不同功能的多个电路模块的ASIC通过总线而连接，在主CPU和ASIC之间进行各种信号(命令信号、数据信号等)的收发。
在此，在主CPU和ASIC之间的通信(信号的收发)中，因ASIC中所包含的各电路模块的特性等导致例如混合有要求低延时(短的延迟时间)的数据通信和要求高吞吐量(每单位时间的大的传输量)的数据通信。
因此，例如为了提高控制机床、机器人等中的电动机的电动机控制装置的性能，需要兼顾上述不同数据通信地进行处理。
以往，例如作为改善主CPU(第1电路装置)与ASIC(第2电路装置)之间的通信的方案，进行了各种提案。例如，在日本专利第4558519号公报中，作为PCI Express(注册商标)(PCI Express(注册商标)：以下也称为PCI-EX)中的设备的连接方式，提出了在控制器和PCI-EX设备之间通过多个通道(lane)进行连接，来提高传输速度的方案。
此外，在日本特开2013-054730号公报中提出了如下的方案：作为具有多核处理器的数值控制系统，例如应用PCI Express(注册商标)、HyperTransport(商标)以及RapidIO(商标)这样的高速串行通信的接口，与应用并行通信的接口时相比，削减了信号引脚数，降低了成本和实际面积。
并且，在日本特开2008-204245号公报中提出了如下的方案：对于必须以短周期传输一定量的数据而结束的这样的、同步转发的制约较强的用途，为了低成本且少重传(resending overheads)地高效地处理错误发生时的处理，应用PCI-EX(PCI Express(注册商标))的虚拟模式。
如上所述，例如，由于各自发挥不同功能的多个电路模块被集成到ASIC中，因此在主CPU与ASIC之间的通信中混合有要求低延时的数据通信和要求高吞吐量的数据通信。
然而，在现有的电动机控制装置中存在如下的应解决的课题：例如，由于经由1个通信路径(总线)进行电路装置之间的数据通信，因此要求低延时的数据通信等待，或者，要求高吞吐量的数据通信的传输速度下降。
此外，例如专利文献1所公开的方法是通过多个通道进行电路装置之间的数据通信来提高传输速度的方法，并且，专利文献2所公开的方法是通过应用串行通信的接口来降低成本和实装面积的方法，而不是经由不同特性的通信路径来进行不同的数据通信。
并且，专利文献3所公开的方法是，针对同步转发的制约强的用途也应用PCI-EX的虚拟模式，低成本且少重传地高效地进行错误发生时的处理的方法，仍然不是经由不同特性的通信路径来进行不同的数据通信。
鉴于上述现有技术的问题，本发明的目的是提供一种电动机控制装置，其能够在不同的电路装置之间，对应于各自的特性地兼顾要求低延时的数据通信和要求高吞吐量的数据通信。
发明内容
根据本发明的第1实施方式，提供一种电动机控制装置，其包括第1电路装置和第2电路装置，经由具有不同通信特性的至少2个通信路径进行上述第1电路装置和上述第2电路装置之间的数据通信，其中，上述第1电路装置和上述第2电路装置之间的数据通信包括：要求低延时的第1数据通信和要求高吞吐量的第2数据通信，经由具有低延时特性的第1通信路径来进行上述第1电路装置和上述第2电路装置之间的上述第1数据通信，经由具有高吞吐量特性的第2通信路径来进行上述第1电路装置和上述第2电路装置之间的上述第2数据通信。
上述第1通信路径是调整第1缓冲区大小(Buffer Size)、第1有效载荷大小、以及第1通道数而具有低延时特性的第1串行总线，上述第2通信路径是调整第2缓冲区大小、第2有效载荷大小、以及第2通道数而具有高吞吐量特性的第2串行总线，设定为上述第1缓冲区大小小于上述第2缓冲区大小，或者，上述第2有效载荷大小大于上述第1有效载荷大小，或者，上述第2通道数多于上述第1通道数，由此得以实现。上述第1串行总线和上述第2串行总线优选为PCI Express(注册商标)。
此外，也可以是，上述第1通信路径为并行总线，上述第2通信路径为高速串行总线，可以设上述并行总线是PCI总线、IFC总线、ATA总线、60x总线以及启动接口(ブートインターフェース)中的某一个，并设上述高速串行总线是PCI Express(注册商标)、HyperTransport(商标)以及RapidIO(商标)中的某一个。
根据本发明的第2实施方式，提供一种电动机控制装置，其包括第1电路装置和第2电路装置，经由通信路径进行上述第1电路装置和上述第2电路装置之间的数据通信，上述通信路径包括高速串行总线中的至少2个虚拟模式的信道，在上述至少2个虚拟模式的信道中，使第1数据的第1优先级高于第2数据的第2优先级来进行数据通信，其中，第2数据的大小大于上述第1数据的大小。
在第2实施方式的电动机控制装置中，优选上述高速串行总线为PCI Express(注册商标)，上述第1数据为要求低延时的数据，上述第2数据为要求高吞吐量的数据。
根据第2实施方式的电动机控制装置，与第1实施方式的电动机控制装置同样地，能够在不同的电路装置之间，与各自的特性相对应地兼顾要求低延时的数据通信和要求高吞吐量的数据通信。并且，根据第2实施方式的电动机控制装置，不会使小的数据因大的数据而等待，由此能够高效地转发数据。这会使要求低延时的、大小较小的数据以短的延迟进行数据通信。
通过上述第1数据通信而传输的第1数据包括：寄存器和外围部中的某个设备所关联的数据，通过上述第2数据通信而传输的第2数据包括：伺服、主轴、I/O以及图形中的某个所关联的数据。上述第1电路装置为第1半导体集成电路，上述第2电路装置为设置有多个半导体集成电路的印刷基板。
或者，上述第1电路装置为第1半导体集成电路，上述第2电路装置为设置有多个电路宏的第2半导体集成电路。在此，上述第2半导体集成电路为上述电动机控制装置的专用集成电路，上述专用集成电路包括：处理要求高吞吐量的数据的、控制伺服电动机或主轴电动机的伺服控制部、处理图像的图形引擎和控制I/O通信的I/O通信主站的某一个；以及处理要求低延时的数据的外围部。此外，上述第1半导体集成电路为上述电动机控制装置的主CPU。
附图说明
通过参照以下的附图，更明确地理解本发明。
图1是概要性地表示本发明的电动机控制装置的各实施例的框图。
图2是表示图1所示的电动机控制装置的变形例的框图。
图3是表示本发明的电动机控制装置的第1实施例的主要部分的框图。
图4是用于说明图3所示的第1实施例的电动机控制装置的结构以及设定例的图(之一)。
图5是用于说明图3所示的第1实施例的电动机控制装置的结构以及设定例的图(之二)。
图6是表示本发明的电动机控制装置的第2实施例的主要部分的框图。
图7是表示本发明的电动机控制装置的第3实施例的主要部分的框图。
图8是用于说明电动机控制装置的一例的图。
具体实施方式
首先，在详述本发明的电动机控制装置的实施例前，参照图8，对电动机控制装置的一例及其问题点进行说明。图8是用于说明电动机控制装置的一例的图，图8中的(a)是表示电动机控制装置的一例的结构的框图，图8中的(b)是表示图8中的(a)所示的电动机控制装置中的数据种类的图。
如图8中的(a)所示，电动机控制装置包括：CPU(主CPU、第1电路装置)1、对置装置(ASIC、第2电路装置)2、以及DSP(Digital Signal Processor，数字信号处理器)31。并且，电动机控制装置还可以包括：存储装置32和SRAM(Static Random Access Memory，静态随机存取存储器)33。另外，SRAM 33通过电池而备用，但也可以应用闪速存储器等其他非易失性存储器。
ASIC 2包括：连接CPU 1的接口(I/F)20、连接选择板(未图示)的I/F21、DMA(Direct Memory Access，直接内存存取)22、以及伺服控制部23。此外，ASIC 2还包括：连接DSP 31的I/F 24、连接各种周边设备的外围部25、图形引擎26、以及I/O通信主站(master)27。
I/O通信主站27是用于控制I/O通信的电路，例如，将在用于存储I/O图像的RAM(随机存取存储器：用于I/O的RAM)28中存储的输出数据(DO)，通过I/O通信发送到从动单元(未图示)而输出。另外，在图8中的(a)中，I/O通信主站27控制I/O通信，但也可以进行各种变形。
此外，例如将输入到从动单元的数据通过I/O通信作为输入数据(DI)存储在RAM28中。在此，例如通过在CPU 1上执行的顺序程序来读/写RAM 28上的DI/DO。另外，CPU1也可以构成为多核CPU。
图形引擎26是用于对高级图形功能的一部分进行辅助的处理器，例如，包括：存储画面的图像数据的VRAM(视频RAM(Video RAM)；视频存储器)，以及MPU(微处理单元、微处理器)，其将存储于VRAM中的数据输出到显示器(例如，LCD(液晶显示器)等。
外围部25例如与存储装置32、SRAM 33、键盘、A.SP/HDI、RTC这样的各种周边设备连接，其中，存储装置32包含：存储有电动机控制装置的软件的e MMC(注册商标)(embeddedMulti Media Card，嵌入式多媒体卡)、SD卡、e SSD(embedded Solid State Device，嵌入式固态器件)等。
其中，A.SP表示模拟输出(模拟主轴输出)，HDI表示输入用于使执行中的加工程序跳步(跳跃，skip)的信号的跳步信号输入I/F。另外，HDI可以作为触摸传感器的信号的输入I/F而使用，也可以作为传感器用输入数据(DI)接口而发挥作用。此外，RTC表示由晶体振荡器及其计数器电路构成的实时数字时钟，通过电池或电容器而动作。
I/F 24是连接DSP 31的接口，在与伺服控制部(主轴/伺服控制部)23之间进行信号的收发。伺服控制部23进行例如用于进行如下动作的控制：向内置的RAM区域写入来自CPU 1的移动指令值，DSP 31读取该移动指令值，使电动机移动到指令值的位置。这里，DSP31例如构成为多核DSP。此外，通过与伺服控制部23连接的伺服I/F进行电动机的控制。
伺服I/F是用于连接伺服放大器、主轴放大器的接口，这些放大器例如与向使机床的各轴动作的伺服电动机、主轴电动机的动力线，以及检测各电动机的位置和速度的反馈信号的输入线连接。
即，从伺服控制部23通过伺服I/F对放大器发送电流的指令值。放大器根据该接收到的电流指令值进行基于PWM(Pulse Width Modulation，脉冲宽度调制)信号的电流控制，将内置于放大器中的电流传感器的值通过伺服I/F发送给伺服控制部23。并且，还将来自电动机的反馈信号通过伺服I/F发送给伺服控制部23。
DSP 31根据接受的电流传感器的值、反馈信号的值，将下一个电流控制指令值通过伺服I/F发送给放大器。此外，DSP 31通过重复进行该电流控制来控制电动机，并按照从CPU1指示的移动指令值使各轴到达。并且，DSP 31将反馈信号的值写入到伺服控制部23中，CPU 1读出该写入的值来确认轴到达了移动指令值这一情况。
在此，DSP 31例如可以内置于构成为多核的CPU 1中，在该情况下，移动指令值不是经由伺服控制部、而是经由与CPU 1连接的DRAM或CPU内部的高速缓冲存储器，在多核的DSP 31(用于DSP 31的核)和CPU 1(用于CPU 1的核)之间进行数据交换。
DMA 22例如不是基于CPU 1的转发控制、而是经由内部总线29，对已存储或要存储于RAM 28和图形引擎26的VRAM等中的数据进行直接转发控制。此外，DMA 22例如也对与经由I/F 21而连接的选择板之间的要求高吞吐量的数据进行直接转发控制。I/F 20包括仲裁器(arbiter)(总线仲裁器)201，对ASIC 2与CPU 1之间的数据通信(信号的收发)进行调停来进行控制。
在图8中的(a)中，CPU 1和ASIC 2通过通信路径CP 0连接，进行各种数据的收发。即，经由I/F 20进行的CPU 1与ASIC 2之间的数据通信包括：例如使执行中的加工程序跳步的跳步信号、用于传感器的输入数据，或者，实时数字时钟的信号、从存储装置32输入的来自外围部25的要求低延时的数据D1，以及例如通过DMA 22控制的RAM 28或图形引擎26的VRAM等的要求高吞吐量的数据D2。另外，要求低延时的数据D1例如还包括：在ASIC 2所包含的各种电路模块中进行各种设定的寄存器的数据。
即，作为通信路径CP 0，例如即使应用PCI-EX等高速串行总线，经由该通信路径CP0在CPU 1和ASIC 2之间被收发的数据中也混合有要求低延时的数据D1以及要求高吞吐量的数据D2。
如图8中的(b)所示，要求低延时(例如，～字节每微秒：B/u(μ)sec)的数据(第1数据)D1是与寄存器、外围部25相关联的小容量的数据，此外，要求高吞吐量(例如，～千字节每毫秒：kB/msec)的数据(第2数据)D2是与伺服、主轴、I/O或图形相关联的大容量的数据。
如上所述，通信路径CP 0例如可以应用高速串行总线，但在该情况下，经由相同的通信路径，在CPU 1与ASIC 2之间通信要求低延时的数据D1和要求高吞吐量的数据D2。即，在图8中的(a)所示的电动机控制装置中，CPU1与ASIC 2之间的数据通信经由相同的通信路径(总线)而进行，因此可能发生要求低延时的数据通信进行等待，或者，要求高吞吐量的数据通信的传输速度下降的不良情况。
以下，参照附图详细说明本发明的电动机控制装置的实施例。图1是概要性地表示本发明的电动机控制装置的各实施例的框图，分别地，图1中的(a)概要性地表示各实施例的基本结构，图1中的(b)概要性地表示第1实施例，图1中的(c)概要性地表示第2实施例，图1中的(d)概要性地表示第3实施例。
如图1中的(a)所示，本实施例的电动机控制装置包括CPU(主CPU，第1电路装置)1和ASIC(对置装置，第2电路装置)2，经由具有不同的通信特性的第1通信路径CP 1和第2通信路径CP 2进行CPU 1与ASIC 2之间的数据通信(信号的收发)。
即，在CPU 1和ASIC 2之间，经由具有低延时特性的第1通信路径CP 1进行收发要求低延时的第1数据D1的第1通信，经由具有高吞吐量特性的第2通信路径CP 2进行收发要求高吞吐量的第2数据D2的第2通信。
如图1中的(b)所示，第1实施例的电动机控制装置是如下的装置：在CPU 1和ASIC2之间，通过高速串行总线(例如，PCI-EX)构成收发第1数据D1的第1通信路径CP 11和收发第2数据D2的第2通信路径CP 12，调整各自的各种参数来将第1通信路径CP 11设定成适合于低延时的数据通信的特性，并将第2通信路径CP 12设定成适合于高吞吐量的数据通信的特性。另外，在后面参照图3～图5详细说明第1实施例的电动机控制装置的细节。
如图1中的(c)所示，第2实施例的电动机控制装置是如下的装置：在CPU 1和ASIC2之间，通过并行总线构成收发第1数据D1的第1通信路径CP21，并通过高速串行总线构成收发第2数据D2的第2通信路径CP 12。另外，在后面参照图6详细说明第2实施例的电动机控制装置的细节。
如图1中的(d)所示，第3实施例的电动机控制装置是如下的装置：经由通信路径CP3进行CPU 1和ASIC 2之间的数据通信，通信路径CP 3包括高速串行总线(例如，PCI-EX)中的至少2个虚拟模式的信道CP 31、CP 32。并且，在至少2个虚拟模式的信道CP 31、CP 32中，设为第1数据D1的第1优先级高于第2数据D2的第2优先级来进行通信，其中，第2数据D2的大小大于第1数据D1的大小。另外，在后面参照图7详细说明第3实施例的电动机控制装置的细节。
这样，根据本实施例的电动机控制装置，能够在不同的电路装置之间，与各自的特性对应地兼顾要求低延时的数据通信和要求高吞吐量的数据通信。
在以上，ASIC 2例如可以应用除了I/F 20以外的与参照图8说明的结构一样的结构。在此，第1电路装置1并不限定于电动机控制装置的主CPU，此外，第2电路装置2并不限定于电动机控制装置的ASIC(专用集成电路)，也可以是其他各种半导体集成电路。并且，第1电路装置1与第2电路装置2之间的信号的收发并不限定于低延时和高吞吐量，此外，第1电路装置1与第2电路装置2之间的通信路径也可以有3个以上。
图2是表示图1所示的电动机控制装置的变形例的框图。从图2与上述的图1中的(a)的比较可知，上述各实施例中的第2电路装置并不限定于设置有多个电路模块的ASIC(半导体集成电路)2，例如也可以是设置有相当于参照图8中的(a)说明的各电路模块的多个半导体集成电路的印刷基板2’。
并且，如上所述，各实施例中的第1电路装置并不限定于电动机控制装置的主CPU1，也可以是其他各种半导体集成电路1。另外，在本变形例中，半导体集成电路1与印刷基板2’之间的第1通信路径CP1和第2通信路径CP 2，也可以直接应用参照图1中的(b)～图1中的(d)说明了概要的第1实施例～第3实施例的第1通信路径CP 11、CP 21、CP 31以及第2通信路径CP 12、CP 22、CP 32。
图3是表示本发明的电动机控制装置的第1实施例的主要部分的框图，示出了与CPU 1连接的ASIC 2中的接口(I/F)20a、以及第1通信路径CP 11和第2通信路径CP 12。另外，ASIC 2的结构相当于参照图8说明的结构，图8中的I/F 20相当于图3所示的I/F 20a。
如之前参照图1中的(b)说明了概要的那样，在第1实施例的电动机控制装置中，在CPU 1和ASIC 2之间，通过高速串行总线(PCI-EX)构成了收发要求低延时的第1数据D1的第1通信路径CP 11和收发要求高吞吐量的第2数据D2的第2通信路径CP 12这两者。
如图3所示，ASIC 2的I/F 20a包括：第1通信路径缓冲部211，其包括用于第1通信路径(第1PCI-EX)CP 11的发送缓冲区(TX缓冲区)和接收缓冲区(RX缓冲区)；第2通信路径缓冲部212，其包括用于第2通信路径(第2PCI-EX)CP 12的发送缓冲区和接收缓冲区；以及总线桥213。其中，总线桥213是用于经由缓冲部211和212而连接第1、第2通信路径CP 11、CP12与ASIC 2的内部总线29的电路。
图4和图5是用于说明图3所示的第1实施例的电动机控制装置的结构以及设定例的图。在此，图4表示按数据包(packet)种类的缓冲区大小(buffersize)的结构例，图5中的(a)表示按发送/收发的缓冲区大小的结构例，图5中的(b)表示通道数的结构例，图5中的(c)表示有效载荷大小的设定例。
在图4和图5中的(a)～图5中的(c)中，“高吞吐量”表示要求高吞吐量的数据D2，“低延时”表示要求低延时的数据D1。此外，“高吞吐量”的“TX缓冲区”和“RX缓冲区”对应于图3所示的第2通信路径缓冲部212中的发送缓冲区和接收缓冲区，“低延时”的“TX缓冲区”和“RX缓冲区”对应于图3所示的第1通信路径缓冲部211中的发送缓冲区和接收缓冲区。
首先，如图5中的(a)所示，关于缓冲区的大小，例如针对要求高吞吐量的数据D2(高吞吐量)，将发送缓冲区(TX缓冲区)的大小设为256[比特]，将接收缓冲区(RX缓冲区)的大小设为4096[比特]。此外，针对要求低延时的数据D1(低延时)，将发送缓冲区(TX缓冲区)的大小设为64[比特]，将接收缓冲区(RX缓冲区)的大小设为256[比特]。
并且，如图4所示，针对要求高吞吐量的数据D2(高吞吐量)，在发送缓冲区(TX缓冲区)和接收缓冲区(RX缓冲区)的数据包中，将发布的请求(Posted Request)、未发布的请求(NON Posted Request)以及插补请求(Completion Request)的各头(Headers)设为256[比特]，并将各数据(data)设为4096[比特]。
另一方面，针对要求低延时的数据D1(低延时)，在发送缓冲区(TX缓冲区)和接收缓冲区(RX缓冲区)的数据包中，将发布的请求(Posted Request)、未发布的请求(NonPosted Request)以及插补请求(Completion Request)的各头(Headers)设为64[比特]，并将各数据(data)设为256[比特]。
然而，在PCI-EX中，例如进行相互连络(连接)接收缓冲区的容量来通信的流程控制(Flow Control)。通常，该流程控制通过硬件自动地进行，因此难以通过软件来控制。
因此，例如若缓冲区大小较大则不等待而一个接一个地进行信号的收发(数据通信)，因此吞吐量变大(变高)，但在滞留在缓冲区中的数据较多的情况下，例如从CPU1发送各个数据开始到ASIC(对置装置)2接收为止的等待时间变长，即延时变长(变高)。
因此，可知，优选将进行要求高吞吐量的数据D2的收发的第2通信路径CP 12侧的缓冲区大小设定得大，将进行要求低延时的数据D1的收发的第1通信路径CP 11侧的缓冲区大小设定得小。
即，通过将用于第1通信路径(第1PCI-EX)CP 11的缓冲区大小设定得小，将用于第2通信路径(第2PCI-EX)CP 12的缓冲区大小设定得大，例如即使两者都是相同的PCI-EX，也可以使第1通信路径CP 11适合于要求低延时的数据D1，使第2通信路径CP 12适合于要求高吞吐量的数据D2。
此外，如图5中的(b)所示，关于通道数的结构，例如针对要求高吞吐量的数据D2(高吞吐量)，将通道数设定得大(例如，4)，针对要求低延时的数据D1(低延时)，将通道数设定得小(例如，1)。
即，关于基于通道数的速度差，例如数据包大小越大则影响越大，因此在合计的通道数受限制的情况下，将收发要求高吞吐量的数据D2的第2通信路径CP 12的通道数设定得大，将收发要求低延时的数据D1的第1通信路径CP11的通道数设定得小。由此，可以使第1通信路径CP 11适合于要求低延时的数据D1，使第2通信路径CP 12适合于要求高吞吐量的数据D2。
并且，如图5中的(c)所示，关于有效载荷大小(最大有效载荷大小)，例如针对要求高吞吐量的数据D2(高吞吐量)，将有效载荷大小设定得大(例如，4096[比特])，针对要求低延时的数据D1(低延时)，将有效载荷大小设定得小(例如，128[比特])。
即，例如在PCI-EX的标准中，可以通过配置寄存器来指定数据包的最大大小(有效载荷大小)，并将第1通信路径CP 11侧的有效载荷大小设定得小，将第2通信路径CP 12侧的有效载荷大小设定得大。由此，可以使第1通信路径CP 11适合于要求低延时的数据D1，使第2通信路径CP 12适合于要求高吞吐量的数据D2。
根据第1实施例的电动机控制装置，即使在CPU 1和ASIC 2之间，通过高速串行总线(PCI-EX)构成收发要求低延时的第1数据D1的第1通信路径CP 11和收发要求高吞吐量的第2数据D2的第2通信路径CP 12，也能够调整与各个通信路径相关的缓冲区大小、有效载荷大小以及通道数这些参数，由此能够低延时地收发第1数据D1，并且高吞吐量地收发第2数据D2。
由此，根据第1实施例的电动机控制装置，在不同的电路装置之间，能够与各自的特性对应地兼顾要求低延时的数据通信和要求高吞吐量的数据通信，并能够提高控制机床、机器人等中的电动机的电动机控制装置的性能。这些在其他实施例和变形例中也相同。
另外，高速串行总线并不限定于PCI-EX，此外，要调整的参数当然也并不限定于缓冲区大小、有效载荷大小以及通道数。并且，根据第1实施例的电动机控制装置，也可以经由与各自的特性对应的、不同特性的通信路径来进行要求低延时的数据通信和要求高吞吐量的数据通信。这些在以下说明的第2实施例中也相同。
图6是表示本发明的电动机控制装置的第2实施例的主要部分的框图，示出了与CPU 1连接的ASIC 2中的I/F 20b、以及第1通信路径CP 21和第2通信路径CP 22。另外，ASIC2的结构相当于参照图8说明的结构，图8中的I/F20相当于图6所示的I/F 20b。
如之前参照图1中的(c)说明了概要的那样，在第2实施例的电动机控制装置中，在CPU 1和ASIC 2之间，通过并行总线构成收发要求低延时的第1数据D1的第1通信路径CP21，并通过高速串行总线(PCI-EX)构成收发要求高吞吐量的第2数据D2的第2通信路径CP22。
如图6所示，ASIC 2的I/F 20b包括：用于第1通信路径(并行总线)CP21的第1通信路径I/F 221、用于第2通信路径(PCI-EX)CP 22的第2通信路径I/F 222以及总线桥223。其中，总线桥223是用于经由第1、第2通信路径I/F 221、222而连接第1、第2通信路径CP 21、CP22和ASIC 2的内部总线29的电路。
作为第1通信路径CP 21，例如可以应用PCI(Peripheral ComponentInterconnect，外设部件互连)、IFC(International Field-bus Consortium，国际现场总线标准)、ATA(Advanced Technology Attachment，高级技术附加装置标准)、60x总线以及启动接口(Boot I/F)这样的各种标准的并行总线。
然而，PCI-EX等高速串行总线例如是仅由一对或多个差动对构成的接口，串行/并行变换需要预定的时间，因此在收发信号时存在一定的时间损耗(time loss)。但是，例如可以将信号的频率(转发速度)设为8GHz左右。与此相对，PCI等并行总线例如是由多个地址线、多个数据线以及多个控制线构成，不需要变换数据(信号)，因此时间损耗小。但是，信号的频率例如延迟到100MHz左右。
因此，在该第2实施例的电动机控制装置中，在CPU 1和ASIC 2之间，通过并行总线构成第1通信路径CP 21，由此，可以使第1通信路径CP 21适合于要求低延时的数据D1，通过高速串行总线构成第2通信路径CP 22，由此可以使第2通信路径CP 22适合于要求高吞吐量的数据D2。
图7是表示本发明的电动机控制装置的第3实施例的主要部分的框图，示出了与CPU 1连接的ASIC 2中的I/F 20c、以及第1通信路径CP 31和第2通信路径CP 32。另外，ASIC2的结构相当于参照图8说明的结构，图8中的I/F20对应于图7所示的I/F 20c。
如之前参照图1中的(d)说明了概要的那样，第3实施例的电动机控制装置是如下的装置：经由通信路径CP 3进行CPU 1和ASIC 2之间的数据通信，通信路径CP 3包括高速串行总线(例如，PCI-EX)中的至少2个虚拟模式的信道CP 31、CP 32。在此，在至少2个虚拟模式的信道CP 31、CP 32中，设为第1数据D1的第1优先级高于第2数据D2的第2优先级来进行通信，其中，第2数据D2的大小大于第1数据D1的大小。
如图7所示，ASIC 2的I/F 20c例如应用了PCI-EX中的2个虚拟模式的信道CP 31和CP 32，由此，包括相当于参照图3说明的第1实施例中的第1、第2通信路径缓冲部211、212的第1、第2虚拟信道缓冲部231、232。并且，I/F 20c包括总线桥233和虚拟信道控制部234。
虚拟信道控制部234例如是进行用于将连接CPU 1和ASIC 2的高速串行总线CP 3用作2个虚拟模式的信道CP 31、CP 32的控制的装置，例如，也进行使大小较小的第1数据D1的优先级高于第2数据D2的优先级的处理，其中，第2数据D2的大小大于第1数据D1的大小。此外，总线桥233是用于经由缓冲部231、232和虚拟信道控制部234而连接高速串行总线CP3与ASIC2的内部总线29的电路。
然而，例如在PCI-EX的标准中，具有将1个信道使用为多个信道的虚拟信道(虚拟模式)的功能，能够按照各个信道设定访问的优先级。在该第3实施例的电动机控制装置中，使高速串行总线(PCI-EX)中的2个虚拟模式的信道CP 31和CP 32对应，例如设置用于大小较小的数据D1的第1虚拟信道缓冲部231和用于大小较大的数据D2的第2虚拟信道缓冲部232。
其中，大小较小的数据D1相当于要求低延时的数据，此外，大小较大的数据D2相当于要求高吞吐量的数据。例如，通过虚拟信道控制部234指定这些数据D1和D2的优先级，例如将要求低延时的大小较小的数据D1的优先级设定得高，将要求高吞吐量的大小较大的数据D2的优先级设定得低。
由此，例如要求低延时的大小较小的数据D1不会因大小较大的数据D2的数据通信而等待，以较短的延迟进行数据通信。即，根据第3实施例的电动机控制装置，能够与各自的特性对应地兼顾要求低延时的数据通信和要求高吞吐量的数据通信。
即，根据第3实施例的电动机控制装置，不会使较小的数据因较大的数据等待，由此能够高效地传输数据，这会使得要求低延时的大小较小的数据以较短的延迟进行数据通信。另外，作为基于高速串行总线CP 3的虚拟信道，以基于PCI-EX的2个虚拟模式的信道CP31、CP 32为例进行了说明，但并不限定于此。
根据第1实施方式的电动机控制装置，在不同的电路装置之间，能够与各自的特性对应地兼顾要求低延时的数据通信和要求高吞吐量的数据通信。此外，根据第1实施方式的电动机控制装置，也可以经由与各自的特性对应的、不同特性的通信路径来进行要求低延时的数据通信和要求高吞吐量的数据通信。
即，可以经由具有低延时特性的第1通信路径进行要求低延时的数据通信，此外，可以经由具有高吞吐量特性的第2通信路径进行要求高吞吐量的数据通信。由此，能够提高控制机床、机器人等中的电动机的电动机控制装置的性能。
根据本发明的电动机控制装置，实现了如下效果：在不同的电路装置之间，能够与各自的特性对应地兼顾要求低延时的数据通信和要求高吞吐量的数据通信。
以上，说明了实施方式，但在此记载的所有例子、条件是以帮助理解发明和应用于技术的发明的概念为目的记载的，尤其，所记载的例子、条件并不是限定本发明的范围的。此外，说明书中这样的记载不是表示发明的优点和缺点。详细记载了发明的实施方式，但也应理解在不脱离发明的精神和范围的情况下进行各种变更、置换、变形。

Claims (7)

1.一种电动机控制装置，用于控制机床或机器人中的电动机，包括第1电路装置和第2电路装置，经由具有不同通信特性的至少2个通信路径来进行上述第1电路装置和上述第2电路装置之间的数据通信，该电动机控制装置的特征在于，
上述第1电路装置和上述第2电路装置之间的数据通信包括：要求低延时的第1数据通信和要求高吞吐量的第2数据通信，
经由具有低延时特性的第1通信路径，来进行上述第1电路装置和上述第2电路装置之间的上述第1数据通信，
经由具有高吞吐量特性的第2通信路径，来进行上述第1电路装置和上述第2电路装置之间的上述第2数据通信，
上述第1电路装置为第1半导体集成电路，
上述第2电路装置为设置有多个电路宏的上述电动机控制装置的专用集成电路，
上述专用集成电路包括：
处理要求高吞吐量的数据的、控制伺服电动机或主轴电动机的伺服控制部、处理图像的图形引擎和控制I/O通信的I/O通信主站中的某一个；以及
外围部，其处理要求低延时的数据，
上述第1通信路径是调整第1缓冲区大小、第1有效载荷大小以及第1通道数而具有低延时特性的第1串行总线，
上述第2通信路径是调整第2缓冲区大小、第2有效载荷大小以及第2通道数而具有高吞吐量特性的第2串行总线，
上述第1缓冲区大小小于上述第2缓冲区大小。
2.根据权利要求1所述的电动机控制装置，其特征在于，
上述第2有效载荷大小大于上述第1有效载荷大小，或者，上述第2通道数多于上述第1通道数。
3.根据权利要求1所述的电动机控制装置，其特征在于，
上述第1串行总线和上述第2串行总线为PCI Express。
4.一种电动机控制装置，用于控制机床或机器人中的电动机，包括第1电路装置和第2电路装置，经由通信路径进行上述第1电路装置和上述第2电路装置之间的数据通信，该电动机控制装置的特征在于，
上述通信路径包括高速串行总线中的至少2个虚拟模式的信道，
在上述至少2个虚拟模式的信道中，使第1数据的第1优先级高于第2数据的第2优先级地进行数据通信，其中，该第2数据的大小大于上述第1数据的大小，
上述第1电路装置为第1半导体集成电路，
上述第2电路装置为设置有多个电路宏的上述电动机控制装置的专用集成电路，
上述专用集成电路包括：
处理要求高吞吐量的数据的、控制伺服电动机或主轴电动机的伺服控制部、处理图像的图形引擎和控制I/O通信的I/O通信主站中的某一个；以及
外围部，其处理要求低延时的数据。
5.根据权利要求4所述的电动机控制装置，其特征在于，
上述高速串行总线为PCI Express，
上述第1数据为要求低延时的数据，
上述第2数据为要求高吞吐量的数据。
6.根据权利要求4所述的电动机控制装置，其特征在于，
所述第1半导体集成电路是上述电动机控制装置的主CPU。
7.根据权利要求1至6中任一项所述的电动机控制装置，其特征在于，
通过上述第1数据通信而传输的第1数据包括：与寄存器和外围部中的某一个相关联的数据，
通过上述第2数据通信而传输的第2数据包括：与伺服、主轴、I/O以及图形中的某一个相关联的数据。
CN201610957883.4A 2015-10-28 2016-10-27 兼顾低延时和高吞吐量的数据通信的电动机控制装置 Active CN106655975B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-211993 2015-10-28
JP2015211993A JP6298030B2 (ja) 2015-10-28 2015-10-28 低レイテンシと高スループットのデータ通信を両立するモータ制御装置

Publications (2)

Publication Number Publication Date
CN106655975A CN106655975A (zh) 2017-05-10
CN106655975B true CN106655975B (zh) 2019-04-26

Family

ID=58546045

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610957883.4A Active CN106655975B (zh) 2015-10-28 2016-10-27 兼顾低延时和高吞吐量的数据通信的电动机控制装置

Country Status (4)

Country Link
US (1) US20170126427A1 (zh)
JP (1) JP6298030B2 (zh)
CN (1) CN106655975B (zh)
DE (1) DE102016012627A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7155552B2 (ja) * 2018-03-13 2022-10-19 富士通株式会社 情報処理装置、情報処理システム及び情報処理装置の制御方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001142852A (ja) * 1999-11-12 2001-05-25 Natl Inst Of Advanced Industrial Science & Technology Meti 高速並列計算用同期及び通信制御装置
EP1168123A1 (en) * 2000-06-26 2002-01-02 Nihon Computer Co., Ltd. Program logic device
EP1879115A1 (en) * 2006-07-11 2008-01-16 Ricoh Company, Ltd. Information processing apparatus and data communication device
US7779142B1 (en) * 2007-01-23 2010-08-17 Juniper Networks, Inc. Bandwidth allocation to support fast buffering
CN102684578A (zh) * 2012-04-24 2012-09-19 江苏金丰机电有限公司 一种电机转矩直接控制系统
WO2013111010A1 (en) * 2012-01-27 2013-08-01 Marvell World Trade Ltd. Chip-to-chip communications
CN103765760A (zh) * 2011-08-26 2014-04-30 三菱电机株式会社 一体型伺服系统、电动机系统以及电动机的控制方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6513070B1 (en) * 1999-07-21 2003-01-28 Unisys Corporation Multi-channel master/slave interprocessor protocol
JP2004104605A (ja) * 2002-09-11 2004-04-02 Ricoh Co Ltd 画像処理複合システム、サーバ装置及びスキャナ
JP2006092286A (ja) * 2004-09-24 2006-04-06 Ricoh Co Ltd データ転送装置及び画像形成システム
JP4558519B2 (ja) 2005-01-18 2010-10-06 富士通株式会社 情報処理装置およびシステムバス制御方法
JP5151176B2 (ja) 2007-02-21 2013-02-27 株式会社リコー データ通信装置、画像処理システムおよびデータ通信方法
JP5266412B2 (ja) 2011-08-10 2013-08-21 ファナック株式会社 マルチコアプロセッサを有する数値制御装置システム
US9787329B2 (en) * 2015-10-15 2017-10-10 Apple Inc. Efficient coding with single-error correction and double-error detection capabilities

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001142852A (ja) * 1999-11-12 2001-05-25 Natl Inst Of Advanced Industrial Science & Technology Meti 高速並列計算用同期及び通信制御装置
EP1168123A1 (en) * 2000-06-26 2002-01-02 Nihon Computer Co., Ltd. Program logic device
EP1879115A1 (en) * 2006-07-11 2008-01-16 Ricoh Company, Ltd. Information processing apparatus and data communication device
US7779142B1 (en) * 2007-01-23 2010-08-17 Juniper Networks, Inc. Bandwidth allocation to support fast buffering
CN103765760A (zh) * 2011-08-26 2014-04-30 三菱电机株式会社 一体型伺服系统、电动机系统以及电动机的控制方法
WO2013111010A1 (en) * 2012-01-27 2013-08-01 Marvell World Trade Ltd. Chip-to-chip communications
CN102684578A (zh) * 2012-04-24 2012-09-19 江苏金丰机电有限公司 一种电机转矩直接控制系统

Also Published As

Publication number Publication date
DE102016012627A1 (de) 2017-05-04
US20170126427A1 (en) 2017-05-04
JP2017085786A (ja) 2017-05-18
JP6298030B2 (ja) 2018-03-20
CN106655975A (zh) 2017-05-10

Similar Documents

Publication Publication Date Title
CN106951388B (zh) 一种基于PCIe的DMA数据传输方法及系统
US7743172B2 (en) Die-to-die interconnect interface and protocol for stacked semiconductor dies
KR101111946B1 (ko) 촬상 장치, 이미지 시그널 프로세서 칩 및 칩 간의 메모리 공유 방법
CN101136000B (zh) 实现sd主机/从属设备的应用处理器电路和电子设备
CN109471816A (zh) 一种基于描述符的pcie总线dma控制器及数据传输控制方法
WO2016127552A1 (zh) 一种直接内存存取dma控制器及数据传输的方法
CN1969270B (zh) 用于处理拆分事务的总线控制器
CN108959136B (zh) 基于spi的数据传输加速装置、系统及数据传输方法
CN108268414A (zh) 基于spi模式的sd卡驱动器及其控制方法
CN106933760A (zh) 一种基于axi协议的dma控制器及数据上传方法
CN101963947A (zh) 通用序列总线传输转译器及大量传输方法
CN106655975B (zh) 兼顾低延时和高吞吐量的数据通信的电动机控制装置
CN109522251A (zh) 一种基于PXIe总线的高速同步串口卡及其工作方法
CN1969268B (zh) 主机控制器、总线通信设备和操作主机控制器的方法
TWI449043B (zh) 高速記憶體系統
TWI416339B (zh) 通用序列匯流排傳輸轉譯器及輸入請求同步傳輸方法
US20070131767A1 (en) System and method for media card communication
US7861026B2 (en) Signal relay device and method for accessing an external memory via the signal relay device
CN208077160U (zh) 基于spi模式的sd卡驱动器
CN103108174B (zh) 信息传输装置
CN106325377A (zh) 外部设备扩展卡及输入输出外部设备的数据处理方法
JP2008502980A (ja) データを転送するためのバス・コントローラ
CN218481822U (zh) 数据传输装置及系统
US20120124272A1 (en) Flash memory apparatus
CN113992470B (zh) 数据发送方法和接收方法、主设备、从设备及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant