JP5254044B2

JP5254044B2 - バスのアドレスチャネル上における協調的書き込み

Info

Publication number: JP5254044B2
Application number: JP2008556569A
Authority: JP
Inventors: ホフマン、リチャード・ジェラード; ローマン、テレンス・ジェイ．
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2006-02-24
Filing date: 2007-02-23
Publication date: 2013-08-07
Anticipated expiration: 2027-02-23
Also published as: MX2008010822A; US20070201506A1; US8107492B2; KR101081301B1; EP2360599A3; JP2009528597A; TWI341468B; TW200809520A; CA2640317C; US8675679B2; CN104199798A; KR20080097481A; RU2008137971A; US20120096201A1; BRPI0708189A2; EP2002345B1; WO2007101134A1; EP2002345A1; EP2360599A2; CA2640317A1

Description

この発明は処理システムに関する。特にこの発明は、この種のシステムと、バスのアドレスチャネル上における協調的書き込み技術に関する。

近年の処理システムの殆どは、いわゆるバスを相互に接続して形成される。バスはシステム内の種々の処理エンティティ間で情報を移動させる。今日では殆どのバスアーキテクチャは標準化されている。これらの標準化されたバスアーキテクチャは一般に、分離独立する読み出しチャネル、書き込みチャネルおよびアドレスチャネルを有する。

この種のバスアーキテクチャは、メモリにサポートされた１または複数の汎用プロセッサを持つ処理システムに、良く見られる。これらのシステムにおいては、メモリは、プロセッサがその機能を実行するのに要するプログラムおよびデータを保持するための記録メディアを提供する。アドレスチャネルにアドレスを指定し適切な読み出し／書き込み制御信号を与えれば、プロセッサはメモリからの読み出し、およびメモリへの書き込みを行うことができる。読み出し／書き込み制御の状態により、プロセッサは書き込みチャネルのデータをメモリに書き込んだり、読み出しチャネル上のデータをメモリから読み出したりできる。この種の処理システムに限らず他の多くのシステムにおいても、書き込みレイテンシの削減、および書き込み帯域幅の拡大が望まれる。
米国特許出願、代理人整理番号０６０４８５「Auxiliary Writes Over Address Channel」

本特許出願は、２００６年２月２４日に出願され、本明細書の譲受人に譲渡され、本明細書に参照によって明確に組み込まれる「Cooperative Writes Over Address Channel」と題された米国仮出願６０/７７６，５２９号の優先権を主張する。

本出願は、代理人整理番号０６０４８５を有し、それをもって出願され、本明細書の譲受人に譲渡され、本明細書に参照によって明確に組み込まれる「Auxiliary Writes Over Address Channel」と題された米国特許出願（特許文献１）に関連する。

処理システムの一つの態様が開示される。すなわち処理システムは、受信装置と、第１、第２および第３チャネルを有するバスと、前記第１チャネルで前記受信装置をアドレスし、前記第２チャネルで当該受信装置からペイロードを読み出す送信装置とを具備し、前記送信装置は、ペイロードの第１の部分を前記受信装置に前記第１チャネルで書き込み、当該ペイロードの第２の部分を前記受信装置に前記第３チャネルで書き込む。

処理システムの他の態様が開示される。すなわち処理システムは、受信装置と、第１、第２および第３チャネルを有するバスと、前記第１チャネルで前記受信装置をアドレスする手段と、前記第２チャネルで当該受信装置からペイロードを読み出す手段と、ペイロードの第１の部分を前記受信装置に前記第１チャネルで書き込み、当該ペイロードの第２の部分を前記受信装置に前記第３チャネルで書き込む手段とを具備する。

第１、第２および第３チャネルを有するバスを介した送信装置と受信装置との通信方法の、一つの態様が開示される。すなわちこの方法は、前記第１チャネルで前記受信装置をアドレスし、前記第２チャネルで当該受信装置からペイロードを読み出し、ペイロードの第１の部分を前記受信装置に前記第１チャネルで書き込み、当該ペイロードの第２の部分を前記受信装置に前記第３チャネルで書き込む。

バスマスタ装置の一つの態様が開示される。すなわちバスマスタ装置は、プロセッサと、第１、第２および第３チャネルを有するバスに前記プロセッサを接続するバスインタフェースとを具備し、前記バスインタフェースは、スレーブ装置を前記第１チャネルでアドレスし、前記スレーブ装置からペイロードを前記第２チャネルで受信し、ペイロードの第１の部分を前記スレーブ装置に前記第１チャネルで書き込み、当該ペイロードの第２の部分を前記スレーブ装置に前記第３チャネルで書き込む。

バスマスタ装置の他の態様が開示される。すなわちバスマスタ装置は、プロセッサと、第１、第２および第３チャネルを有するバスに前記プロセッサを接続するインタフェース手段とを具備し、前記インタフェース手段は、スレーブ装置を前記第１チャネルでアドレスする手段と、前記スレーブ装置からペイロードを前記第２チャネルで受信する手段と、ペイロードの第１の部分を前記スレーブ装置に前記第１チャネルで書き込み、当該ペイロードの第２の部分を前記スレーブ装置に前記第３チャネルで書き込む手段とを備える。

スレーブ装置の一つの態様が開示される。すなわちスレーブ装置は、メモリと、第１、第２および第３チャネルを有するバスに前記メモリを接続するバスインタフェースとを具備し、前記バスインタフェースは、バスマスタ装置からアドレスおよびペイロードの第１の部分を前記第１チャネルで受信し、ペイロードを前記第２チャネルで前記バスマスタ装置に送信し、前記ペイロードの第２の部分を前記第３チャネルで受信する。

スレーブ装置の他の態様が開示される。すなわちスレーブ装置は、メモリと、第１、第２および第３チャネルを有するバスに前記メモリを接続するインタフェース手段とを具備し、前記インタフェース手段は、バスマスタ装置からアドレスおよびペイロードの第１の部分を前記第１チャネルで受信する手段と、ペイロードを前記バスマスタ装置に前記第２チャネルで送信する手段と、ペイロードの第１の部分を前記スレーブ装置に前記第１チャネルで書き込み、当該ペイロードの第２の部分を前記バスマスタ装置から前記第３チャネルで受信する手段とを備える。

次の記載は、いかなる当業者であっても、本発明の活用及び利用を可能にするために示される。以下の記載では、説明の目的のために、詳細が述べられる。当業者であれば、本発明は、これら具体的な詳細を用いずとも実現されうることが理解されるべきである。他の例では、本発明の記述を、不要な詳細で不明瞭にしないために、周知の構造及び処理が詳述される。したがって、本発明は、示された実施形態に限定されるのではなく、本明細書に開示の原理及び特徴に一致した最も広い範囲が与えられるべきであることが意図されている。

図１は、処理システムにおける２つの装置がバスを介して通信することの一例を示す簡単なブロック図である。処理システム１００は例えば１または複数の処理機能を共同で実行するハードウェアデバイスの集合である。処理システム１００の典型的な利用例は、これらに限られるものではないが、デスクトップコンピュータ、ラップトップコンピュータ、サーバ、セルラフォン、ＰＤＡ（personal digital assistants）、ゲームコンソール、ページャ、モデム、オーディオ装置、医用装置、自動車、ビデオ装置、工業用装置、または、情報を処理し、追跡し、蓄積可能な他のマシンまたは装置を含む。

処理システム１００は、バス１０６を介して通信する送信装置１０２と受信装置１０４とを備える。バス１０６は、アドレスチャネル１０６ａ、書き込みチャネル１０６ｂ、および、読み出しチャネル１０６ｃの３つのチャネルを有する。”チャネル”とは情報を２つの装置間で伝送するために用いられる導電線のセットであり、コモン制御信号のセットを持つ。この実施形態では各チャネルは３２ビットの幅を持つ。一般にバスインターコネクト（図示せず）は、送信装置１０２と受信装置１０４との間にバス１０６を経由してのポイント・ツウ・ポイントの通信パスを形成するために用いられる。あるいは、バス１０６は専用バス、共用バスまたは他のタイプの適切なバスアーキテクチャであってよい。

送信装置１０２はどのようなタイプのバスマスタ装置にもなり得る。この実施形態では、送信装置１０２はプロセッサ１０８とバスインタフェース１１０とを備える。プロセッサ１０８は、マイクロプロセッサなどの汎用プロセッサ、ディジタル信号プロセッサ（Digital Signal Processor : DSP）などの特定用途向けプロセッサ、ＡＳＩＣ（application specific integrated circuit）、ダイレクトメモリアクセス（ＤＭＡ）コントローラ、ブリッジ、プログラム可能なロジックコンポーネント、または、バス１０６へのアクセスを要する他のエンティティ、などである。バスインタフェース１１０は、アドレスチャネル１０６ａと書き込みチャネル１０６ｂとを駆動するのに用いられるし、専用の制御信号を与えることもする。バスインタフェース１１０は読み出しチャネル１０６ｃの受信機としても機能する。受信装置１０４は例えば、形式を問わないスレーブ装置である。受信装置１０４は例えばＳＤＲＡＭ、ＤＲＡＭ、またはＲＡＭのようなテンポラリメモリ、あるいはフラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、ＤＶＤ、磁気ディスク、書き込み可能な光ディスクなどのような長期記録デバイスである。

あるいは、受信装置１０４は例えばブリッジ、または、情報を追跡し蓄積可能な他の装置である。この実施形態では受信装置１０４はバスインタフェース１１２とメモリ１１４とを備える。バスインタフェース１１２は、読み出しチャネル１０６ｃおよび専用の制御信号を駆動するのに用いられる。バスインタフェース１１２はアドレスチャネル１０６ａおよび書き込みチャネル１０６ｂの受信機としても機能する。メモリ１１４は記載内容にランダムアクセス（すなわち読み出しおよび書き込み）可能な他のどのようなデバイスであっても良い。

このバスアーキテクチャにおいては、送信装置１０２は受信装置１０４からの読み出しも、受信装置１０４への書き込みもできる。書き込み処理を行うにあたり、送信装置１０２は、専用の制御信号とともにアドレスをアドレスチャネル１０６ａを介して受信装置１０４に送る。ペイロードはアドレスチャネル１０６ａおよび書き込みチャネル１０６ｂのいずれか、あるいは双方を介して送られる。”ペイロード”は読み出し処理、または書き込み処理、（このケースでは書き込み処理）に係わるデータである。読み出し処理を行うにあたり、送信装置１０２は専用の制御信号とともにアドレスをアドレスチャネル１０６ａを介して受信装置１０４に送る。これを受けて、受信装置１０４は読み出しチャネル１０６ｃ経由でペイロードを送信装置１０２に送る。

書き込み処理の２通りの例を、図２を参照して説明する。図２は、アドレスチャネルおよび書き込みチャネルにおける情報の流れを示す図である。この実施形態では、送信装置は２つの１６バイトの書き込み処理を開始する。

図２において、送信装置は最初のクロックサイクル２０２で４バイトのアドレスＡ１を、アドレスチャネル１０６ａを介して専用の制御信号とともに受信装置に送り、最初の１６バイトの書き込み処理を開始する。同じクロックサイクル２０２において、送信装置は最初のペイロードの最初の４バイトＷ１（１）を、書き込みチャネル１０６ｂを介して受信装置に送信する。

２回目のクロックサイクル２０４で、送信装置は、データ送信にアドレスチャネル１０６ａと書き込みチャネル１０６ｂとを用いる。送信装置は、最初のペイロードの２つ目の４バイトＷ１（２）を書き込みチャネル１０６ｂで送信し、最初のペイロードの３つ目の４バイトＷ１（３）をアドレスチャネル１０６ａで送信する。

送信装置は３回目のクロックサイクル２０６で４バイトのアドレスＡ２を、アドレスチャネル１０６ａを介して専用の制御信号とともに受信装置に送り、次の１６バイトの書き込み処理を開始する。同じクロックサイクル２０２において、送信装置は最初のペイロードの最初の４バイトＷ１（１）を、書き込みチャネル１０６ｂを介して受信装置に送信する。送信装置は、次の書き込み処理と同じクロックサイクルにおいて、最後の４バイトＷ１（４）を書き込みチャネル１０６ｂを介して受信装置に送信し、最初のペイロードの伝送を完了する。

次に送信装置は、次の２つのクロックサイクルにより２番目のペイロードを受信装置に送信する。４回目のクロックサイクル２０８で、送信装置は、２番目のペイロードの最初の４バイトＷ２（１）を書き込みチャネル１０６ｂで、２番目のペイロードの２つ目の４バイトＷ２（２）をアドレスチャネル１０６ａで、受信装置に送信する。次のクロックサイクル２１０で、送信装置は、受信装置２番目のペイロードの３つ目の４バイトＷ２（３）を書き込みチャネル１０６ｂで、２番目のペイロードの最後の４バイトＷ２（４）をアドレスチャネル１０６ａで送信装置に送信する。

アドレスおよびデータの伝送のために、２種類の制御信号を使うことができる。第１の制御信号（”アドレス／データ”信号と称する）は、アドレスチャネル１０６ａで伝送される情報がアドレスか、あるいはデータであるかを示すために用いられる。この実施形態では、アドレス／データ信号と表示すればアドレスチャネル１０６ａでアドレスが伝送されることを示す。逆に、アドレス／データ信号と明示されなければアドレスチャネル１０６ａでデータが伝送されることを示す。

第２の制御信号（”ビートＩＤ”と称する）は、アドレスチャネル１０６ａと書き込みチャネル１０６ｂとの双方において、伝送中のペイロード（カレントペイロード）のクロックタイミング（ビート）を示すために用いられる。注意すべきは”ビートＩＤ”がゼロベースでの（０に基づく）指標であることで、値”０”は、伝送中のペイロードの最初のビートを示す。この実施形態では、各ペイロードは、次のペイロードが伝送される前にその全てが伝送される。つまりペイロードの全ての部分が伝送されなければ次のペイロードは伝送されない。従って各ペイロードを特定するためのシグナリングは不要である。この処理システムの他の実施形態では、ペイロードの転送の順序が狂えば、または別々のペイロードのビートが入れ替われば、シグナリングはペイロードシーケンス番号を含んでよい。

図３を参照して、２つの制御信号の作用の例につき説明する。アドレスチャネル１０６ａおよび書き込みチャネル１０６ｂのバスプロトコルを表１に示す。このバスプロトコルは、処理システムの発明性のある態様を、この態様が他のバスプロトコルと共に使用されてもよいという理解のもとで例示するために用いられる。当業者は容易に、ここに示すバスアーキテクチャの現実の実装プロトコルに対し、信号を変化させるか、および／または、信号を付け加えることができるだろう。ビートＩＤの定義を表２に示す。

図３は、図１に示す接続において２つの同じ１６バイトの書き込み処理の制御シグナリングを示すタイミングブロック図である。システムクロック３０６は、送信装置と受信装置との間の通信を同期させる。図３のシステムクロック３０６における５つのクロックサイクルに、順番に通し番号３０１〜３０５を付与する。

送信装置は、最初のクロックサイクル３０１において、アドレスチャネル１０６ａ上で書き込み処理を開始する。この書き込み処理は、初回の書き込み処理のアドレスＡ１が、３２ビットのアドレスメディア３０８上で転送されて完了する。送信装置は、有効な情報がアドレスチャネル１０６ａ上に伝送されていることを、Ａ有効信号３１２に示す。また送信装置１０２は、アドレスチャネルで情報が伝送されていることをアドレス／データ信号３１３に示す。１０６ａはアドレスである。送信装置１０２は読み出し／書き込み信号３１６を落として書き込み処理を要求する。ペイロードサイズ信号３１８はペイロード長（このケースでは１６バイト）を示すのに用いられる。アドレスチャネル１０６ａにアドレスが保持されている間は、アドレスビートＩＤ３１４の状態を無視できる。

同じ最初のクロックサイクル３０１において、送信装置は書き込みメディア３２０で最初のペイロードの最初の４バイトＷ１（１）を伝送し、書き込みビートＩＤ３２６を”００”にセットする。また送信装置は、有効な情報が書き込みチャネル１０６ｂ上に伝送されていることを、Ｗ有効信号３２４に示す。

最初のクロックサイクル３０１の終わりに、送信装置はアドレス転送ＡＣＫ信号３１０をチェックして、アドレスＡ１が受信装置に、アドレスチャネル１０６ａで正しく伝送されたかを確認する。また送信装置は書き込み転送ＡＣＫ信号３２２をチェックして、最初のペイロードの最初の４バイトＷ１（１）が受信装置に、書き込みチャネル１０６ｂで正しく伝送されたかを確認する。

２回目のクロックサイクル３０２において、送信装置は書き込みメディア３２０で最初のペイロードの２つ目の４バイトＷ１（２）を伝送し、書き込みビートＩＤ３２６を”０１”にセットする。また送信装置は、有効な情報が書き込みチャネル１０６ｂ上に伝送されていることを、Ｗ有効信号３２４に示す。

同じ２回目のクロックサイクル３０２において、送信装置はアドレスメディア３０８で最初のペイロードの３つ目の４バイトＷ１（３）を伝送し、アドレスビートＩＤ３１４を”１０”にセットする。また送信装置は、有効な情報が書き込みチャネル１０６ｂ上に伝送されていることを、Ｗ有効信号３２４に示す。また送信装置は、有効な情報がアドレスチャネル１０６ａ上に伝送されていることをＡ有効信号３１２に示し、アドレス／データ信号３１３を落としてアドレスチャネル１０６ａに伝送される情報はデータであることを示す。アドレスチャネル１０６ａにデータが保持されている間は、読み出し／書き込み信号３１６の状態、およびペイロードサイズ３１８を無視できる。図３では読み出し／書き込み信号３１６およびペイロードサイズ３１８が変わらないが、任意の状態にセットできる。

２回目のクロックサイクル３０２の終わりに、送信装置は書き込み転送ＡＣＫ信号３２２をチェックして、最初のペイロードの２つ目の４バイトＷ１（２）が受信装置に、書き込みチャネル１０６ｂで正しく伝送されたかを確認する。また送信装置はアドレス転送ＡＣＫ信号３１０をチェックして、最初のペイロードの３つ目の４バイトＷ１（３）が受信装置に、アドレスチャネル１０６ａで正しく伝送されたかを確認する。

３回目のクロックサイクル３０３において、送信装置は書き込みメディア３２０で最初のペイロードの最後の４バイトＷ１（４）を伝送し、書き込みビートＩＤ３２６を”１１”にセットする。また送信装置は、有効な情報が書き込みチャネル１０６ｂ上に伝送されていることを、Ｗ有効信号３２４に示す。

最初の書き込み処理が完了すると、送信装置は３回目のクロックサイクル３０３で、２回目の１６バイトの書き込み処理のためアドレスＡ２をアドレスメディア３０８で伝送する。送信装置は、有効な情報がアドレスチャネル１０６ａ上に伝送されていることを、Ａ有効信号３１２に示す。また送信装置はアドレスチャネル１０６ａで伝送される情報はアドレスＡ２であることをアドレス／データ信号３１３に示す。送信装置１０２は読み出し／書き込み信号３１６を落として書き込み処理を要求する。ペイロードサイズ信号３１８はペイロードのバイト長（このケースでは１６バイト）を示すのに用いられる。アドレスチャネル１０６ａにアドレスが保持されている間は、アドレスビートＩＤ３１４の状態を無視できる。

３回目のクロックサイクル３０３の終わりに、送信装置はアドレス転送ＡＣＫ信号３１０をチェックして、アドレスＡ２が受信装置に、アドレスチャネル１０６ａで正しく伝送されたかを確認する。また送信装置は書き込み転送ＡＣＫ信号３２２をチェックして、最初のペイロードの最後の４バイトＷ１（４）が受信装置に、書き込みチャネル１０６ｂで正しく伝送されたかを確認する。

送信装置は、次の２つのクロックサイクルで２番目のペイロードを受信装置に送信する。４回目のクロックサイクル３０４で、送信装置は２番目のペイロードの最初の４バイトＷ２（１）を書き込みメディア３２０で受信装置に送信し、書き込みビートＩＤ３２６を”００”にセットする。送信装置は、Ｗ有効信号３２４の状態を、書き込みチャネル１０６ｂで有効な情報が伝送されていることを示す状態に保つ。

同じ４回目のクロックサイクル３０４において、送信装置はアドレスメディア３０８で２番目のペイロードの２つ目の４バイトＷ２（２）を伝送し、アドレスビートＩＤ３１４を”０１”にセットする。また送信装置は、有効な情報がアドレスチャネル１０６ａ上に伝送されていることをＡ有効信号３１２に示し、アドレス／データ信号３１３を落としてアドレスチャネル１０６ａに伝送される情報はデータであることを示す。アドレスチャネル１０６ａにおけるデータ保持期間においては、読み出し／書き込み信号３１６の状態、およびペイロードサイズ３１８を無視できる。

４回目のクロックサイクル３０４の終わりに、送信装置は書き込み転送ＡＣＫ信号３２２をチェックして、２番目のペイロードの最初の４バイトＷ２（１）が受信装置に、書き込みチャネル１０６ｂで正しく伝送されたかを確認する。また送信装置はアドレス転送ＡＣＫ信号３１０をチェックして、２番目のペイロードの２つ目の４バイトＷ２（２）が受信装置に、アドレスチャネル１０６ａで正しく伝送されたかを確認する。

５回目のクロックサイクル３０５において、送信装置は書き込みメディア３２０で２番目のペイロードの３つ目の４バイトＷ２（３）を伝送し、書き込みビートＩＤ３２６を”１０”にセットする。また送信装置は、有効な情報が書き込みチャネル１０６ｂ上に伝送されていることを、Ｗ有効信号３２４に示す。

同じ５回目のクロックサイクル３０５において、送信装置はアドレスメディア３０８で２番目のペイロードの最後の４バイトＷ２（４）を伝送し、アドレスビートＩＤ３１４を”１１”にセットする。また送信装置は、有効な情報がアドレスチャネル１０６ａ上に伝送されていることをＡ有効信号３１２に示し、アドレス／データ信号３１３を落としてアドレスチャネル１０６ａに伝送される情報はデータであることを示す。アドレスチャネル１０６ａにデータが保持されている間は、読み出し／書き込み信号３１６の状態、およびペイロードサイズ３１８を無視できる。

５回目のクロックサイクル３０５の終わりに、送信装置は書き込み転送ＡＣＫ信号３２２をチェックして、２番目のペイロードの３つ目の４バイトＷ２（３）が受信装置に、書き込みチャネル１０６ｂで正しく伝送されたかを確認する。また送信装置はアドレス転送ＡＣＫ信号３１０をチェックして、２番目のペイロードの最後の４バイトＷ２（４）が受信装置に、アドレスチャネル１０６ａで正しく伝送されたかを確認する。

ビートＩＤに代えて暗黙的なアドレシング手順（アドレシングスキーム）により、シグナリングを少なくすることができる。図２に、暗黙的なアドレシングスキームの一例が示される。この実施形態では、このアドレシングスキーム最近のクロックサイクルで伝送されるカレントペイロードの次の４バイトのシーケンスを、アドレスチャネル１０６ａよりも書き込みチャネル１０６ｂに対して優先的に要求する。

図２において、最初のペイロードの最初の４バイトＷ１（１）を送信するのに利用できる最近のクロックサイクルは、最初のクロックサイクル２０２であり、このクロックサイクル２０２で書き込みチャネル１０６ｂを利用できる。最初のペイロードの２つ目の４バイトＷ１（２）を送信するのに利用できる最近のクロックサイクルは、２回目のクロックサイクル２０４であり、このクロックサイクル２０４で書き込みチャネル１０６ｂを利用できる。また、２回目のクロックサイクル２０４は最初のペイロードの３つ目の４バイトＷ１（３）を伝送するのに使えるが、書き込みチャネル１０６ｂは使えない。よって最初のペイロードの３つ目の４バイトＷ１（３）はアドレスチャネル１０６ａで伝送される。最初のペイロードの最後の４バイトＷ１（４）を送信するのに利用できる最近のクロックサイクルは、３回目のクロックサイクル２０６であり、このクロックサイクル２０６で書き込みチャネル１０６ｂを利用できる。

３回目のクロックサイクル２０６において、２回目の書き込み処理のためのアドレスＡ２が受信装置に伝送される。しかし、書き込みチャネル１０６ａは、３回目のクロックサイクル２０６において最初のペイロードの最後の４バイトＷ１（４）を送信するために必要なので、２番目のペイロードの最初の４バイトＷ２を送信するためには使えない。２番目のペイロードの最初の４バイトＷ２（１）を送信するのに利用できる最近のクロックサイクルは４回目のクロックサイクル２０８であり、このクロックサイクル２０８で書き込みチャネル１０６ｂを利用できる。また、４回目のクロックサイクル２０８は、２番目のペイロードの２つ目の４バイトＷ２（２）を伝送するには使えるが、書き込みチャネル１０６ｂは使えない。よって２番目のペイロードの２つ目の４バイトＷ２（２）はアドレスチャネル１０６ａで伝送される。２番目のペイロードの最後の８バイトＷ２（３）、Ｗ２（４）を送信するのに利用できる最近のクロックサイクルは、５回目のクロックサイクル２１０である。２番目のペイロードの３つ目の４バイトＷ２（３）は書き込みチャネル３０６ｂ（すなわち優先されたチャネル）で伝送され、２番目のペイロードの最後の４バイトＷ２（４）はアドレスチャネル１０６ａで伝送される。

アドレスチャネルは種々の処理環境で、アドレスおよびデータを伝送するためのメディアとして利用できる。例えば、ハードウェア寄りのキャッシュコヒーレントシステムにおいて、プロセッサが他のプロセッサからキャッシュラインを得るためにかかる時間を短縮するために、この技術を利用できる。さらに図４を参照してその例を説明する。図４は、キャッシュコヒーレント処理システム４００の一例を示すブロック図である。図４のシステムでは、２つの処理装置４０２ａ、４０２ｂがバスインターコネクト４０６を介して共有リソース（例えばメモリデバイス４０４）と通信する。この実施形態では、第１処理デバイス４０２ａはアドレスチャネル４０６ａ１に専用の制御信号でアドレスを置くことで、メモリデバイス４０４からの読み出しを行う。バスインターコネクト４０６は、メモリのアドレスチャネル４０６ａ３でアドレスをメモリデバイス４０４に転送する。これを受けてバスインタフェース４０８はメモリ４１０からのデータブロックを検索し、メモリの読み出しチャネル４０６Ｃ３に置く。バスインターコネクト４０６は、メモリデバイス４０４ａからのこのデータを、第１プロセッサデバイスの読み出しチャネル４０６Ｃ１で第１処理デバイス４０２に転送する。データは第１処理デバイス４０２ａに受信されると一旦キャッシュ４１２に置かれ、処理部４１４により変更されたのち、バスインタフェース４１６によりメモリデバイス４０４に書き戻される。書き込み処理も図２および図３と同様にしてなされる。

第２処理デバイス４０２ｂが引き続いて同じアドレスからの読み出しを試行するという状態は、キャッシュコヒーレンシにより処理される。キャッシュコヒーレンシを保証する機構が無ければ、もし、第１処理デバイス４０２ａのキャッシュ４１２内のデータが変更されまだメモリデバイス４０４に書き戻されていない状態では、第２処理デバイス４０２ｂはメモリデバイス４０４から古いデータを受信するかも知れない。

普通、キャッシュとメモリとのコヒーレンシは”スヌーピング”と称するプロセスより保たれる。スヌーピングとは、処理デバイス（この実施形態では第２処理デバイス４０２ｂ）が、そのキャッシュ４１８に無いデータを取得するためメモリデバイス４０４内のキャッシャブルなアドレスへの読み出し要求を出すのに先立って、バスインターコネクト４０６がスヌープアドレスをシステムの中の他の処理デバイスにブロードキャストするプロセスである。第１処理デバイス４０２ａのような他の処理装置が、キャッシュ４１２内に要求されたデータを変更後の状態で持っていれば、この変更されたデータはメモリデバイス４０４に書き戻される。同時に、バスインターコネクト４０６は変更されたデータを第２処理デバイス４０２ｂに読み出しチャネル４０６Ｃ２で送信する。第２処理装置４０２は処理部４２２の処理に備え、変更されたデータをキャッシュ４１８に置く。

図５は、アドレスチャネル４０６ａ１および書き込みチャネル４０６ｂ１における、第１処理デバイス４０２ａとバスインターコネクト４０６との間の情報の流れを示す図である。図４および図５において、バスインターコネクト４０６によるスヌープアドレスブロードキャストに応じて、第１処理デバイス４０２ａは３２バイトのペイロードをキャッシュ４１２からメモリデバイス４０４に書き込む。書き込み処理は、３２バイトのペイロードをアドレスチャネル４０６ａ１および書き込みチャネル４０６ｂ１でバスインターコネクト４０６に送信してなされる。最初のクロックサイクル５０２で、第１処理デバイス４０２ａは、スヌープされたアドレスＡをバスインターコネクト４０６のアドレスチャネル４０６ａ１に専用の制御信号とともに送信する。同じクロックサイクル５０２で、ペイロードの最初の４バイトＷ（１）が第１処理デバイス４０２ａからバスインターコネクト４０６に書き込みチャネル４０６ｂ１で送信される。

次の４つのクロックサイクルで、残りのペイロードが第１処理デバイス４０２ａからバスインターコネクト４０６に伝送される。２回目のクロックサイクル５０４で、第１処理デバイス４０２ａはペイロードの２つ目の４バイトＷ（２）を書き込みチャネル４０６ｂ１に送出し、ペイロードの３つ目の４バイトＷ（３）をアドレスチャネル４０６ａ１に送出する。次の３つのクロックサイクル５０６、５０８、５１０で、第１処理デバイス４０２ａは、ペイロードの４つ目の４バイトＷ（４）、ペイロードの６つ目の４バイトＷ（６）およびペイロードの最後の４バイトＷ（８）を、バスインターコネクト４０６に書き込みチャネル４０６ｂ１で送信する。次の２つのクロックサイクル５０６、５０８で、第１処理デバイス４０２は、ペイロードの５つ目の４バイトＷ（５）およびペイロードの７つ目の４バイトＷ（７）を、バスインターコネクト４０６にアドレスチャネル４０６ａ１で送信する。

同様に５つのクロックサイクルで、バスインターコネクト４０６は、３２バイトのペイロードをメモリデバイス４０４に、アドレスチャネル４０６ａ３および書き込みチャネル４０６ｂ３の双方でペイロードを送信する。またバスインターコネクト４０６は、処理デバイス４０２ｂのもとの読み出し要求に応じて、３２バイトのペイロードを８つのクロックサイクルで第２処理デバイス４０２ｂに読み出しチャネル４０６Ｃ２で送信する。メモリデバイス４０４と第２処理装置４０２とへの、３２バイトペイロードの伝送は、第１処理デバイス４０２ａとバスインターコネクト４０６との間でのペイロードの伝送にオーバラップしてもよいし、この伝送に引き続いても良い。

図３で詳しく延べたような制御シグナリングの説明は繰り返すまでも無い。アドレスチャネル４０６ａ１と書き込みチャネル４０６ｂ１との双方のビートＩＤを３ビットコードに拡張し、８バイトのペイロードを処理できるようにすればよい。

図６は、処理システム６００の２つの装置が４チャネルバスで通信する例を示すブロック図である。読み出しチャネルと書き込みチャネルとに、それぞれ個別に独立するアドレスチャネルが設けられる。この実施形態では、各チャネルの帯域幅は３２ビットであるがこれに限られるものではない。４チャネルバスでの書き込み処理は、書き込みアドレスチャネル６０６ａでアドレスを、書き込みアドレスチャネル６０６ａ、書き込みチャネル６０６ｂ、および／または読み出しアドレスチャネル６０６ｄでデータを受信装置６０４に送信することで実現する。４チャネルバスでの読み出し処理は、読み出しアドレスチャネル６０６ｄでアドレスを受信装置６０４に送信することで実現する。これを受けて受信装置６０４は、読み出しチャネル６０６ｃでペイロードを送信装置６０２に送信する。

図７は、送信装置と受信装置との間の４チャネルバスにおける、書き込みアドレスチャネル、読み出しアドレスチャネル、および書き込みチャネルでの情報の流れを示す図である。最初のクロックサイクル７０２で、送信装置は、４バイトのアドレスＡ１を専用の制御信号とともに書き込みアドレスチャネル６０６ａで受信装置に送信して、最初の１６バイトの書き込み処理を開始する。送信装置はまた、同じクロックサイクル７０２で、
最初のペイロードの最初の４バイトＷ１（１）を書き込みチャネル６０６ｂに送出し、同じペイロードの２つ目の４バイトＷ１（２）を読み出しアドレスチャネル６０６ｄに送出する。

２回目のクロックサイクル７０４で、送信装置は最初のペイロードの残りを受信装置に送信する。より具体的には、２回目のクロックサイクル７０４で最初の書き込み処理を完了するにあたり送信装置は最初のペイロードの３つ目の４バイトＷ１（３）を書き込みチャネル６０６ｂで伝送し、最初のペイロードの最後の４バイトＷ１（４）を読み出しアドレスチャネル６０６ｄで伝送する。同じクロックサイクル７０４で、送信装置は１６バイトの書き込み処理のため、アドレスＡ２を書き込みアドレスチャネル６０６ａで受信装置に送信する。

次に送信装置は、次の２つのクロックサイクルで、２番目のペイロードを受信装置に送信する。３回目のクロックサイクル７０６で、送信装置は受信装置に２番目のペイロードの最初の４バイトＷ２（１）を書き込みチャネル６０６ｂで伝送し、２番目のペイロードの２つ目の４バイトＷ２（２）を読み出しアドレスチャネル６０６ｄで伝送し、２番目のペイロードの３つ目の４バイトＷ２（３）を書き込みアドレスチャネル６０６ａで伝送する。次のクロックサイクル７０８で、送信装置は２番目のペイロードの最後の４バイトＷ２（４）を書き込みチャネル６０６ｂで受信装置に伝送する。

本明細書において開示されている実施形態に関連して記載された種々の例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、ディジタル信号プロセッサ（digital signal processor, DSP）、特定用途向け集積回路（application specific integrated circuit, ASIC）、フィールドプログラマブルゲートアレイ（field programmable gate array, FPGA）または他のプログラマブル論理デバイス、ディスクリートなゲートまたはトランジスタ論理、ディスクリートなハードウェア構成要素、あるいは本明細書に記載されている機能を実行するように設計されたこれらの任意の組合せで実施または実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、その代わりに、プロセッサは、従来のプロセッサ、制御装置、マイクロ制御装置、または状態機械であってもよい。プロセッサは、コンピューティングデバイスの組合せ、例えば、１つのＤＳＰと１つのマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、１つ以上のマイクロプロセッサと関連する１つのＤＳＰのコア、または何か他のこのような構成としても実施され得る。

本明細書に開示されている実施形態に関連して記載されている方法またはアルゴリズムのステップは、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、または２つの組合せにおいて直接的に具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（random access memory, RAM）、フラッシュメモリ、読み出し専用メモリ（read-only memory, ROM）、消去可能プログラム可能読み出し専用メモリ（erasable programmable read-only memory, EPROM）、電気的消去可能プログラム可能読み出し専用メモリ（electrically erasable programmable read-only memory, EEPROM）、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、または当技術において知られている記憶媒体の何か他の形態の中に存在し得る。例示的な記憶媒体はプロセッサに接続され、プロセッサが記憶媒体から情報を読み出し、かつそこへ情報を書き込みことができるようにする。その代りに、記憶媒体は、プロセッサと一体構成であってもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在し得る。ＡＳＩＣは、無線システムの一部分、例えば、基地局、基地局制御装置、またはアクセス端末内に存在し得る。またその代りに、プロセッサおよび記憶媒体は、通信システムの一部分において、ディスクリートな構成要素として存在し得る。

開示された実施形態のこれまでの記述は、当業者が本発明を作成または使用できるようにするために与えられている。これらの実施形態に対する種々の変更は、当業者には容易に明らかになり、本明細書に定められている一般的な原理は、本発明の意図および範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本発明は、本明細書に示されている実施形態に制限されることを意図されず、本明細書に開示されている原理および新規な特徴に一致する最も幅広い範囲にしたがうことを意図されている。

処理システムにおける２つの装置がバスを介して通信することの一例を示す簡単なブロック図。アドレスチャネルおよび書き込みチャネルにおける情報の流れを示す図。図１に示す接続において２つの同じ１６バイトの書き込み処理の制御シグナリングを示すタイミングブロック図。キャッシュコヒーレント処理システム４００の一例を示すブロック図。アドレスチャネル４０６ａ１および書き込みチャネル４０６b１における、第１処理デバイス４０２ａとバスインターコネクト４０６との間の情報の流れを示す図。処理システム６００の２つの装置が４チャネルバスで通信する例を示すブロック図。送信装置と受信装置との間の４チャネルバスにおける、書き込みアドレスチャネル、読み出しアドレスチャネル、および書き込みチャネルでの情報の流れを示す図。

Claims

受信装置と、
アドレスチャネル、書き込みチャネル、および読み出しチャネルを有するバスと、
前記アドレスチャネルで前記受信装置へアドレスを送信し、前記読み出しチャネルで前記受信装置から読み出しデータを受信するように構成される送信装置と
を備え、
前記送信装置は、前記書き込みチャネルおよび前記アドレスチャネルで前記受信装置へペイロードを送信するようにさらに構成され、
前記送信装置は、前記ペイロードの複数の順番部分を前記バスで同時に送信する場合に、前記ペイロードのためのアドレスを前記アドレスチャネルで、前記ペイロードの第１番目部分を前記書き込みチャネルで同時に送信し、前記ペイロードの複数の後続順番部分を前記書き込みチャネルおよび前記アドレスチャネルで送信することにおいて前記アドレスチャネルよりも前記書き込みチャネルにデータ順序の優先権を与え、前記ペイロードの最終番目部分が次のペイロードのための別アドレスと同時に送信されることを可能にするように構成される処理システム。
前記ペイロードのためのアドレスは前記受信装置において前記第１番目部分を格納するための位置に対応する格納アドレスを含む請求項１に記載の処理システム。
前記複数の後続順番部分は前記ペイロードの第２番目および第３番目部分を含み、
前記送信装置はさらに前記２番目部分を前記書き込みチャネルで、前記第３番目部分を前記アドレスチャネルで同時に送信するように構成される請求項１に記載の処理システム。
前記最終番目部分は前記ペイロードの第４番目部分であり、前記ペイロードの最終番目部分が前記書き込みチャネルを未使用のまま残して前記アドレスチャネルを占有しないようにデータ順序の優先権が与えられる請求項３に記載の処理システム。
前記送信装置は第１処理装置を備え、前記受信装置はバスインターコネクトを備え、前記処理システムはさらに第２処理装置を備え、前記バスインターコネクトは前記第１および第２処理装置を共有リソースに接続するように構成され、前記第１処理装置はさらに、前記第２処理装置からのスヌープアドレスに応じて、前記ペイロードの複数の部分を前記バスインターコネクトへ送信するように構成される請求項１に記載の処理システム。
前記バスはさらに第２アドレスチャネルを有し、前記送信装置はさらに書き込み動作のために前記アドレスを前記受信装置へ前記アドレスチャネルで送信し、読み出しアドレスを読み出し動作のために前記受信装置へ前記第２アドレスチャネルで送信するように構成されるものであり、前記送信装置はさらに前記ペイロードの追加的部分を前記第２アドレスチャネルで前記受信装置へ送信するように構成される請求項１に記載の処理システム。
前記送信装置はさらに前記別アドレスを前記受信装置へ前記アドレスチャネルで、前記ペイロードの第３番目部分を前記受信装置へ前記書き込みチャネルで、および前記ペイロードの前記第４番目部分を前記受信装置へ前記第２アドレスチャネルで同時に送信するように構成され、
前記第４番目部分は前記ペイロードの最終番目部分であり、
データ順序の優先権が前記第２アドレスチャネルよりも前記書き込みチャネルに与えられる請求項６に記載の処理システム。
前記送信装置は、さらに前記アドレスチャネルが前記受信装置へアドレスを送信するために用いられているか、または、書き込みペイロードの一部分を前記受信装置へ送信するために用いられているかを示す、前記受信装置への制御信号を提供するように構成される請求項１に記載の処理システム。
前記送信装置は、さらに前記アドレスチャネルおよび書き込みチャネルの各々について制御信号を提供するように構成され、これら制御信号の各々は前記ペイロードの該当部分を識別するもので、その対応チャネルで送信される請求項１に記載の処理システム。
受信装置と、
アドレスチャネル、書き込みチャネル、および読み出しチャネルを有するバスと、
前記アドレスチャネルで前記受信装置へアドレスを送信する手段と、
前記読み出しチャネルで前記受信装置からデータを読み出す手段と、
前記書き込みチャネルおよび前記アドレスチャネルで前記送信装置から前記受信装置へペイロードを送信する手段と
を備え、
前記送信手段は、前記ペイロードの複数の順番部分を前記バスで同時に送信する場合に、前記ペイロードのためのアドレスを前記アドレスチャネルで、前記ペイロードの第１番目部分を前記書き込みチャネルで同時に送信し、前記ペイロードの複数の後続順番部分を前記書き込みチャネルおよび前記アドレスチャネルで送信することによって前記アドレスチャネルよりも前記書き込みチャネルにデータ順序の優先権を与え、
前記ペイロードの前記複数の順番部分の最終番目部分が前記データ順序の優先権に基づいて前記書き込みチャネルで送信される場合に、前記ペイロードの最終番目部分は、次のペイロードのための別アドレスと同時に送信される処理システム。
アドレスチャネル、書き込みチャネル、および読み出しチャネルを有するバスを介して送信装置と受信装置とが通信する方法であって、
前記アドレスチャネルで前記受信装置へアドレスを送信し、
前記読み出しチャネルで前記受信装置からデータを読み出し、
前記書き込みチャネルおよび前記アドレスチャネルで前記送信装置から前記受信装置へペイロードを送信することを備え、
前記送信装置は、前記ペイロードの複数の順番部分を前記バスで同時に送信する場合に、前記ペイロードのためのアドレスを前記アドレスチャネルで、前記ペイロードの第１番目部分を前記書き込みチャネルで同時に送信し、前記ペイロードの複数の後続順番部分を前記書き込みチャネルおよび前記アドレスチャネルで送信することにおいて前記アドレスチャネルよりも前記書き込みチャネルにデータ順序の優先権を与え、前記ペイロードの最終番目部分が前記書き込みチャネルを占有し、前記最終番目部分が次のペイロードのための別アドレスと同時に送信されるようにする方法。
前記ペイロードのためのアドレスは前記受信装置において前記第１番目部分を格納するための位置に対応する格納アドレスを含む請求項１１に記載の方法。
前記複数の後続順番部分は前記ペイロードの第２番目および第３番目部分を含み、前記送信装置は前記２番目部分を前記書き込みチャネルで、前記第３番目部分を前記アドレスチャネルで同時に送信する請求項１１に記載の方法。
前記最終番目部分は前記ペイロードの第４番目部分である請求項１３に記載の方法。
前記送信装置は第１処理装置を備え、前記受信装置はバスインターコネクトを備え、
処理システムがさらに第２処理装置を備え、前記バスインターコネクトは前記第１および第２処理装置を共有リソースに接続するように構成され、前記第２処理装置からのスヌープアドレスに応じて、前記ペイロードの複数の部分が前記バスインターコネクトへ送信される請求項１１に記載の方法。
前記バスはさらに第２アドレスチャネルを有し、前記アドレスチャネルで前記受信装置へ前記アドレスを送信することは書き込み動作のためであり、
さらに、読み出しアドレスを読み出し動作のために前記受信装置へ前記第２アドレスチャネルで送信し、
前記ペイロードの追加的部分を前記第２アドレスチャネルで前記受信装置へ送信すること
を備える請求項１１に記載の方法。
さらに前記別アドレスを前記受信装置へ前記アドレスチャネルで、前記ペイロードの第３番目部分を前記受信装置へ前記書き込みチャネルで、および前記ペイロードの前記第４番目部分を前記受信装置へ前記第２アドレスチャネルで同時に送信することを備え、
前記第４番目部分は前記ペイロードの最終番目部分であり、
データ順序の優先権が前記第２アドレスチャネルよりも前記書き込みチャネルに与えられる請求項１６に記載の方法。
さらに前記アドレスチャネルが前記受信装置へアドレスを送信するために用いられているか、または、書き込みペイロードの一部分を前記受信装置へ送信するために用いられているかを示す前記受信装置への制御信号を提供することを備える請求項１１に記載の方法。
さらに前記アドレスチャネル、前記書き込みチャネルおよび前記第２アドレスチャネルの各々について制御信号を提供することを備え、
これら制御信号の各々は前記ペイロードの該当部分を識別するもので、その対応チャネルで送信される請求項１６に記載の方法。
メモリと、
アドレスチャネル、書き込みチャネル、および読み出しチャネルを有するバスに前記メモリをインタフェースするように構成されたバスインタフェースと
を備え、
前記バスインタフェースは、バスマスタ装置からアドレスを前記アドレスチャネルで受信し、読み出しデータを前記読み出しチャネルで前記バスマスタ装置へ送信するように構成され、
前記バスインタフェースはさらに前記バスマスタ装置から前記ペイロードを前記書き込みチャネルおよび前記アドレスチャネルで同時に受信するように構成され、
前記ペイロードの複数の順番部分が前記バスで同時に受信される場合に、前記アドレスチャネルにおけるペイロードのためのアドレスおよび前記書き込みチャネルにおける前記ペイロードの第１番目部分が同時に受信され、前記書き込みチャネルおよび前記アドレスチャネルにおける前記ペイロードの複数の後続順番部分が、前記ペイロードの複数の後続順番部分を前記書き込みチャネルおよび前記アドレスチャネルで送信することにおいて前記アドレスチャネルよりも前記書き込みチャネルに与えられるデータ順序の優先権に従って受信され、前記ペイロードの最終番目部分が次のペイロードのための別アドレスと同時に受信されることを可能にするスレーブ装置。
前記ペイロードのためのアドレスは前記スレーブ装置において前記第１番目部分を格納するための位置に対応する格納アドレスを含む請求項２０に記載のスレーブ装置。
前記複数の後続順番部分は前記ペイロードの第２番目および第３番目部分を含み、前記バスインタフェースはさらに前記２番目部分を前記書き込みチャネルで、前記第３番目部分を前記アドレスチャネルで同時に受信するように構成される請求項２０に記載のスレーブ装置。
前記最終番目部分は前記ペイロードの第４番目部分である請求項２０に記載のスレーブ装置。
前記バスインタフェースはさらに第２アドレスチャネルを有し、
前記バスインタフェースはさらに書き込み動作のために前記アドレスを前記アドレスチャネルで受信し、前記読み出しアドレスを読み出し動作のために前記第２アドレスチャネルで受信するように構成され、
前記バスインタフェースはさらに前記ペイロードの追加的部分を前記バスマスタ装置から前記第２アドレスチャネルで受信するように構成される請求項２０に記載のスレーブ装置。
前記バスインタフェースはさらに前記バスマスタ装置から第２アドレスを前記アドレスチャネルで、前記バスマスタ装置から前記ペイロードの第３番目部分を前記書き込みチャネルで、および前記バスマスタ装置から前記ペイロードの第４番目部分を前記第２アドレスチャネルで同時に受信するように構成され、
前記第４番目部分は前記ペイロードの最終番目部分であり、
データ順序の優先権が前記第２アドレスチャネルよりも前記書き込みチャネルに与えられる請求項２４に記載のスレーブ装置。
前記バスインタフェースは、さらに前記アドレスチャネルがアドレスまたは書き込みペイロードの一部分を送信するために用いられているかを示す制御信号を前記バスマスタ装置から受信するように構成される請求項２０に記載のスレーブ装置。
前記バスインタフェースはさらに前記アドレスチャネル、前記書き込みチャネル、および前記読み出しチャネルの各々で制御信号を受信するように構成され、
これら制御信号の各々は前記ペイロードの該当部分を識別するもので、その対応チャネルで送信される請求項２４に記載のスレーブ装置。
前記送信装置は前記受信装置に暗黙的にアドレスを提示するように構成され、前記ペイロードの次の後続順番部分が最近の利用可能クロックサイクルで書き込まれる請求項１に記載の処理システム。
各ペイロードはその全体において次のペイロードが送信される前に送信される請求項２８に記載の処理システム。
前記送信装置は前記受信装置に暗黙的にアドレスを提示するように構成され、前記ペイロードの次の後続順番部分が最近の利用可能クロックサイクルで書き込まれる請求項１１に記載の方法。
各ペイロードはその全体において次のペイロードが送信される前に送信される請求項３０に記載の方法。
前記バスマスタ装置は前記メモリに暗黙的にアドレスを提示するように構成され、前記ペイロードの次の後続順番部分が最近の利用可能クロックサイクルで前記バスマスタ装置から受信される請求項２０に記載のスレーブ装置。
各ペイロードはその全体において次のペイロードが送信される前に受信される請求項３２に記載のスレーブ装置。
前記送信装置は複数のペイロードの部分をインターリーブし、これら複数のペイロードの各々を識別するためのペイロード整列番号を含む複数の制御信号を生成するように構成される請求項１に記載の処理装置。
前記送信装置は複数のペイロードの部分をインターリーブし、これら複数のペイロードの各々を識別するためのペイロード整列番号を含む複数の制御信号を生成するように構成される請求項１１に記載の方法。
前記バスインタフェースは複数のペイロードの部分をインターリーブし、これら複数のペイロードの各々を識別するためのペイロード整列番号を含む複数の制御信号を生成するように構成される請求項２０に記載のスレーブ装置。
受信装置と、
書き込みアドレスチャネル、書き込みチャネル、および読み出しアドレスチャネルを有するバスと、
前記書き込みアドレスチャネルで前記受信装置へアドレスを送信し、前記書き込みチャネルおよび前記読み出しアドレスチャネルで同時に前記受信装置へペイロードを送信するように構成される送信装置と
を備え、
前記送信装置は、前記ペイロードの複数の順番部分が前記バスで同時に送信される場合に、前記ペイロードのためのアドレスを前記書き込みアドレスチャネルで、前記ペイロードの第１番目部分を前記書き込みチャネルで同時に送信し、前記ペイロードの複数の後続順番部分を前記書き込みチャネルおよび前記アドレスチャネルで送信することにおいて前記アドレスチャネルよりも前記書き込みチャネルにデータ順序の優先権を与え、前記最終番目部分が前記書き込みチャネルを占有する場合に、前記ペイロードの最終番目部分が次のペイロードのための別アドレスと同時に送信されることを可能にするように構成される処理システム。
前記送信装置は、さらに前記ペイロードの第３番目部分を前記書き込みチャネルで、前記ペイロードの第４番目部分を前記読み出しアドレスチャネルで、前記受信装置への他のアドレスを前記書き込みアドレスチャネルで同時に送信するように構成される請求項３７に記載の処理システム。
前記次のペイロードは第１、第２、および第３番目部分を有し、
前記送信装置は、さらに前記ペイロードの前記第１、第２、第３、および第４番目部分の送信後に、前記第２ペイロードの第１番目部分を前記書き込みチャネルで、前記第２ペイロードの第２番目部分を前記読み出しアドレスチャネルで、および前記第２ペイロードの第３番目部分を前記書き込みアドレスチャネルで同時に送信するように構成される請求項３８に記載の処理システム。