KR20100135332A - 버스의 어드레스 채널 상에서의 협력적인 기록들 - Google Patents

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Abstract

버스를 통해 처리 시스템에서 통신하는 방법 및 처리 시스템이 제시된다. 상기 처리 시스템은 수신 장치, 제1, 제2, 및 제3 채널들을 갖는 버스, 및 상기 제1 채널을 통해 상기 수신 장치를 어드레스하고, 상기 제2 채널을 통해 상기 수신 장치로부터 페이로드를 판독하도록 구성된 전송 장치를 포함하며, 상기 전송 장치는 상기 제1 채널을 통해 상기 수신 장치로 페이로드의 제1 부분을 기록하고, 상기 제3 채널을 통해 상기 수신 장치로 상기 페이로드의 제2 부분을 기록하도록 추가로 구성된다.

Description

버스의 어드레스 채널 상에서의 협력적인 기록들{COOPERATIVE WRITES OVER THE ADDRESS CHANNEL OF A BUS}
본 발명은 처리 시스템에 관한 것으로서, 특히 버스의 어드레스 채널 상에서의 협력적인 기록들을 수행하는 시스템 및 기술에 관한 것이다.
버스로 지칭되는 상호 연결은 최근의 처리 시스템의 핵심을 이룬다. 버스는 시스템 내의 다양한 처리 엔티티들 사이에서 정보를 전달한다. 오늘날, 대부분의 버스 구조들은 상당 정도로 표준화된다. 이러한 표준화된 버스 구조들은 일반적으로 독립적이고 개별적인 판독, 기록 및 어드레스 채널들을 갖는다.
이러한 버스 구조 타입은 종종 메모리에 의해 지원되는 하나 이상의 범용 프로세서들을 구비한 처리 시스템들에서 발견된다. 이러한 시스템들에서, 메모리는 프로세서들이 자신의 기능을 수행하는데 필요한 프로그램들 및 데이터를 저장하는 저장 매체를 제공한다. 프로세서는 어드레스 채널을 통해 어드레스를 배치하고 적절한 판독/기록 제어 신호를 전송함으로써 메모리에 대한 판독 또는 기록을 수행할 수 있다. 판독/기록 제어 상태에 따라, 프로세서는 기록 채널을 통해 메모리에 기록하거나, 판독 채널을 통해 메모리로부터 판독한다. 이러한 타입의 처리 시스템들 및 다른 많은 처리 시스템들에서, 기록 지연(latency)을 감소시키고 기록 대역폭을 증가시키는 것이 바람직하다.
처리 시스템의 일 양상이 제시된다. 상기 처리 시스템은 수신 장치, 제1, 제2, 및 제3 채널들을 갖는 버스, 및 상기 제1 채널을 통해 상기 수신 장치를 어드레스하고, 상기 제2 채널을 통해 상기 수신 장치로부터 페이로드를 판독하도록 구성된 전송 장치를 포함하며, 상기 전송 장치는 상기 제1 채널을 통해 상기 수신 장치로 페이로드의 제1 부분을 기록하고, 상기 제3 채널을 통해 상기 수신 장치로 상기 페이로드의 제2 부분을 기록하도록 추가로 구성된다.
처리 시스템의 다른 양상이 제시된다. 상기 처리 시스템은 수신 장치, 제1, 제2, 및 제3 채널들을 갖는 버스, 상기 제1 채널을 통해 상기 수신 장치를 어드레스 하는 수단, 상기 제2 채널을 통해 상기 수신 장치로부터 페이로드를 판독하는 수단, 및 상기 제1 채널을 통해 상기 수신 장치로 페이로드의 제1 부분을 기록하고 상기 제3 채널을 통해 상기 수신 장치로 상기 페이로드의 제2 부분을 기록하는 수단을 포함한다.
버스 상에서 전송 장치 및 수신 장치 사이에서 통신하는 방법의 일 양상이 제시된다. 상기 버스는 제1, 제2, 및 제3 채널들을 포함한다. 상기 방법은 상기 제1 채널을 통해 수신 장치를 어드레스하는 단계, 상기 제2 채널을 통해 상기 수신 장치로부터 페이로드를 판독하는 단계, 및 상기 제1 채널을 통해 상기 수신 장치로 페이로드의 제1 부분을 기록하고 상기 제3 채널을 통해 상기 수신 장치로 상기 페이로드의 제2 부분을 기록하는 단계를 포함한다.
버스 마스터링 장치의 일 양상이 제시된다. 상기 버스 마스터링 장치는 프로세서, 및 제1, 제2, 및 제3 채널들을 갖는 버스로 상기 프로세서를 인터페이싱하도록 구성된 버스 인터페이스를 포함하며, 상기 버스 인터페이스는 상기 제1 채널을 통해 슬레이브를 어드레스하고, 상기 제2 채널을 통해 상기 슬레이브로부터 페이로드를 수신하고, 상기 제1 채널을 통해 상기 슬레이브로 페이로드의 제1 부분을 기록하고 상기 제3 채널을 통해 상기 슬레이브로 상기 페이로드의 제2 부분을 기록하도록 추가로 구성된다.
버스 마스터링 장치의 또 다른 양상이 제시된다. 상기 버스 마스터링 장치는 프로세서, 및 제1, 제2, 및 제3 채널들을 갖는 버스로 상기 프로세서를 인터페이싱하는 수단을 포함하며, 상기 인터페이싱 수단은 상기 제1 채널을 통해 슬레이브를 어드레스하는 수단, 상기 제2 채널을 통해 상기 슬레이브로부터 페이로드를 수신하는 수단, 상기 제1 채널을 통해 상기 슬레이브로 페이로드의 제1 부분을 기록하고 상기 제3 채널을 통해 상기 슬레이브로 상기 페이로드의 제2 부분을 기록하는 수단을 포함한다.
슬레이브 장치의 일 양상이 제시된다. 상기 슬레이브 장치는 메모리, 및 제1, 제2, 및 제3 채널들을 갖는 버스로 상기 메모리를 인터페이스하도록 구성된 버스 인터페이스를 포함하며, 상기 버스 인터페이스는 상기 제1 채널을 통해 버스 마스터링 장치로부터 페이로드의 제1 부분 및 어드레스를 수신하고, 제2 채널을 통해 상기 버스 마스터링 장치로 페이로드를 전송하고, 상기 제3 채널을 통해 상기 버스 마스터링 장치로부터 페이로드의 제2 부분을 수신하도록 추가로 구성된다.
슬레이브 장치의 또 다른 양상이 제시된다. 상기 슬레이브 장치는 메모리, 및 제1, 제2, 및 제3 채널들을 갖는 버스로 상기 메모리를 인터페이싱하는 수단을 포함하며, 상기 인터페이싱 수단은 상기 제1 채널을 통해 버스 마스터링 장치로부터 페이로드의 제1 부분 및 어드레스를 수신하는 수단, 제2 채널을 통해 상기 버스 마스터링 장치로 페이로드를 전송하는 수단, 상기 제3 채널을 통해 상기 버스 마스터링 장치로부터 페이로드의 제2 부분을 수신하는 수단을 포함한다.
본 발명의 다른 실시예들은 하기 설명을 통해 설명을 통해 당업자에게 자명하게 될 것이며, 본 발명의 다양한 실시예들이 예시적인 방법으로 설명된다. 이해되는 바와 같이, 본 발명은 하기 설명된 실시예들로 제한되지 않으며 다양한 변형이 가능함을 당업자는 잘 이해할 수 있을 것이다. 따라서, 하기 설명 및 도면은 예시적으로 이해되어야 하고 제한적으로 해석되어서는 안 된다.
본 발명의 다양한 양상들이 이제 예시적인 방법으로 설명된다.
도1은 버스 상에서 통신하는 처리 시스템의 2개의 예시적인 장치들을 보여주는 간략화된 블록 다이아그램이다.
도2는 도1의 처리 시스템에서 버스의 어드레스 및 기록 채널들을 통한 정보 흐름을 보여주는 도이며, 여기서 상기 어드레스 채널은 어드레스 및 데이터에 대한 범용 매체를 제공한다.
도3은 도1의 처리 시스템에서 버스 상에서의 2개의 기록 동작들을 보여주는 타이밍도이다.
도4는 버스 상호 연결을 통한 공유 자원으로 통신하는 2개의 처리 장치들을 구비한 캐시 코히어런트 처리 시스템을 보여주는 간략화된 블록 다이아그램이다.
도5는 도4의 캐시 코히어런트 처리 시스템에서 하나의 처리 장치 및 버스 상호 연결 사이에서 어드레스 및 기록 채널들을 통한 정보 흐름을 보여주는 도이다.
도6은 4-채널 버스 상에서 통신하는 처리 시스템의 2개의 예시적인 장치들을 보여주는 간략화된 블록 다이아그램이다 .
도7은 도6의 처리 시스템에서 4-채널 버스의 어드레스 및 기록 채널들을 통한 정보 흐름을 보여주는 도이며, 판독 및 기록 어드레스 채널들을 어드레스 및 데이터에 대한 일반적인 매체를 제공한다.
첨부된 도면과 관련하여 설명되는 하기 내용은 본 발명의 다양한 실시예들을 제시하며, 본 발명이 실시되는 유일한 실시예들을 한정하는 것은 아니다. 하기 설명은 본 발명의 완전한 이해를 제공할 목적으로 특정 상세내용을 포함한다. 그러나, 당업자는 본 발명이 이러한 특정 상세내용 없이 실시될 수 있음을 잘 이해할 수 있을 것이다. 일부 예들에서, 공지된 구조 및 구성요소들은 본 발명의 개념을 희석시키는 것을 방지하기 위해서 블록 다이아그램의 형태로 제시된다.
도1은 버스 상에서 통신하는 처리 시스템의 2개의 예시적인 장치들을 보여주는 간략화된 블록 다이아그램이다. 처리 시스템(100)은 하나 이상의 처리 기능들을 수행하도록 협력하는 하드웨어 장치들의 집합일 수 있다. 처리 시스템(100)의 일반적인 적용예들은 개인 컴퓨터, 노트북, 서버, 휴대폰, 개인 휴대 단말기(PDA), 게임 콘솔, 호출기, 모뎀, 오디오 장비, 의료 장치, 자동차, 비디오 장비, 산업 장비, 또는 정보를 처리, 검색, 및 저장할 수 있는 다른 장치를 포함하지만, 이들로 제한되는 것은 아니다.
처리 시스템(100)은 버스(106)를 통해 수신 장치(104)와 통신하는 전송 장치(102)를 포함한다. 버스(106)는 3개의 채널들, 즉 어드레스 채널(106a), 기록 채널(106b), 및 판독 채널(106c)을 포함한다. "채널"은 2개의 장치들 사이에서 정보를 전달하는데 사용되는 한 세트의 전기 도전체들로 정의되며, 한 세트의 공통 제어 신호들을 갖는다. 이러한 예에서, 어드레스 채널은 32 비트 폭을 가지며, 기록 및 판독 채널들은 각각 64 비트 폭을 갖는다. 일반적으로, 버스 상호 연결(미도시)은 버스(106)을 통한 전송 장치(102) 및 수신 장치(104) 사이의 점 대 점 통신 경로를 설정하는데 사용될 것이다. 대안적으로, 버스(106)는 전용 버스, 공유 버스, 또는 임의의 적절한 다른 타입의 버스 구조일 수 있다.
전송 장치(102)는 임의 타입의 버스 마스터링 장치일 수 있다. 이러한 예에서, 전송 장치(102)는 프로세서(108) 및 버스 인터페이스(110)를 포함한다. 프로세서(108)는 마이크로 프로세서와 같은 범용 프로세서, 디지털 신호 처리기(DSP), 주문형 집적회로(ASIC), 직접 메모리 액세스(DMA) 제어기, 브릿지, 프로그램가능한 논리 소자, 또는 버스(106)에 대한 액세스를 필요로 하는 임의의 다른 엔티티와 같은 특별한 프로세서일 수 있다. 버스 인터페이스(110)는 어드레스 및 기록 채널들(106a,106b)을 구동하고, 적절한 제어 신호들을 제공하는데 사용될 수 있다. 버스 인터페이스(110)는 또한 판독 채널(106c)에 대한 수신기로서 동작할 수 있다.
수신 장치(104)는 임의 타입의 슬레이브 장치일 수 있다. 수신 장치(104)는 SDRAM, DRAM, 또는 RAM과 같은 일시적인 메모리일 수 있고, 또는 플래쉬 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, CD-ROM, DVD, 자기 디스크, 재기록가능한 광학 디스크 등과 같은 장기간 저장가능한 저장 장치일 수 있다. 대안적으로, 수신 장치(104)는 브릿지 또는 정보를 검색 및 저장할 수 있는 임의의 다른 장치일 수 있다. 이러한 예에서, 수신 장치(104)는 버스 인터페이스(112) 및 메모리(114)를 포함할 수 있다. 버스 인터페이스(112)는 판독 채널(106c) 및 적절한 제어 신호들을 구동(drive)하는데 사용된다. 버스 인터페이스(112)는 또한 어드레스 및 기록 채널들(106a,106b)에 대한 수신기로서 동작한다. 메모리(114)는 그 내용이 랜덤하게 액세스(즉, 기록 및 판독)될 수 있는 임의의 장치일 수 있다.
이러한 버스 구조에서, 전송 장치(102)는 수신 장치(104)로부터 판독하거나, 수신 장치(104)에 기록할 수 있다. 전송 장치(102)가 기록 동작을 수행할 때, 전송 장치(102)는 적절한 제어 신호들로 어드레스 채널(106a)을 통해 수신 장치(104)로 어드레스를 전송한다. 페이로드는 어드레스 채널(106a) 또는 기록 채널(106b)을 통해 전송될 수 있다. "페이로드"는 특정 기록 또는 판독 동작과 관련된 데이터를 지칭하고, 본 경우에서는 기록 동작과 관련된 데이터를 지칭한다. 전송 장치는 판독 동작을 수행할 때, 전송 장치는 그 어드레스는 적절한 제어 신호들로 어드레스 채널(106a)을 통해 수신 장치(104)로 전송한다. 이에 응답하여, 수신 장치(104)는 판독 채널(106c)을 통해 전송 장치(102)로 페이로드를 전송한다.
2개의 기록 동작들의 일 예가 도2를 참조하여 이제 설명될 것이다. 도2는 어드레스 및 기록 채널들을 통한 정보 흐름을 보여주는 도이다. 이러한 예에서, 전송 장치는 2개의 16-바이트 기록 동작들을 개시한다.
도2를 참조하면, 제1 클록 사이클(202)에서, 전송 장치는 적절한 제어신호들로 어드레스 채널(106a)을 통해 수신 장치로 4-바이트 어드레스 A1을 전송함으로써 제1 16-바이트 기록 동작을 개시한다. 동일한 클록 사이클(202) 동안, 전송 장치는 또한 기록 채널(106b)을 통해 수신 장치로 제1 페이로드의 제1 4-바이트 W1(1)을 전송한다.
제2 클록 사이클(204)에서, 전송 장치는 데이터를 전송하기 위해서 어드레스 채널(106a) 및 기록 채널(106b) 모두를 사용한다. 전송 장치는 기록 채널(106b)을 통해 제1 페이로드의 제2 4-바이트 W1(2)를 전송하고, 어드레스 채널(106a)을 통해 제1 페이로드의 제3 4-바이트 W1(3)를 전송한다.
전송 장치는 적절한 제어신호들로 어드레스 채널(106a)을 통해 수신 장치로 4-바이트 어드레스 A2를 전송함으로써 제3 클록 사이클(206) 동안 다음 16-바이트 기록 동작을 개시한다. 전송 장치는 기록 채널(106b)을 통해 수신 장치로 최종 4-바이트 W1(4)를 전송함으로써 다음 기록 동작의 동일한 클록 사이클 동안 제1 페이로드 전송을 완료한다.
그리고 나서, 전송 장치는 다음 2개의 클록 사이클들을 사용하여 수신 장치로 제2 페이로드를 전송한다. 제4 클록 사이클(208)에서, 전송 장치는 기록 채널(106b)을 통해 제2 페이로드의 제1 4-바이트 W2(1)를 수신 장치로 전송하고 어드레스 채널(106a)을 통해 제2 페이로드의 제2 4-바이트 W2(2)를 수신 장치로 전송한다. 다음 클록 사이클(210)에서, 전송 장치는 기록 채널(106b)을 통해 제2 페이로드의 제3 4-바이트를 수신 장치로 전송하고, 어드레스 채널(106a)을 통해 제2 페이로드의 최종 4-바이트 W2(4)를 수신 장치로 전송한다.
제어 신호들의 2가지 타입들이 어드레스들 및 데이터 전송에 대한 매체를 지원하기 위해서 사용될 수 있다. "어드레스/데이터" 신호로 지칭되는 제1 제어 신호는 전송되는 정보가 어드레스인지 아니면 데이터인지를 표시하기 위해서 어드레스 채널(106a) 상에서 사용된다. 이러한 예에서, 어드레스/데이터 신호가 어서팅(assert)되면, 어드레스가 어드레스 채널(106a)을 통해 전송된다. 반대로, 어드레스/데이터 신호가 디어서팅(deassert)되면, 데이터가 어드레스 채널(106a)을 통해 전송된다.
"비트 ID"로 지칭되는 제2 제어 신호가 전송되는 현재 페이로드의 비트(beat)를 표시하기 위해서 어드레스 및 기록 채널들(106a,106b) 모두에서 사용된다. "비트 ID"는 제로(zero)-기반 표시자이며, 따라서 "O" 값은 페이로드의 제1 비트가 전송됨을 표시한다. 이러한 예에서, 각 페이로드는 다음 페이로드가 전송되기 전에 완전히 전송되며, 따라서 각 페이로드를 식별하기 위한 시그널링이 요구되지 않는다. 페이로드들이 순서 없이 전송되거나, 상이한 페이로드들의 비트(beat)들이 인터리빙되는 대안적인 처리 시스템에서, 이러한 시그널링은 페이로드 시퀀스 번호들을 포함할 수 있다.
2개의 제어 신호들이 사용되는 방법을 보여주는 예가 도3을 참조하여 설명된다. 어드레스 및 기록 채널들(106a,106b)에 대한 버스 프로토콜이 테이블 1에 제시된다. 이러한 버스 프로토콜은 처리 시스템의 독창적인 양상들을 설명하기 위해서 사용되며, 이러한 독창적인 양상들은 다른 버스 프로토콜들에도 사용될 수 있다. 당업자는 여기 제시된 버스 구조의 실제 구현시에 이러한 프로토콜에 신호들을 부가하거나 변경할 수 있을 것이다.
어드레스 채널
신호 정의 구동 주체
어드레스 어드레스들 및 데이터를 전송하는 32-비트 매체(medium) 전송 장치
어드레스/데이터 어드레스 채널을 통해 전송되는 정보가 어드레스인지 아니면 데이터인지를 표시함 전송 장치
어드레스 유효성(AValid) 유효한 정보가 어드레스 채널을 통해 전송되는지 여부를 표시함
어드레스 비트 ID 페이로드의 어떤 비트(beat)가 데이터 테뉴어(tenure) 동안 어드레스 채널을 통해 전송되는지를 표시함 전송 장치
판독/기록 어드레스 테뉴어 동안 요청되는 것이 기록 동작인지 아니면 판독 동작인지를 표시함 전송 장치
페이로드 사이즈 현재 어드레스에 대한 페이로드 사이즈를 표시함 전송 장치
어드레스 전달 Ack 수신 장치가 어드레스 채널을 통해 전송된 정보를 성공적으로 수신하였는지 여부를 표시함 수신 장치
기록 채널
신호 정의 구동 주체
기록 데이터를 전송하기 위한 32-비트 매체 전송 장치
기록 유효성(WValid) 유효한 정보가 기록 채널을 통해 전송되는지 여부를 표시함 전송 장치
기록 비트 ID 페이로드의 어떤 비트(beat)가 기록 채널을 통해 전송되는지를 표시함
기록 전달 Ack 수신 장치는 기록 채널을 통해 전송된 정보를 성공적으로 수신하였는지 여부를 표시함 수신 장치

비트(beat) ID		 정의
00 페이로드의 제1 비트가 채널을 통해 전송됨을 표시함
01 페이로드의 제2 비트가 채널을 통해 전송됨을 표시함
10 페이로드의 제3 비트가 채널을 통해 전송됨을 표시함
11 페이로드의 제4 비트가 채널을 통해 전송됨을 표시함
도3은 도2와 관련하여 설명한 동일한 2개의 16-바이트 기록 동작들에 대한 제어 시그널링을 보여주는 타이밍 도이다. 시스템 클록(306)은 전송 장치 및 수신 장치 사이의 통신들을 동기화하는데 사용된다. 시스템 클록(306)은 5개의 클록 사이클로 제시되며, 각 클록 사이클은 순차적으로 넘버링된다.
기록 동작은 제1 클록 사이클(301) 동안 전송 장치에 의해 어드레스 채널(106a)을 통해 개시된다. 이러한 기록 동작은 32-비트 어드레스 매체(308) 상에서 제2 기록 동작에 대한 어드레스 A1을 전송함으로써 달성된다. 전송 장치는 어드레스 유효성(312) 신호를 어서팅하여 어드레스 채널(106a)을 통해 유효한 정보가 전송됨을 표시한다. 전송 장치(102)는 또한 어드레스/데이터 신호(313)를 어서팅하여 어드레스 채널(106a)을 통해 전송되는 정보가 어드레스임을 표시한다. 전송 장치(102)는 판독/기록 신호(316)를 디어서팅하여 기록 동작을 요청한다. 페이로드 사이즈(318) 신호는 페이로드 사이즈(이 경우, 16-바이트)를 표시하는데 사용된다. 어드레스 비트 ID(314)의 상태는 어드레스 채널(106a)을 통한 어드레스 테뉴어(tenure) 동안 무시될 수 있다.
동일한 제1 클록 사이클(301) 동안, 전송 장치는 기록 매체(320)를 사용하여 제1 페이로드의 제1 4-바이트 W1(1)를전송하고, 기록 비트 ID(326)를 "00"으로 설정한다. 전송 장치는 또한 기록 유효성 신호(324)를 어서팅하여 기록 채널(106b)을 통해 유효한 정보가 전송됨을 표시한다.
제1 클록 사이클(301)의 종료시에, 전송 장치는 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a)을 통한 어드레스 A1의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b)을 통한 제1 페이로드의 제1 4-바이트 W1(1)의 성공적인 전달을 확인한다.
제2 클록 사이클(302)에서, 전송 장치는 기록 매체(320)를 사용하여 제1 페이로드의 제2 4-바이트 W1(2)를 전송하고, 기록 비트 ID(326)를 "01"로 설정한다. 전송 장치는 또한 기록 유효성 신호(324)를 어서팅하여 기록 채널(106b)을 통해 유효한 정보가 전송됨을 표시한다.
동일한 제2 클록 사이클(302) 동안, 전송 장치는 어드레스 매체(308) 상에서 수신 장치로 제1 페이로드의 제3 4-바이트 W1(3)를 전송하고, 어드레스 비트 ID(314)를 "10"으로 설정한다. 전송 장치는 또한 어드레스 유효성(312) 신호를 어서팅하여 어드레스 채널(106a)을 통해 유효한 정보가 전송됨을 표시하고, 어드레스/데이터 신호(313)를 디어서팅하여 어드레스 채널(106a)을 통해 전송되는 정보가 데이터임을 표시한다. 판독/기록 신호(316) 및 페이로드 사이즈(318)의 상태는 어드레스 채널(106a)을 통한 데이터 테뉴어 동안 무시될 수 있다. 도3에서, 판독/기록 신호(316) 및 페이로드 사이즈(318)는 변경되지 않고 유지되지만, 임의의 상태로 설정될 수 있다.
제2 클록 사이클(302)의 종료시에, 전송 장치는 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b)을 통한 제1 페이로드의 제2 4-바이트 W1(2)의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a)을 통한 제1 페이로드의 제3 4-바이트 W1(3)의 성공적인 전달을 확인한다.
제3 클록 사이클(303)에서, 전송 장치는 기록 매체(320)를 사용하여 제1 페이로드의 최종 4-바이트 W1(4)를 전송하고, 기록 비트 ID(326)를 "11"로 설정한다. 전송 장치는 또한 기록 유효성 신호(324)를 어서팅하여 유효한 정보가 기록 채널(106b)을 통해 전송됨을 표시한다.
동일한 제3 클록 사이클(303) 동안, 제1 기록 동작을 완료하면서, 전송 장치는 어드레스 매체(308) 상에서 제2 16-바이트 기록 동작에 대한 어드레스 A2를 전송한다. 전송 장치는 어드레스 유효성(312) 신호를 어서팅하여 유효한 정보가 어드레스 채널(106a)을 통해 전송됨을 표시한다. 전송 장치는 또한 어드레스/데이터 신호(313)를 어서팅하여 어드레스 채널을 통해 전송되는 정보가 어드레스 A2임을 표시한다. 전송 장치(102)는 판독/기록 신호(316)를 디어서팅하여 기록 동작을 요청한다. 페이로드 사이즈(318) 신호는 페이로드 사이즈(이 경우, 16-바이트)를 표시하기 위해 사용된다. 어드레스 비트 ID(314)는 어드레스 채널(106a)을 통한 어드레스 테뉴어 동안 무시될 수 있다.
제3 클록 사이클(303)의 종료시에, 전송 장치는 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a)을 통한 어드레스 A2의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b)을 통한 제1 페이로드의 최종 4-바이트 W1(4)의 성공적인 전달을 확인한다.
전송 장치는 다음 2개의 클록들을 사용하여 수신 장치로 제2 페이로드를 전송한다. 제4 클록 사이클(304)에서, 전송 장치는 제2 페이로드의 제1 4-바이트 W2(1)을 기록 매체(320)를 사용하여 수신 장치로 전송하고, 기록 비트 ID(326)를 "00"으로 설정한다. 전송 장치는 기록 유효성 신호(324)에 대한 어서팅을 계속하여 유효한 정보가 기록 채널(106b)을 통해 전송됨을 표시한다.
동일한 제4 클록 사이클(304) 동안, 전송 장치는 어드레스 매체(308) 상에서 제2 페이로드의 제2 4-바이트 W2(2)를 전송하고, 어드레스 비트 ID(314)를 "01"로 설정한다. 전송 장치는 또한 어드레스 유효성(312) 신호를 어서팅하여 유효한 정보가 어드레스 채널(106a)을 통해 전송됨을 표시하고, 어드레스/데이터 신호(313)를 디어서팅하여 어드레스 채널(106a)을 통해 전송되는 정보가 데이터임을 표시한다. 판독/기록 신호(316) 및 페이로드 사이즈(318)의 상태는 어드레스 채널(106a)을 통한 데이터 테뉴어 동안 무시될 수 있다.
제4 클록 사이클(304)의 종료시에, 전송 장치는 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b)을 통한 제2 페이로드의 제1 4-바이트 W2(1)의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a)을 통한 제2 페이로드의 제2 4-바이트 W2(2)의 성공적인 전달을 확인한다.
제5 클록 사이클(305)에서, 전송 장치는 기록 매체(320)를 사용하여 수신 장치로 제2 페이로드의 제3 4-바이트 W2(3)를 전송하고, 기록 비트 ID(326)를 "10"으로 설정한다. 전송 장치는 기록 유효성 신호(324)를 어서팅하여 유효한 정보가 기록 채널(106b)을 통해 전송됨을 표시한다.
동일한 제5 클록 사이클(305) 동안, 전송 장치는 어드레스 매체(308) 상에서 제2 페이로드의 최종 4-바이트 W2(4)를 전송하고, 어드레스 비트 ID(314)를 "11"로 설정한다. 전송 장치는 또한 어드레스 유효성(312) 신호를 어서팅하여 유효한 정보가 어드레스 채널(106a)을 통해 전송됨을 표시하고, 어드레스/데이터 신호(313)를 디어서팅하여 어드레스 채널(106a)을 통해 전송되는 정보가 데이터임을 표시한다. 판독/기록 신호(316) 및 페이로드 사이트(318)의 상태는 어드레스 채널(106a)을 통한 데이터 테뉴어 동안 무시될 수 있다.
제5 클록 사이클(305)의 종료시에, 전송 장치는 어서팅된 기록 전달 Ack 신호(322)를 검사하여 수신 장치로 기록 채널(106b)을 통한 제2 페이로드의 제3 4-바이트 W2(3)의 성공적인 전달을 확인한다. 전송 장치는 또한 어서팅된 어드레스 전달 Ack 신호(310)를 검사하여 수신 장치로 어드레스 채널(106a)을 통한 제2 페이로드의 최종 4-바이트 W2(4)의 성공적인 전달을 확인한다.
시그널링에서의 감소가 비트 ID를 암묵적(implicit) 어드레싱 방식으로 대체함으로써 달성될 수 있다. 이러한 암묵적 어드레싱 방식의 일 예가 도2에 제시된다. 이러한 예에서, 암묵적 어드레싱 방식은 가용한 가장 이른 클록 사이클을 통해 현재 페이로드의 다음 4-바이트 시퀀스가 전송될 것을 필요로 하며, 어드레스 채널(106a)에 비해 기록 채널(106b)에 우선권(preference)이 주어진다.
도2를 참조하면, 제1 페이로드의 제1 4-바이트를 전송하는데 가용한 가장 이른 클록 사이클은 제1 클록 사이클(202)이고, 기록 채널(106b)이 제1 클록 사이클(202) 동안 가용하다. 제1 페이로드의 제2 4-바이트를 전송하는데 가용한 가장 이른 클록 사이클은 제2 클록 사이클(204)이고, 기록 채널(106b)이 가용하다. 제2 클록 사이클(204)은 또한 제1 페이로드의 제3 4-바이트 W1(3)를 전송하는데 가용하지만, 기록 채널(106b)이 가용하지 않다. 따라서, 제1 페이로드의 제3 4-바이트 W1(3)는 어드레스 채널(106a)을 통해 전송된다. 제1 페이로드의 최종 4-바이트 W1(4)를 전송하는데 가용한 가장 이른 클록 사이클은 제3 클록 사이클(206)이고, 기록 채널(106b)이 가용하다.
제3 클록 사이클(206) 동안, 제2 기록 동작에 대한 어드레스 A2가 수신 장치로 전송된다. 그러나, 제2 페이로드의 제1 4-바이트 W2(1)을 전송하는데 기록 채널(106b)이 가용하지 않는데, 왜냐하면 기록 채널(106b)이 제1 페이로드의 최종 4-바이트 W1(4)를 전송하기 위해서 제3 클록 사이클(206) 동안 요구되기 때문이다. 제2 페이로드의 제1 4-바이트 W2(1)을 전송하는데 가용한 가장 이른 클록 사이클은 제4 클록 사이클(208)이며, 기록 채널(106b)은 제4 클록 사이클(208) 동안 가용하다. 제4 클록 사이클(208)은 또한 제2 페이로드의 제2 4-바이트 W2(2)를전송하는데 가용하지만, 기록 채널(106b)은 가용하지 않다. 따라서, 제2 페이로드의 제2 4-바이트 W2(2)는 어드레스 채널(106a)을 통해 전송된다. 제2 페이로드의 최종 8-바이트 W2(3), W2(4)를 전송하는데 가용한 가장 이른 클록 사이클은 제5 클록 사이클(210)이다. 제2 페이로드의 제3 4-바이트 W2(3)는 기록 채널(106b)(즉, 선호되는 채널)을 통해 전송되고, 제2 페이로드의 최종 4-바이트 W2(4)는 어드레스 채널(106a)을 통해 전송된다.
어드레스들 및 데이터를 전송하는 매체로서 어드레스 채널의 사용은 다양한 처리 환경들에서 사용될 수 있다. 예로서, 이러한 기술은 하드웨어 실행 캐시 코히어런트 시스템에서 프로세서가 다른 프로세서로부터 캐시 라인을 획득하는데 소요되는 시간을 감소시키기 위해서 사용될 수 있다. 이러한 예는 도4를 참조하여 추가로 설명된다. 캐시 코히어런트 처리 시스템(400)이 도4에 제시되며, 버스 상호 연결(406)을 통해 공유 자원(예를 들면, 메모리 장치(404))과 통신하는 2개의 처리 장치들(402a,402b)이 제시된다. 이러한 예에서, 제1 처리 장치(402a)는 적절한 제어 신호들로 어드레스 채널(406a1)을 통해 어드레스를 배치함으로써 메모리 장치(404)로부터 판독한다. 이러한 어드레스는 메모리의 어드레스 채널(406a3)을 통해 버스 상호 연결(406)에 의해 메모리 장치(404)로 전달된다. 이에 응답하여, 버스 인터페이스(408)는 메모리(410)로부터 데이터 블록을 검색(retrieve)하고, 이를 메모리의 판독 채널(406c3)을 통해 배치한다. 버스 상호 연결(406)은 메모리 장치(404a)로부터의 데이터를 제1 프로세서 장치의 판독 채널(406c1)을 통해 제1 처리 장치(402a)로 전달한다. 제1 처리 장치(402a)에 의해 수신되면, 데이터는 캐시(412)에 배치되고, 프로세서(414)에 의해 수정되며, 버스 인터페이스(416)에 의해 메모리 장치(404)로 다시 기록된다. 기록 동작은 도2 및 3에 제시된 것과 동일한 방식으로 수행된다.
캐시 코히어런스는 제2 처리 장치(402b)가 뒤이어 동일한 어드레스로부터 판독을 시도하는 상황을 다룬다. 캐시 코히어런스를 보장하는 메커니즘이 없다면, 제1 처리 장치(402a)의 캐시(412) 내의 데이터가 수정되었지만, 이직 메모리 장치(404)로 재기록되지 않은 경우, 제2 처리 장치(402b)는 메모리 장치(404)로 부터 스테일(stale) 데이터를 수신할 것이다.
"스누핑(snooping)"으로 지칭되는 처리가 캐시 및 메모리 사이의 코히어런스를 유지하기 위해서 일반적으로 사용된다. 스누핑은 처리 장치(본 예에서 제2 처리 장치(402b))가 자신의 캐시(418)에 존재하지 않는 메모리 장치(404)의 캐시 가능한 어드레스로 판독 요청을 발행하는 경우에서의 처리이며, 이는 버스 상호 연결(406)로 하여금 메모리 장치(404)로 그 데이터에 대한 판독 요청을 전송하기에 앞서 시스템의 다른 처리 장치들로 스누프(snoop) 어드레스를 방송하도록 한다. 다른 처리 장치(예를 들면, 제1 처리 장치(402a))가 수정된 상태로 자신의 캐시(412)에 저장된 데이터를 요청하였다면, 다른 처리 장치는 수정된 데이터를 다시 메모리 장치(404)로 기록할 것이다. 동시에, 버스 상호 연결(406)은 판독 채널(406c2)을 통해 제2 처리 장치(402b)로 수정된 데이터를 전송할 것이다. 제2 처리 장치(402)는 프로세서(422)에 의해 사용을 위해 캐시(418)에 이러한 수정된 데이터를 배치할 것이다.
*도5는 제1 처리 장치(402a) 및 버스 상호 연결(406) 사이에서 어드레스 및 기록 채널들(406a1,406b1)을 통한 정보 흐름을 보여주는 도이다. 도4 및 5를 참조하면, 제1 처리 장치(402a)는 버스 상호 연결(406)에 의해 방송되는 스누프 어드레스에 응답하여 메모리 장치(404)로 자신의 캐시(412)로부터의 32-바이트 페이로드를 기록한다. 기록 동작은 어드레스 및 기록 채널들(406a1,406b1) 모두를 사용하여 버스 상호 연결(406)로 32-바이트 페이로드를 전송함으로써 수행된다. 제1 클록 사이클(502)에서, 제1 처리 장치(402a)는 적절한 제어 신호들로 자신의 어드레스 채널(406a1)을 통해 버스 상호 연결(406)로 스누핑된 어드레스 A를 전송한다. 동일한 클록 사이클(502) 동안, 페이로드의 제1 4-바이트 W(1)은 기록 채널(406b1)을 통해 버스 상호 연결(406)로 제1 처리 장치(402a)에 의해 전송된다.
나머지 페이로드는 다음 4개의 클록 사이클에서 제1 처리 장치(402a)로부터 버스 상호 연결(406)로 전송된다. 제2 클록 사이클(504)에서, 제1 처리 장치(402a)는 기록 채널(406b1)을 통해 페이로드의 제2 4-바이트 W(2)를 전송하고, 어드레스 채널(406a1)을 통해 페이로드의 제3 4-바이트 W(3)을 전송한다. 페이로드의 제4 4-바이트 W(4), 페이로드의 제6 4-바이트 W(6), 및 페이로드의 최종 4-바이트 W(8)은 다음 3개의 클록 사이클들(506,508,510)에서 기록 채널(406b1)을 통해 버스 상호 연결(406)로 제1 처리 장치(402a)에 의해 전송된다. 페이로드의 제5 4-바이트 W(5), 및 페이로드의 제7 4-바이트 W(7)은 다음 2개의 클록 사이클(506,508)에서 어드레스 채널(406a1)을 통해 버스 상호 연결(406)로 제1 처리 장치(402a)에 의해 전송된다.
버스 상호 연결(406)은 5-클록 사이클에서 페이로드를 전송하기 위해서 어드레스 및 기록 채널들(406a3,406b3) 모두를 사용하여 유사한 방식으로 메모리 장치(404)로 32-바이트 페이로드를 전송할 수 있다. 버스 상호 연결(406)은 또한 처리 장치(402b)의 원래의 판독 요청에 응답하여 8-클록 사이클에서 판독 채널(406c2)을 통해 제2 처리 장치(402b)로 32-바이트 페이로드를 전송한다. 메모리 장치(404) 및 제2 처리 장치(402)로의 32-바이트 페이로드 전송은 제1 처리 장치(402) 및 버스 상호 연결(406) 사이의 페이로드 전송과 오버랩할 수 있고, 제1 처리 장치(402) 및 버스 상호 연결(406) 사이의 페이로드 전송 후에 이뤄질 수 있다.
도3에서 설명된 제어 시그널링의 일 예가 어드레스 및 기록 채널들(406a1,406b1) 모두에 대한 비트 ID가 8-비트 페이로드를 다루기 위해서 3-비트 코드로 확장될 필요가 있다는 점을 제외하고 반복된다.
도6은 4-채널 버스를 통해 통신하는 처리 시스템(600)에서 2개의 장치들의 예들을 보여주는 간략화된 블록 다이아그램이다. 개별적이고 독립적인 어드레스 채널이 판독 및 기록 채널 각각에 대해 제공된다. 이러한 예에서, 각 채널은 32-비트 폭을 갖지만, 실제 응용예 및 전체 설계 제한에 따라 실제로 임의의 폭을 가질 수 있다. 4-채널 버스를 통한 기록 동작은 기록 어드레스 채널(606a), 기록 채널(606b), 및/또는 판독 어드레스 채널(606d)을 통해 데이터를, 그리고 기록 어드레스 채널(606a)을 통해 어드레스를 수신 장치(604)로 전송함으로써 수행된다. 4-채널 버스를 통한 판독 동작은 판독 어드레스 채널(606d)을 통해 어드레스를 수신 장치(604)로 전송함으로써 수행된다. 이에 응답하여, 수신 장치(604)는 판독 채널(606c)을 통해 전송 장치(602)로 페이로드를 전송한다.
도7은 4-채널 버스를 통해 전송 장치 및 수신 장치 사이에서 기록 어드레스, 판독 어드레스, 및 기록 채널들을 통한 정보 흐름을 보여주는 도이다. 제1 클록 사이클(702)에서, 전송 장치는 적절한 제어 신호들로 기록 어드레스 채널(606a)을 통해 수신 장치로 4-바이트 어드레스 A1을 전송함으로써 제1 16-바이트 기록 동작을 개시한다. 동일한 클록 사이클(702) 동안, 전송 장치는 기록 채널(606b)을 통해 제1 페이로드의 제1 4-바이트 W1(1)을 전송하고, 판독 어드레스 채널(606d)을 통해 동일한 페이로드의 제2 4-바이트 W1(2)를 전송한다.
제2 클록 사이클(704)에서, 제1 페이로드의 나머지가 전송 장치에 의해 수신 장치로 전송된다. 보다 구체적으로, 제2 클록 사이클(704)에서 제1 기록 동작을 완료하면서, 전송 장치는 기록 채널(606d)을 통해 제1 페이로드의 제3 4-바이트 W1(3) 및 판독 어드레스 채널(606d)을 통해 제1 페이로드의 최종 4 바이트 W1(4)를 전송한다. 동일한 클록 사이클(704) 동안, 전송 장치는 기록 어드레스 채널(606a)을 통해 수신 장치로 제2 16-바이트 기록 동작을 위한 어드레스 A2를 전송한다.
그리고 나서, 전송 장치는 제2 페이로드를 수신 장치로 전송하기 위해서 다음 2개의 클록 사이클을 사용한다. 제3 클록 사이클(706)에서, 전송 장치는 기록 채널(606b)을 통해 제2 페이로드의 제1 4-바이트 W2(1)를, 그리고 판독 어드레스 채널(606d)을 통해 제2 페이로드의 제2 4-바이트 W2(2)를, 그리고 기록 어드레스 채널(606a)을 통해 제2 페이로드의 제3 4-바이트 W2(3)를 수신 장치로 전송한다. 다음 클록 사이클(708)에서, 전송 장치는 수신 장치로 기록 채널(606b)을 통해 제2 페이로드의 최종 4-바이트 W2(4)를 전송한다.
다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램어블 게이트 어레이, FPGA; 또는 다른 프로그램어블 논리 장치; 이산 게이트 또는 트랜지스터 논리; 이산 하드웨어 컴포넌트들; 또는 이러한 기능들을 구현하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.
상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC 는 전송 및/또는 수신 장치 또는 그 외의 장치에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 전송 및/또는 수신 장치 또는 그 이외의 장치에서 이산 컴포넌트로서 존재할 수 있다.
상술한 실시예들은 당업자가 본원발명을 보다 용이하게 실시할 수 있도록 하기 위해 기술되었다. 이러한 실시예들에 대한 다양한 변형들을 당업자는 잘 이해할 수 있을 것이며, 여기서 정의된 원리들은 본 발명의 영역을 벗어남이 없이, 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 여기서 제시된 실시예들로 제한되지 않으며, 여기서 제시된 사상을 따르는 다른 실시예들을 포함한다.

Claims (35)

  1. 처리 시스템으로서,
    수신 장치;
    어드레스 채널, 기록 채널, 및 판독 채널을 갖는 버스; 및
    상기 어드레스 채널을 통해 상기 수신 장치로 어드레스를 전송하고, 상기 판독 채널을 통해 상기 수신 장치로부터 판독 데이터를 수신하도록 구성되는 전송 장치를 포함하며, 상기 전송 장치는 상기 기록 채널을 통해 상기 수신 장치로 페이로드의 일 부분 및 상기 어드레스 채널을 통해 상기 수신 장치로 상기 페이로드의 다른 부분을 동시에 전송하도록 추가적으로 구성되며,
    상기 버스를 통해 동시에 상기 페이로드의 복수의 연속적(sequential) 부분들을 전송할 때, 상기 전송 장치는 상기 기록 채널을 통해 상기 복수의 연속적 부분들의 제 1 연속적 부분을 전송하고 상기 어드레스 채널을 통해 상기 복수의 연속적 부분들의 후속하는 연속적 부분을 전송함으로써, 상기 어드레스 채널보다 상기 기록 채널로 데이터 오더링(ordering) 우선권(preference)을 부여하도록 구성되는, 처리 시스템.
  2. 제1항에 있어서,
    상기 일 부분은 상기 페이로드의 제 2 부분이고, 상기 다른 부분은 상기 페이로드의 제 3 부분이며, 상기 페이로드는 제 1 부분을 더 포함하며,
    상기 페이로드의 제 2 및 제 3 부분들을 전송하기 전에, 상기 전송 장치는 상기 기록 채널을 통해 상기 수신 장치로 상기 페이로드의 상기 제 1 부분 및 상기 어드레스 채널을 통해 상기 수신 장치로 상기 어드레스를 동시에 전송하도록 추가적으로 구성되며,
    상기 어드레스는 상기 제 1 부분에 대응하는 제 1 어드레스를 포함하고, 그리고
    상기 페이로드의 상기 제 1 부분, 제 2 부분, 및 제 3 부분은 상기 수신 장치로 전송된 상기 페이로드의 연속적 부분들인, 처리 시스템.
  3. 제1항에 있어서,
    상기 일 부분은 상기 페이로드의 제 2 부분이고, 상기 다른 부분은 상기 페이로드의 제 3 부분이며, 상기 페이로드는 제 1 부분을 더 포함하며,
    상기 전송 장치는 상기 수신 장치의 제 1 어드레스로 상기 기록 채널을 통해 상기 페이로드의 제 4 부분 및 상기 어드레스 채널을 통해 상기 수신 장치로 제 2 어드레스를 동시에 전송하도록 추가적으로 구성되며,
    상기 페이로드의 상기 제 1, 제 2, 제 3 및 제 4 부분들은 상기 수신 장치로 전송된 상기 페이로드의 연속적 부분들인, 처리 시스템.
  4. 제1항에 있어서,
    상기 전송 장치는 제 1 처리 장치를 포함하며, 상기 수신 장치는 버스 상호 연결(interconnect)을 포함하며, 상기 처리 시스템은 제 2 처리 장치를 더 포함하며, 상기 버스 상호 연결은 공유 자원에 상기 제 1 및 제 2 처리 장치들을 접속시키도록 구성되며, 상기 제 1 처리 장치는 상기 제 2 처리 장치로부터의 스누프(snoop) 어드레스에 응답하여 상기 버스 상호 연결로 상기 페이로드의 복수의 부분들을 전송하도록 추가적으로 구성되는, 처리 시스템.
  5. 제1항에 있어서,
    상기 버스는 제 2 어드레스 채널을 더 포함하며, 상기 전송 장치는 기록 동작들을 위해 상기 어드레스 채널을 통해 상기 수신 장치로 상기 어드레스를 전송하고, 판독 동작들을 위해 상기 제 2 어드레스 채널을 통해 상기 수신 장치로 판독 어드레스를 전송하도록 추가적으로 구성되며, 상기 전송 장치는 상기 제 2 어드레스 채널을 통해 상기 수신 장치로 상기 페이로드의 추가적인 부분을 전송하도록 추가적으로 구성되는, 처리 시스템.
  6. 제5항에 있어서,
    상기 전송 장치는 상기 어드레스 채널을 통해 상기 수신 장치로 제 2 어드레스, 상기 기록 채널을 통해 상기 수신 장치로 상기 페이로드의 제 3 부분, 및 상기 제 2 어드레스 채널을 통해 상기 수신 장치로 상기 페이로드의 제 4 부분을 동시에 전송하도록 추가적으로 구성되고,
    상기 페이로드의 제 3 및 제 4 부분들은 상기 수신 장치로 전송된 상기 페이로드의 연속적 부분들이고,
    연속적 데이터 오더링 우선권은 상기 제 2 어드레스 채널의 페이로드 데이터보다 상기 기록 채널의 상기 페이로드 데이터에 주어지는, 처리 시스템.
  7. 제1항에 있어서,
    상기 전송 장치는 상기 어드레스 채널이 상기 수신 장치로 상기 어드레스를 전송하거나 또는 상기 수신 장치로 기록 페이로드의 일 부분을 전송하는데 현재 사용되고 있는지 여부를 표시하는 제어 신호를 상기 수신 장치로 제공하도록 추가적으로 구성되는, 처리 시스템.
  8. 제1항에 있어서,
    상기 전송 장치는 상기 어드레스 채널 및 상기 기록 채널 각각을 통해 제어 신호를 제공하도록 추가적으로 구성되며, 상기 제어 신호들 각각은 자신의 대응하는 채널을 통해 전송되는 상기 페이로드의 개별적인 부분을 식별하는, 처리 시스템.
  9. 처리 시스템으로서,
    수신 장치;
    어드레스 채널, 기록 채널, 및 판독 채널을 갖는 버스;
    상기 어드레스 채널을 통해 상기 수신 장치로 어드레스를 전송하기 위한 수단;
    상기 판독 채널을 통해 상기 수신 장치로부터 데이터를 판독하기 위한 수단; 및
    상기 기록 채널을 통해 전송 장치에서 상기 수신 장치로 페이로드의 일 부분 및 상기 어드레스 채널을 통해 상기 전송 장치에서 상기 수신 장치로 상기 페이로드의 다른 부분을 동시에 전송하기 위한 수단을 포함하고,
    상기 버스를 통해 동시에 상기 페이로드의 복수의 연속적 부분들을 전송할 때, 상기 전송하기 위한 수단은 상기 기록 채널을 통해 상기 복수의 연속적 부분들의 제 1 연속적 부분을 전송하고 상기 어드레스 채널을 통해 상기 복수의 연속적 부분들의 후속하는 연속적 부분을 전송함으로써 상기 어드레스 채널보다 상기 기록 채널에 데이터 오더링 우선권을 부여하는, 처리 시스템.
  10. 어드레스 채널, 기록 채널, 및 판독 채널을 포함하는 버스를 통해 전송 장치 및 수신 장치 사이에서 통신하는 방법으로서,
    상기 어드레스 채널을 통해 상기 수신 장치로 어드레스를 전송하는 단계;
    상기 판독 채널을 통해 상기 수신 장치로부터의 데이터를 판독하는 단계; 및
    상기 기록 채널을 통해 상기 전송 장치에서 상기 수신 장치로 페이로드의 일 부분 및 상기 어드레스 채널을 통해 상기 전송 장치에서 상기 수신 장치로 상기 페이로드의 다른 부분을 동시에 전송하는 단계를 포함하고,
    상기 버스를 통해 동시에 상기 페이로드의 복수의 연속적 부분들을 전송할 때, 데이터 오더링 우선권은 상기 기록 채널을 통해 상기 복수의 연속적 부분들의 제 1 연속적 부분을 전송하고 상기 어드레스 채널을 통해 상기 복수의 연속적 부분들의 후속하는 연속적 부분을 전송함으로써 상기 어드레스 채널보다 상기 기록 채널에 부여되는, 통신 방법.
  11. 제10항에 있어서, 상기 일 부분은 상기 페이로드의 제 2 부분이고, 상기 다른 부분은 상기 페이로드의 제 3 부분이며, 상기 페이로드는 제 1 부분을 더 포함하고, 상기 방법은,
    상기 페이로드의 제 2 및 제 3 부분들을 전송하기 전에, 상기 기록 채널을 통해 상기 수신 장치로 상기 페이로드의 상기 제 1 부분 및 상기 어드레스 채널을 통해 상기 수신 장치로 상기 어드레스를 동시에 전송하는 단계를 포함하고,
    상기 어드레스는 상기 제 1 부분에 대응하는 제 1 어드레스를 포함하고, 그리고
    상기 페이로드의 제 1 부분, 제 2 부분, 및 제 3 부분은 상기 수신 장치로 전송된 상기 페이로드의 연속적 부분들인, 통신 방법.
  12. 제10항에 있어서, 상기 일 부분은 상기 페이로드의 제 2 부분이고, 상기 다른 부분은 상기 페이로드의 제 3 부분이며, 상기 페이로드는 제 1 부분을 더 포함하고, 상기 방법은,
    상기 페이로드의 제 1, 제 2 및 제 3 부분들을 전송한 이후에, 상기 수신 장치의 제 1 어드레스로 상기 기록 채널을 통해 상기 페이로드의 제 4 부분 및 상기 어드레스 채널을 통해 상기 수신 장치로 제 2 어드레스를 동시에 전송하는 단계를 더 포함하고,
    상기 페이로드의 제 1, 제 2, 제 3, 및 제 4 부분들은 상기 수신 장치로 전송된 상기 페이로드의 연속적 부분들인, 통신 방법.
  13. 제10항에 있어서,
    상기 전송 장치는 제 1 처리 장치를 포함하며, 상기 수신 장치는 버스 상호 연결을 포함하며, 상기 처리 시스템은 제 2 처리 장치를 더 포함하며, 상기 버스 상호 연결은 공유 자원으로 상기 제 1 및 제 2 처리 장치들을 접속시키도록 구성되며, 상기 페이로드의 복수의 부분들은 상기 제 2 처리 장치로부터의 스누프 어드레스에 응답하여 상기 버스 상호 연결로 전송되는, 통신 방법.
  14. 제10항에 있어서,
    상기 버스는 제 2 어드레스 채널을 더 포함하며, 상기 어드레스 채널을 통한 상기 수신 장치의 어드레싱(addressing)은 기록 동작들을 위한 것이며, 상기 방법은 판독 동작들을 위한 상기 제 2 어드레스 채널을 통해 상기 수신 장치를 어드레싱하는 단계, 및 상기 제 2 어드레스 채널을 통해 상기 수신 장치로 상기 페이로드의 추가적인 부분을 전송하는 단계를 더 포함하는, 통신 방법.
  15. 제14항에 있어서,
    상기 어드레스 채널을 통해 상기 수신 장치로 제 2 어드레스, 상기 기록 채널을 통해 상기 수신 장치로 상기 페이로드의 제 3 부분, 및 상기 제 2 어드레스 채널을 통해 상기 수신 장치로 상기 페이로드의 제 4 부분을 동시에 전송하는 단계를 더 포함하고,
    상기 페이로드의 제 3 및 제 4 부분들은 상기 수신 장치로 전송된 상기 페이로드의 연속적 부분들이며,
    연속적 데이터 오더링 우선권은 상기 제 2 어드레스 채널의 페이로드 데이터보다는 상기 기록 채널의 페이로드 데이터에 주어지는, 통신 방법.
  16. 제10항에 있어서,
    상기 어드레스 채널이 상기 수신 장치를 어드레싱 하거나 또는 상기 수신 장치로 기록 페이로드의 일 부분을 전송하는데 현재 사용되고 있는지 여부를 표시하는 제어 신호를 상기 수신 장치로 제공하는 단계를 더 포함하는, 통신 방법.
  17. 제14항에 있어서,
    상기 어드레스 채널, 상기 기록 채널, 및 상기 제 2 어드레스 채널 각각을 통해 제어 신호를 제공하는 단계를 더 포함하고, 상기 제어 신호들 각각은 자신의 대응하는 채널을 통해 전송되는 상기 페이로드의 개별적인 부분을 식별하는, 통신 방법.
  18. 슬레이브 장치로서,
    메모리; 및
    어드레스 채널, 기록 채널, 및 판독 채널을 갖는 버스로 상기 메모리를 인터페이싱 하도록 구성되는 버스 인터페이스를 포함하며,
    상기 버스 인터페이스는 상기 어드레스 채널을 통해 버스 마스터링 장치로부터 어드레스를 수신하고, 상기 판독 채널을 통해 상기 버스 마스터링 장치로 판독 데이터를 전송하도록 구성되며, 상기 버스 인터페이스는 상기 기록 채널을 통해 상기 버스 마스터링 장치로부터 페이로드의 일 부분 및 상기 어드레스 채널을 통해 상기 버스 마스터링 장치로부터 상기 페이로드의 다른 부분을 동시에 수신하도록 추가적으로 구성되며,
    상기 버스를 통해 동시에 상기 페이로드의 복수의 연속적 부분들이 수신될 때, 상기 복수의 연속적 부분들의 제 1 연속적 부분은 상기 기록 채널을 통해 수신되며, 상기 복수의 연속적 부분들의 후속하는 연속적 부분은 상기 어드레스 채널보다는 상기 기록 채널에 부여되는 데이터 오더링 우선권에 따라 상기 어드레스 채널을 통해 수신되는, 슬레이브 장치.
  19. 제18항에 있어서,
    상기 일 부분은 상기 페이로드의 제 2 부분이고, 상기 다른 부분은 상기 페이로드의 제 3 부분이며, 상기 페이로드는 제 1 부분을 더 포함하며,
    상기 제 2 및 제 3 부분들을 수신하기 전에, 상기 버스 인터페이스는 상기 기록 채널을 통해 상기 페이로드의 상기 제 1 부분 및 상기 어드레스 채널을 통해 상기 어드레스를 동시에 수신하도록 추가적으로 구성되며,
    상기 페이로드의 제 1 부분, 제 2 부분 및 제 3 부분은 상기 페이로드의 연속적 부분들인, 슬레이브 장치.
  20. 제18항에 있어서, 상기 버스 인터페이스는 제 2 어드레스 채널을 더 포함하고, 상기 버스 인터페이스는 기록 동작들을 위해 상기 어드레스 채널을 통해 상기 어드레스를 수신하고 판독 동작들을 위해 상기 제 2 어드레스 채널을 통해 판독 어드레스를 수신하도록 추가적으로 구성되며, 상기 버스 인터페이스는 상기 제 2 어드레스 채널을 통해 상기 버스 마스터링 장치로부터 상기 페이로드의 추가적인 부분을 수신하도록 추가적으로 구성되는, 슬레이브 장치.
  21. 제20항에 있어서,
    상기 버스 인터페이스는, 상기 어드레스 채널을 통해 상기 버스 마스터링 장치로부터 제 2 어드레스, 상기 기록 채널을 통해 상기 버스 마스터링 장치로부터 상기 페이로드의 제 3 부분, 및 상기 제 2 어드레스 채널을 통해 상기 버스 마스터링 장치로부터 상기 페이로드의 제 4 부분을 동시에 수신하도록 추가적으로 구성되고,
    상기 페이로드의 제 3 및 제 4 부분들은 상기 슬레이브의 버스 인터페이스로 전송된 상기 페이로드의 연속적 부분들이고,
    연속적 데이터 오더링 우선권은 상기 제 2 어드레스 채널을 통한 페이로드 데이터보다는 상기 기록 채널로부터 수신된 페이로드 데이터로 주어지는, 슬레이브 장치.
  22. 제18항에 있어서, 상기 버스 인터페이스는 상기 어드레스 채널이 어드레스 또는 기록 페이로드의 일 부분을 전송하는데 현재 사용되고 있는지 여부를 표시하는 제어 신호를 상기 버스 마스터링 장치로부터 수신하도록 추가적으로 구성되는, 슬레이브 장치.
  23. 제20항에 있어서, 상기 버스 인터페이스는 상기 어드레스 채널, 상기 기록 채널, 및 상기 판독 채널 각각을 통해 제어 신호를 수신하도록 추가적으로 구성되며, 상기 제어 신호들 각각은 자신의 대응하는 채널을 통해 전송되는 상기 페이로드의 개별적인 부분을 식별하는, 슬레이브 장치.
  24. 제1항에 있어서, 상기 전송 장치는 상기 수신 장치를 암시적으로(implicitly) 어드레싱하도록 구성되며, 상기 페이로드의 다음 연속적 부분은 가장 이르게(earliest) 이용가능한 클록 사이클 동안 기록되는, 처리 시스템.
  25. 제24항에 있어서, 다음 페이로드가 전송되기 이전에, 각각의 페이로드는 전체로서(in its entirety) 전송되는, 처리 시스템.
  26. 제10항에 있어서, 상기 전송 장치는 상기 수신 장치를 암시적으로 어드레싱하도록 구성되며, 상기 페이로드의 다음 연속적 부분은 가장 이르게 이용가능한 클록 사이클 동안 기록되는, 통신 방법.
  27. 제26항에 있어서, 다음 페이로드가 전송되기 이전에, 각각의 페이로드는 전체로서 전송되는, 통신 방법.
  28. 제18항에 있어서, 상기 버스 마스터링 장치는 상기 메모리를 암묵적으로 어드레싱하도록 구성되고, 상기 페이로드의 다음 연속적 부분은 가장 이르게 이용가능한 클록 사이클 동안 상기 버스 마스터링 장치로부터 수신되는, 슬레이브 장치.
  29. 제28항에 있어서, 각각의 페이로드는 다음 페이로드가 전송되기 전에 전체로서 수신되는, 슬레이브 장치.
  30. 제1항에 있어서, 상기 전송 장치는 복수의 페이로드들의 부분들을 인터리빙하고 상기 복수의 페이로드들 각각을 식별하기 위해 페이로드 시퀀스 번호들을 포함하는 제어 신호들을 생성하도록 구성되는, 처리 시스템.
  31. 제10항에 있어서, 상기 전송 장치는 복수의 페이로드들의 부분들을 인터리빙하고 상기 복수의 페이로드들 각각을 식별하기 위해 페이로드 시퀀스 번호들을 포함하는 제어 신호들을 생성하도록 구성되는, 통신 방법.
  32. 제18항에 있어서, 상기 버스 인터페이스는 복수의 페이로드들의 부분들을 인터리빙하고 상기 복수의 페이로드들 각각을 식별하기 위해 페이로드 시퀀스 번호들을 포함하는 제어 신호들을 생성하도록 구성되는, 슬레이브 장치.
  33. 처리 시스템으로서,
    수신 장치;
    기록 어드레스 채널, 기록 채널, 및 판독 어드레스 채널을 포함하는 버스; 및
    상기 기록 어드레스 채널을 통해 상기 수신 디바이스로 어드레스를 전송하고, 상기 기록 채널을 통해 상기 수신 장치로 페이로드의 일 부분 및 상기 판독 어드레스 채널을 통해 상기 수신 장치로 상기 페이로드의 다른 부분을 동시에 전송하도록 구성된 전송 장치를 포함하고,
    상기 버스를 통해 동시에 상기 페이로드의 복수의 연속적 부분들을 전송할 때, 상기 전송 장치는 상기 기록 채널을 통해 상기 복수의 연속적 부분들의 제 1 연속적 부분을 전송하고 상기 판독 어드레스 채널을 통해 상기 복수의 연속적 부분들의 후속하는 연속적 부분을 전송함으로써, 상기 판독 어드레스 채널보다 상기 기록 채널로 데이터 오더링 우선권을 부여하도록 구성되는, 처리 시스템.
  34. 제33항에 있어서,
    상기 일 부분은 상기 페이로드의 제 1 부분이고, 상기 다른 부분은 상기 페이로드의 제 2 부분이며, 상기 페이로드는 제 3 부분 및 제 4 부분을 더 포함하며,
    상기 전송 장치는 상기 기록 채널을 통해 상기 페이로드의 상기 제 3 부분 및 상기 판독 어드레스 채널을 통해 상기 페이로드의 상기 제 4 부분, 및 상기 기록 어드레스 채널을 통해 상기 수신 장치로 제 2 어드레스를 동시에 전송하도록 추가적으로 구성되고, 상기 제 2 어드레스는 제 2 페이로드에 대응하며,
    상기 페이로드의 상기 제 1, 제 2, 제 3 및 제 4 부분들은 상기 수신 장치로 전송된 상기 페이로드의 연속적 부분들인, 처리 시스템.
  35. 제34항에 있어서,
    상기 제 2 페이로드는 상기 제 2 페이로드의 제 1 부분, 상기 제 2 페이로드의 제 2 부분, 및 상기 제 2 페이로드의 제 3 부분을 포함하고,
    상기 페이로드의 상기 제 1, 제 2, 제 3 및 제 4 부분들을 전송한 이후에, 상기 전송 장치는 상기 기록 채널을 통해 상기 제 2 페이로드의 상기 제 1 부분, 상기 판독 어드레스 채널을 통해 상기 제 2 페이로드의 상기 제 2 부분, 및 상기 기록 어드레스 채널을 통해 상기 제 2 페이로드의 상기 제 3 부분을 동시에 전송하도록 추가적으로 구성되며,
    상기 제 2 페이로드의 상기 제 1, 제 2, 및 제 3 부분들은 상기 수신 장치로 전송된 상기 제 2 페이로드의 연속적 부분들인, 처리 시스템.

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