CN104183470A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：步骤S101：提供包括I/O区和核心区的半导体衬底，在半导体衬底上形成覆盖I/O区和核心区的I/O区界面层；步骤S102：对I/O区界面层进行氮化处理和氮化后退火处理；步骤S103：对I/O区界面层进行氧化处理；步骤S104：在I/O区界面层位于I/O区的部分的上方形成图形化的光刻胶；步骤S105：以所述图形化的光刻胶为掩膜，刻蚀去除I/O区界面层位于所述核心区的部分；步骤S106：去除所述图形化的光刻胶。本发明的方法通过在现有的工艺流程中增加氮化后退火和氧化处理的步骤，可以保证I/O区界面层的等效氧化层厚度，改善器件的负偏压温度不稳定性，因而提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，随着器件尺寸不断缩小，高k金属栅极技术成为了一项具有广阔应用前景的技术。在高k金属栅极技术中，一般采用顶部掺氮的二氧化硅作为栅极的界面层（IL）。
当半导体技术的工艺节点发展到32nm及以下，在应用高k金属栅极技术的半导体器件中，作为界面层的厚度将进一步减小（相对于之前的工艺节点大于32nm的情况）。在现有技术中，一般采用顶部掺氮的二氧化硅作为界面层（即界面层包括二氧化硅层和位于其上部的氮氧化硅层）。在半导体器件中，界面层中的氮氧化硅薄膜必须保持一定的厚度，才能更好地发挥界面层的作用。如果在半导体器件的制程中，由于工艺等原因造成界面层中的氮氧化硅的厚度被不当减小，将严重影响最终的半导体器件的性能甚至良率。
然而，在现有的半导体器件的制造方法中，作为界面层的氮氧化硅薄膜在位于其上的光刻胶的剥离过程中，往往会被损耗掉一部分；即，光刻胶的剥离会造成界面层（例如，氮氧化硅薄膜）厚度的减小。这显然会导致半导体器件的性能下降甚至良率降低。
下面，结合附图1A至1F，对现有技术中的一种半导体器件的制造方法进行简要描述，以进一步说明现有技术所存在的上述问题。其中，图1A至1F示出了现有技术中的该半导体器件的制造方法是相关步骤形成的结构的示意图（剖视图），具体地，该半导体器件的制造方法包括如下步骤：
步骤E1：提供包括I/O区和核心（Core）区的半导体衬底100，在半导体衬底100上形成覆盖I/O区和核心（Core）区的I/O区界面层101。如图1B所示。
其中，I/O区界面层101，即，用于作为位于I/O区的器件的界面层。I/O区界面层101为双层结构，包括二氧化硅层和位于其上的氮氧化硅层，如图1B所示。也就是说，I/O区界面层101为上表面掺氮的二氧化硅。
在现有技术中，形成I/O区界面层101的方法包括：
步骤E1-1：提供包括I/O区和核心区的半导体衬底100，在半导体衬底100上形成覆盖I/O区和核心区的二氧化硅层101，形成的图形如图1A所示。
其中，形成二氧化硅层101的方法，可以为热氧化生长。
步骤E1-2：对二氧化硅层101进行氮化处理，以在二氧化硅层101的靠近上表面的区域形成氮掺杂。形成的图形，如图1B所示。
经过氮化处理，在二氧化硅层101的上表面掺杂了氮，即在二氧化硅层101的上部形成了氮氧化硅层。因此，完成了I/O区界面层101的制造。
步骤E2：在I/O区界面层101位于I/O区的部分的上方形成图形化的光刻胶102，形成的图形如图1C所示。
步骤E3：以图形化的光刻胶102为掩膜，刻蚀去除I/O区界面层101位于核心区的部分。形成的图形，如图1D所示。
步骤E4：去除图形化的光刻胶102，形成的图形如图1E所示。
在现有技术中，去除图形化的光刻胶102所采用的方法通常为湿法剥离（wet clean）。在剥离去除图形化的光刻胶102的过程中，位于图形化的光刻胶102下方的I/O区界面层101通常会被附带去除掉一部分，造成I/O区界面层101上部的氮氧化硅层被部分甚至全部剥离去除（即造成I/O区界面层101的上表面的含氮量减小），进而会造成I/O区界面层101的等效氧化层厚度（EOT）减小，影响I/O区的器件的性能。
步骤E5：在核心区形成伪界面层（dummy interfacial layer）103。形成的图形，如图1F所示。
至此，完成了现有技术中的半导体器件的制造方法的部分相关步骤的介绍。在步骤E5之后，还可以包括：形成伪栅极结构，形成层间介电层，形成高k金属栅极的步骤等，在此不再赘述。
在上述半导体器件的制造方法中，在剥离去除图形化的光刻胶102的过程中，位于该图形化的光刻胶102下方的I/O区界面层101通常会被附带去除掉一部分，造成I/O区界面层101中的氮氧化硅层的损伤以及厚度损失，进而会造成I/O区界面层101的等效氧化层厚度（EOT）减小，影响I/O区的器件的性能。并且，I/O区界面层101的损伤，会影响器件的负偏压温度不稳定性（Negative BiasTemperature Instability），这也会造成半导体器件的性能下降。
因此，有必要提出一种新的半导体器件的制造方法，以解决现有技术中出现的上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
步骤S101：提供包括I/O区和核心区的半导体衬底，在所述半导体衬底上形成覆盖所述I/O区和所述核心区的I/O区界面层；
步骤S102：对所述I/O区界面层进行氮化处理和氮化后退火处理；
步骤S103：对所述I/O区界面层进行氧化处理；
步骤S104：在所述I/O区界面层位于所述I/O区的部分的上方形成图形化的光刻胶；
步骤S105：以所述图形化的光刻胶为掩膜，刻蚀去除所述I/O区界面层位于所述核心区的部分；
步骤S106：去除所述图形化的光刻胶。
其中，在所述步骤S101中，所述I/O区界面层的材料为氧化硅。
其中，在所述步骤S102中，对所述I/O区界面层进行氮化处理的方法为解耦等离子体氮化。
进一步的，在所述步骤S102中，对所述I/O区界面层进行解耦等离子体氮化处理的时间为10秒-180秒。
其中，在所述步骤S106中，去除所述图形化的光刻胶的方法为湿法剥离。
其中，在所述步骤S103中，所述氧化处理的方法包括：臭氧处理，现场蒸汽生成处理，或解耦等离子体氧化。
其中，所述臭氧处理的气体流速为50sccm-500sccm。
其中，所述臭氧处理的处理时间为10秒-240秒。
其中，所述解耦等离子体氧化的功率为300W-3000W。
其中，在所述步骤S106之后还包括步骤S107：在所述核心区形成伪界面层
本发明的半导体器件的制造方法，通过在现有的工艺流程中增加氮化后退火(PNA)和氧化处理的步骤，可以保证I/O区界面层的等效氧化层厚度，改善器件的负偏压温度不稳定性，因而提高了半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至1F为现有技术中半导体器件的制造方法的相关步骤形成的结构的示意图；
图2A至图2G为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的示意图；
图3为本发明实施例提出的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图2A至图2G和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。图2A至图2G为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的示意图；图3为本发明实施例提出的一种半导体器件的制造方法的流程图。
本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供包括I/O区和核心（Core）区的半导体衬底200，在半导体衬底200上形成覆盖I/O区和核心区的I/O区界面层（IL）201。如图1A所示。
其中，I/O区界面层201的材料为氧化硅（SiO2）。
在本实施例中，形成I/O区界面层201的方法可以为ALD（原子层沉积法）、CVD（化学气相沉积法）或furnace（炉管工艺），在此并不进行限定。
本领域技术人员可以理解，I/O区界面层201，即，用于作为位于I/O区的器件的界面层。
本领域的技术人员可以理解，I/O区即输入/输出区，在半导体器件制造完成后，该区域形成有用于起输入/输出作用的器件。核心区（Core Area）也称内核区，即用于实现半导体器件的核心功能的区域。
作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。
步骤A2：对I/O区界面层201进行氮化处理，然后对I/O区界面层201进行氮化后退火(post nitration anneal；PNA)。形成的图形，如图2B所示。
其中，氮化处理，即对I/O区界面层201进行氮掺杂的工艺。在本实施例中，并不对氮化处理的工艺进行限定，可以采用现有技术中的任何方式来实现。优选的，氮化处理所采用的方法为解耦等离子体氮化(decoupled plasma nitration；DPN)处理。
经过氮化处理，在I/O区界面层201（即，二氧化硅层）的上部会形成一层氮氧化硅层。而氮氧化硅由于具有同等条件下比二氧化硅更高的等效氧化层（EOT）厚度，因而更适合做界面层。而氮化后退火(PNA)可以使得位于I/O区界面层201表面的氮向更深的位置扩散，因而经过氮化后热退火，氮化处理掺杂的氮原子进一步向I/O区界面层201的更深的位置扩散，因而可以在一定程度上避免后续在剥离I/O区界面层201之上的光刻胶时，I/O区界面层201内掺杂的氮被一并剥离掉。
在本实施例中，图2B仅仅是为了示意经过氮化处理和PNA处理后，I/O区界面层201的微观结构发生了变化，但并不代表I/O区界面层201在经过DPN和PNA处理后的实际变化。
也就是说，经过解耦等离子体氮化(decoupled plasma nitration；DPN)处理后，I/O区界面层201的表面附近的含氮量得到了提高（即，形成了氮氧化硅），进而使得I/O区界面层201的等效氧化层厚度（EOT）的值变大。经过氮化后退火(post nitration anneal；PNA)处理后，I/O区界面层201表面附近的氮向更深的位置扩散，相当于提高了氮氧化硅层的厚度，因此可以在一定程度上防止后续在剥离位于I/O区界面层201上方的图形化的光刻胶时，氮氧化硅层被大部分甚至完全剥离掉，进而影响I/O区界面层201的性能。
在本实施例中，进行解耦等离子体氮化(decoupled plasmanitration；DPN)的方法，可以采用现有技术中的常规的DPN方法。优选的是，在本实施例中，进行DPN处理的时间控制在10秒-180秒，以获得更好的氮化效果。
在本实施例中，氮化后退火的方法，可以采用现有技术中的各种退火方法，比如激光热退火等，在此并不进行限定。
步骤A3：对I/O区界面层201进行氧化处理(O treatment)。形成的图形，如图2C所示。
在本实施例中，图2C仅仅是为了示意经过氧化处理(O treatment)后，I/O区界面层201的微观结构进一步发生了变化，但并不代表I/O区界面层201在经过氧化处理(O treatment)后的实际变化。
经过氧化处理(O treatment)后，I/O区界面层201的上表面（具体而言，I/O区界面层201上部的氮氧化硅层的上表面）形成了一层二氧化硅层，这一二氧化硅层可以作为牺牲层，在后续剥离位于I/O区界面层201上方的图形化的光刻胶时一并被剥离掉，防止I/O区界面层201中的氮氧化硅层在后续剥离光刻胶时造成损耗。
在本实施例中，“氧化处理”的具体实现方式，可以采用现有技术中的各种氧化处理方法，例如：进行臭氧处理，进行现场蒸汽生成处理（in-situ steam generation；ISSG），或进行解耦等离子体氧化(decoupled plasma oxidation；DPO)等。
其中，进行臭氧处理的方法可以为：将经过步骤A2处理的半导体衬底200（包括其上的各膜层）置于反应室内，在反应室内通入臭氧。优选的，通入臭氧时气体流速控制在50sccm-500sccm，通入气体的时间（即，处理时间）控制在10秒-240秒。此时，可以获得更好的臭氧处理效果。
其中，进行解耦等离子体氧化(DPO)时，采用的功率为300W-3000W。这一功率，可以获得更好的DPO效果。
步骤A4：在I/O区界面层201位于半导体衬底的I/O区的部分的上方形成图形化的光刻胶202。形成的图形，如图2D所示。
形成图形化的光刻胶202的方法，可以为涂胶、曝光、显影等，在此并不进行限定。
步骤A5：以图形化的光刻胶202为掩膜，刻蚀去除I/O区界面层201位于半导体衬底200的核心区的部分。形成的图形，如图2E所示。
其中，去除I/O区界面层201位于半导体衬底200的核心区的部分的方法，可以为湿法刻蚀或干法刻蚀，在此并不进行限定。
步骤A6：去除图形化的光刻胶202。形成的图形，如图2F所示。
在本实施例中，去除图形化的光刻胶102的方法，优选采用湿法剥离（wet clean）。
在本实施例中，由于经过氮化后退火(PNA)处理后，I/O区界面层201表面附近的氮向更深的位置扩散，相当于提高了氮氧化硅层的厚度，因此可以在一定程度上防止在剥离位于I/O区界面层201上方的图形化的光刻胶202时，氮氧化硅层被大部分甚至完全剥离。而且，经过氧化处理(O treatment)后，I/O区界面层201的上表面（具体而言，I/O区界面层201上部的氮氧化硅层的上表面）形成了二氧化硅层，该二氧化硅层作为牺牲层在剥离图形化的光刻胶202时被一并剥离掉，防止了I/O区界面层201中的氮氧化硅层被不当剥离。因此，氮化后退火和氧化处理(O treatment)有效防止了I/O区界面层201中的氮氧化硅层被不当剥离，保证了I/O区界面层201的等效氧化层厚度（EOT），提高了半导体器件的性能。
此外，由于经过上述退火以及氧化处理的I/O区界面层201具有更好的可靠性，因此其不易在图形化的光刻胶202的剥离过程中造成损伤，可以改善半导体器件的负偏压温度不稳定性（Negative BiasTemperature Instability），进一步保证半导体器件的性能。
步骤A7：在半导体衬底200的核心区形成伪界面层（dummyinterfacial layer）203。形成的图形，如图2G所示。
其中，伪界面层（dummy interfacial layer）203位于栅极区域的部分在后续工艺中会被去除，并被真正的界面层取代。关于伪界面层，本领域的技术人员可以参照现有技术进行选择和设置，在此不再赘述。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。接下来，可以根据现有技术中的应用高k金属栅极技术进行半导体器件制造的方法，来完成整个半导体器件的制造。本领域的技术人员可以理解，上述步骤A1至A7仅为半导体器件的制造方法的所有步骤中的一部分步骤，不仅在步骤A7之后还可以包括其他步骤，在步骤A1之前以及步骤A1与A7之间，均可以包括其他步骤。关于其他步骤，均可以采用现有技术中的各种方法来实现，在此不再一一赘述。
本发明实施例的半导体器件的制造方法，通过在现有的工艺流程中增加氮化后退火(PNA)和氧化处理的步骤，可以保证I/O区界面层的等效氧化层厚度，改善器件的负偏压温度不稳定性，因而提高了半导体器件的性能。
参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出相关制造工艺的流程。该方法具体包括：
步骤S101：提供包括I/O区和核心区的半导体衬底，在所述半导体衬底上形成覆盖所述I/O区和所述核心区的I/O区界面层；
步骤S102：对所述I/O区界面层进行氮化处理和氮化后退火处理；
步骤S103：对所述I/O区界面层进行氧化处理；
步骤S104：在所述I/O区界面层位于所述I/O区的部分的上方形成图形化的光刻胶；
步骤S105：以所述图形化的光刻胶为掩膜，刻蚀去除所述I/O区界面层位于所述核心区的部分；
步骤S106：去除所述图形化的光刻胶。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供包括I/O区和核心区的半导体衬底，在所述半导体衬底上形成覆盖所述I/O区和所述核心区的I/O区界面层；
步骤S102：对所述I/O区界面层进行氮化处理和氮化后退火处理；
步骤S103：对所述I/O区界面层进行氧化处理；
步骤S104：在所述I/O区界面层位于所述I/O区的部分的上方形成图形化的光刻胶；
步骤S105：以所述图形化的光刻胶为掩膜，刻蚀去除所述I/O区界面层位于所述核心区的部分；
步骤S106：去除所述图形化的光刻胶。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述I/O区界面层的材料为氧化硅。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，对所述I/O区界面层进行氮化处理的方法为解耦等离子体氮化。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，对所述I/O区界面层进行解耦等离子体氮化处理的时间为10秒-180秒。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，去除所述图形化的光刻胶的方法为湿法剥离。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述氧化处理的方法包括：臭氧处理，现场蒸汽生成处理，或解耦等离子体氧化。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述臭氧处理的气体流速为50sccm-500sccm。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述臭氧处理的处理时间为10秒-240秒。
9.如权利要求6所述的半导体器件的制造方法，其特征在于，所述解耦等离子体氧化的功率为300W-3000W。
10.如权利要求1至9任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S106之后还包括：
步骤S107：在所述核心区形成伪界面层。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106033717A (zh) * | 2015-03-11 | 2016-10-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件制作方法、半导体器件及电子装置 |
| CN106571337A (zh) * | 2015-10-13 | 2017-04-19 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN107093580A (zh) * | 2016-02-17 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制作方法 |
| CN107452613A (zh) * | 2016-05-30 | 2017-12-08 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN108735671A (zh) * | 2017-04-17 | 2018-11-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040175961A1 (en) * | 2002-06-12 | 2004-09-09 | Christopher Olsen | Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics |
| CN1675759A (zh) * | 2002-08-15 | 2005-09-28 | 飞思卡尔半导体公司 | 使用金属氧化物形成双重栅极氧化物器件的方法及其合成器件 |
| US7402472B2 (en) * | 2005-02-25 | 2008-07-22 | Freescale Semiconductor, Inc. | Method of making a nitrided gate dielectric |
| CN101393861A (zh) * | 2007-09-20 | 2009-03-25 | 中芯国际集成电路制造(上海)有限公司 | 栅介质层的形成方法 |
| CN101488454A (zh) * | 2008-01-14 | 2009-07-22 | 中芯国际集成电路制造(上海)有限公司 | 氮氧化硅栅极电介质的形成方法 |
| CN102122614A (zh) * | 2010-01-08 | 2011-07-13 | 中芯国际集成电路制造(上海)有限公司 | 一种氮氧化硅栅氧化层制造方法 |
-
2013
- 2013-05-21 CN CN201310190043.6A patent/CN104183470B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040175961A1 (en) * | 2002-06-12 | 2004-09-09 | Christopher Olsen | Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics |
| CN1675759A (zh) * | 2002-08-15 | 2005-09-28 | 飞思卡尔半导体公司 | 使用金属氧化物形成双重栅极氧化物器件的方法及其合成器件 |
| US7402472B2 (en) * | 2005-02-25 | 2008-07-22 | Freescale Semiconductor, Inc. | Method of making a nitrided gate dielectric |
| CN101393861A (zh) * | 2007-09-20 | 2009-03-25 | 中芯国际集成电路制造(上海)有限公司 | 栅介质层的形成方法 |
| CN101488454A (zh) * | 2008-01-14 | 2009-07-22 | 中芯国际集成电路制造(上海)有限公司 | 氮氧化硅栅极电介质的形成方法 |
| CN102122614A (zh) * | 2010-01-08 | 2011-07-13 | 中芯国际集成电路制造(上海)有限公司 | 一种氮氧化硅栅氧化层制造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106033717A (zh) * | 2015-03-11 | 2016-10-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件制作方法、半导体器件及电子装置 |
| CN106571337A (zh) * | 2015-10-13 | 2017-04-19 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN106571337B (zh) * | 2015-10-13 | 2019-12-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN107093580A (zh) * | 2016-02-17 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制作方法 |
| CN107093580B (zh) * | 2016-02-17 | 2020-04-10 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制作方法 |
| CN107452613A (zh) * | 2016-05-30 | 2017-12-08 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN108735671A (zh) * | 2017-04-17 | 2018-11-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| CN108735671B (zh) * | 2017-04-17 | 2021-01-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
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