CN104170188A

CN104170188A - Vcsel模块及其制造

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Publication number: CN104170188A
Application number: CN201380013854.7A
Authority: CN
Inventors: S.格罗恩博尔恩; A.普鲁伊姆博姆; R.L.杜莫林; M.米勒
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2012-03-14
Filing date: 2013-02-22
Publication date: 2014-11-26
Also published as: US9172213B2; KR20140134701A; JP2015510279A; WO2013136205A3; RU2014141161A; US20150071320A1; EP2826113A2; WO2013136205A2

Abstract

本发明描述了一种制造VCSEL模块（100）的方法，所述VCSEL模块（100）包括具有上侧（U）和下侧（L）并且具有公共载体结构（35）上的多个VCSEL单元（55）的至少一个VCSEL芯片（33），所述VCSEL单元（55）包括面向下侧（L）的第一类型的第一掺杂层（50）和面向上侧（U）的第二类型的第二掺杂层（23）。所述方法包括以下步骤：将VCSEL芯片（33）分为各自具有至少一个VCSEL单元（55）的多个子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i），将所述子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）中的至少一些串联电气连接。本发明还描述了以这样的过程制造的VCSEL模块（100）。

Description

VCSEL模块及其制造

技术领域

本发明描述了一种制造VCSEL模块的方法，所述VCSEL模块包括具有上侧和下侧并且具有公共载体结构上的多个VCSEL单元的至少一个VCSEL芯片，该VCSEL单元包括面向下侧的第一类型的第一掺杂层和面向上侧的第二类型的第二掺杂层。本发明还描述了这样的VCSEL模块。

背景技术

VCSEL模块包括若干（即一个或多个）VCSEL芯片（也称为“管芯”），所述芯片包括至少一个（通常大量的）VCSEL单元。这些芯片越大，用于产生VCSEL模块需要花费的安装时间以及因此安装成本就越小。因此，在该上下文中使用尽可能大的半导体芯片是特别有益的，只要它们能够以良好的质量焊接。第一，较大的芯片降低由于芯片的锯切道和轮缘而损耗的晶片面积的量。第二，必要的是较少的单独焊接步骤（即拾取和放置步骤）。VCSEL芯片目前具有在0.8mm x 0.8mm到5mm x 5mm之间变化的最大大小。

VCSEL芯片的大小主要受到通过它们的电流的限制。由于VCSEL的效率已经大大改进（甚至脱离VCSEL芯片的大小），因而cw（连续波）中15A的操作电流以及甚至脉冲操作中的30A对于4mm²大小的芯片而言可被认为是正常的。例如，具有9mm²大小的较大芯片可能导致远高于50A的电流。然而，对于具有例如1000W的固定电功率的激光驱动器而言，以相对适度的电流操作是有益的。此外，从这样的驱动器到VCSEL模块和VCSEL模块内部的电气连接的大小随着操作电流按比例增大，并且变得越来越庞大、沉重且不灵活。

对于小VCSEL芯片而言，可通过并联连接数个芯片并且串联连接其它芯片裁制操作电流和电压。然而，对于较大的芯片而言，电流是大小的限制因子，因为在芯片级上，所有VCSEL单元并联操作。这隐含存在对VCSEL模块内部的VCSEL芯片的大小的一定限制，这种限制还约束VCSEL芯片的安装过程的有效性。

因此，本发明的目标是提供更有效地提供上述种类的VCSEL模块的可能性，尤其通过克服VCSEL芯片的大小的电流限制。

发明内容

本发明的目标通过根据权利要求1的方法并且通过根据权利要求15的VCSEL模块实现。

根据本发明，一种上述种类的方法包括以下步骤：

-将VCSEL芯片分为各自具有至少一个VCSEL单元的多个子阵列，

-串联电气连接所述子阵列中的至少一些。

在该上下文中，给定贯穿本申请有效的以下定义：

“VCSEL”是指竖直腔表面发射激光器，即一种具有垂直于发射表面的激光束发射的半导体激光二极管。所述激光二极管包括谐振器，该谐振器包括平行于晶片表面的两个分布式布拉格(Bragg)反射器DBR反射镜，该晶片表面具有包括用于在之间生成激光的一个或多个量子阱的有源（发光）区。平面DBR反射镜包括具有交替的高和低折射率的层。每个层通常具有材料中的激光波长的四分之一的厚度，这产生99%以上的强度反射率。

术语“VCSEL 单元”是指由沿着表面的边界定界的单个激光发光元件，所述发光元件在操作中发射光，而跨过边界的表面的相邻区不发射光。因此，它也可以被标示为沿着表面的单个台面，所述台面在操作中发射光。

“VCSEL模块”可以包括一个或数个VCSEL芯片以及可能地其它元件，诸如VCSEL芯片接触到其上的（基板）印刷电路板。在本描述和权利要求的上下文中，术语“VCSEL模块”因此也被用作用于其自身上的单个VCSEL芯片的同义词，无论它是否被组装在诸如电路板的基板结构上。

第一掺杂层和第二掺杂层也可以表征为VCSEL芯片的p层和n层。由于p层或n层二者可以许可激光通过，因而这两个掺杂层被称为第一和第二掺杂层。常常面向VCSEL芯片的下侧定位n层，并且面向芯片的上侧定位p层，还如图中将示出的那样。所述两个类型的掺杂（半导体）层将被理解为不同类型的层，即如果第一掺杂层是n层，那么第二掺杂层将是p层，并且反之亦然。

根据本发明，VCSEL芯片现在分为所谓的子阵列。这些通过以下事实表征：不同子阵列的第一掺杂层自身之间和不同子阵列的第二掺杂层自身之间未直接电气连接。而是，子阵列串联，这意指一个子阵列的第一掺杂层电气连接到邻近（即相邻）子阵列的第二掺杂层。这两个子阵列因此进入串联电路。

通过这一措施，可以大幅降低运行一个VCSEL芯片的所有VCSEL单元所必需的总电流，即降低到基本上等于串联的子阵列数目的因子。因此，芯片的最大操作电流I_max（例如用于3 x 3mm大小的芯片的40A）可以降低到I_max/n，其中n是串联的子阵列数目。与将n个较小的芯片串联安装在基板上的先前技术相比较，其中例如n = 4，可以实现所有焊接步骤的75%的降低。此外，可以简化放置步骤并且实际上可以消除线接合。总之，该措施使得可能将更多VCSEL单元安装在一个芯片上而不超过总体VCSEL系统（尤其是驱动器和电气连接）的限制。可以大幅增加VCSEL芯片的大小，这使得安装过程更方便并且甚至更安全：较大的VCSEL芯片意指需要安装较少的芯片以实现相同的激光性能，并且因此必要的是较少的工作和较少的焊接。此外，由于锯切道的减少，因而VCSEL芯片必要的晶片面积较小，整个VCSEL模块的总体面积也一样，这是因为单独的VCSEL芯片之间存在较少的空气间隙。

可通过根据本发明的上述过程制造根据本发明的VCSEL模块。因此，它分为各自具有至少一个VCSEL单元的多个子阵列，该子阵列中的至少一些串联电气连接。可以注意到，VCSEL芯片可以包括不包括VCSEL单元的其它功能单元。这样的单元在该上下文中不被视为子阵列。

从属权利要求和以下描述公开了本发明的特别有利的实施例和特征。权利要求的特征可以组合以适合于达成其它实施例。在一个权利要求类别的上下文中描述的特征可以同样适用于另一权利要求类别。

优选地，在两个（相邻）子阵列之间，既提供两个子阵列的第一掺杂层之间的隔离也提供两个子阵列的第二掺杂层之间的隔离。因此，在一个子阵列的第一掺杂层与另一个子阵列的第二掺杂层之间单独提供两个子阵列之间的串联连接。因此，两个子阵列的两个第一掺杂层之间和第二掺杂层之间的电气隔离将这两个子阵列彼此分开。因而，可以相应地限定“子阵列”。

根据本发明的特别有利的实施例，子阵列的第一掺杂层和第二掺杂层二者从下侧接触。这隐含在没有提供驱动VCSEL芯片的电气接触的复杂附加措施的情况下，VCSEL芯片可以组装或者安装到诸如电路板的板。为了良好的热接触，该板优选地包括具有良好的热常数的材料，并且VCSEL芯片需要被焊接到这些材料。在串联连接的情况下，这意指优选地在板上存在电气隔离区以焊接单独的子阵列。如果子阵列太小以致于焊料预成型难于使用，那么在这些区域上使用预应用的焊料是特别方便的。因此，本发明还涉及焊接到具有这些所提及的特征中的一个（优选地所有）的板的VCSEL模块。如果相反，第一和第二掺杂层二者从上侧（即光通过其发射的表面）或者从上侧与下侧之间的某处接触，那么将需要采取附加的并且相当复杂的接触措施。同样还适用于其中仅两个掺杂层中的一个从下侧接触并且另一个从别的地方接触的任何变型。

如果第一子阵列的第一掺杂层通过与第一子阵列的第二掺杂层电气隔离的通路(via)接触到第二（即邻近）子阵列的第二掺杂层，那么它是进一步特别有利的。在该上下文中的表达“通路”被用作用于本发明的上下文中的直通连接的同义词。所述通路提供从下侧向上侧方向的简单的直通连接并且将两个子阵列串联连接，从而通过第一掺杂层所位于的平面。出于该原因，仅来自一个子阵列的第一掺杂层可以与该通路接触，而来自另一个子阵列的邻近的第一掺杂层与该通路电气隔离。

在该上下文中，产生通路的高度有利的过程是优选的。该过程包括以下步骤：

a）提供具有第一表面和第二表面的中间衬底，在所述第二表面上按照以下顺序沉积至少以下各层以便形成半成品VCSEL产品：

-第一掺杂层平面，其可能具有用于中间衬底与第一掺杂层平面之间的简化电气接触的缓冲层，

-发光层平面，

-第二掺杂层平面。

此处，VCSEL芯片的标准竖直结构被用作过程从其开始的产品。可以作为现成的复合材料提供这样的标准结构，或者可以通过其中上述层平面（和可能附加的层平面）例如外延生长在中间衬底上的涂敷过程完全地或部分地产生这样的标准结构。所述中间衬底可以例如是如通常也将被用于VCSEL产品的GaAs的薄膜或薄片或晶片。

b）结构化发光层平面和第二掺杂层平面使得它们的延伸部限定若干VCSEL单元的延伸部。在该步骤中，限定了台面，即裁制发光层平面和第二掺杂层平面二者使得它们的延伸部（即两个结构化平面中的至少一个的延伸部）基本上等于VCSEL单元或者台面的延伸部。

c）提供结构化的导电接触结构以用于在背离中间衬底的第二掺杂层平面的上侧处电气接触（尤其是子阵列的）第二掺杂层。在该步骤中，提供用于上掺杂层平面的上侧接触。

d）在第二掺杂层平面的上侧处添加透明载体材料。该载体材料（随后将解释其示例）可以限定将通过其发射VCSEL单元的光的表面，该表面可以表征为输出耦合面。它保护在中间层的方向上的下面各层并且还从中间衬底接管载体的功能，所述中间衬底之前具有该载体功能。

e）沿着它的主延伸部至少局部地（优选完全地）移除中间衬底。必须在要放置通路的区中执行中间衬底的移除。由于载体材料已经从中间衬底接管载体的功能，因而中间衬底可以被完全移除（如果希望的话），但是也可以部分地留在原地。完全移除是特别有利的，因为这样尚未连同中间衬底一起移除的第一层的表面基本上是平面，这使得随后接触VCSEL芯片更容易。

f）产生通路。现在可从中间衬底先前已位于的那一侧，即从（即用于产生VCSEL芯片的半成品的）VCSEL芯片的下侧引入通路。优选地，通过蚀刻过程完成该通路的产生。

可以特别有利地在根据本发明的上述方法的上下文中使用该方法。然而，它一般可被用于产生任何VCSEL模块的制造中的通路，所述VCSEL模块包括具有上侧和下侧并且具有公共载体结构上的多个VCSEL单元的至少一个VCSEL芯片，所述VCSEL单元包括面向下侧的第一类型的第一掺杂层和面向上侧的第二类型的第二掺杂层，由此产生通路。该通路然后将第二掺杂层连接到下侧。因此，本发明一般地还涉及这样的方法并且还涉及根据这样的方法产生的VCSEL模块。

因为在背离中间衬底的半成品的那一侧提供结构化的导电接触结构，所以VCSEL器件的下侧实际上可被设计为平面的。这使得接触特别容易，原因在于它允许在相同侧上创建到第一和第二掺杂层的接触，从而允许表面安装的器件组件。此外，中间衬底（其将是根据现有技术的正常载体衬底）的缺失具有降低VCSEL芯片的那一侧上的热阻的优点。因此，在VCSEL芯片的操作中所生成的热要比现有技术容易得多地在它的下侧处被运走。此外，根据如先前段落中所概述的该通用原理所产生的VCSEL芯片可以用作以下两个原理的替换方案：

a）所谓的底部发射器VCSEL模块的倒装芯片安装：该原理是基于通过VCSEL模块的下侧发射激光，即这样的一侧包括在其上已沉积其它功能的VCSEL层平面（即第一掺杂层平面、发光层平面和第二掺杂层平面）的载体材料，例如GaAs。激光因此通过载体材料。该原理具有载体材料不传送所有波长的激光的限制，例如GaAs对于920nm以下的波长而言是不透明的。

b）在VCSEL芯片的上侧处不提供另一载体材料的情况下，在上述层平面的沉积之后诸如GaAs的载体材料的移除具有VCSEL芯片的机械构造变得脆弱的缺点。

通过本发明提供的替换方案规避这些缺点，因此，关于产生过程以及安装和/或操作期间VCSEL芯片/模块的处置二者而言其是特别有利的。

此外，对于在步骤f）中产生通路而言，结构化的接触层可以沉积在与上侧相对的载体材料的一侧处。优选地，（在具有串联子阵列的VCSEL的制造的上下文中）对该结构化的接触层进行结构化使得它包括第一区和第二区，所述第一区与一个子阵列的第一掺杂层电气接触，并且所述第二区与相同子阵列的第二掺杂层电气接触。一个子阵列的结构化的接触层的第一区和第二区从而彼此电气隔离：结构化的接触层基本上分为两个区以用于接触第一掺杂层和第二掺杂层。这些区可以在焊接过程中被用来充当用于安装芯片并将它电气接触到下面的电路板的接触区域。在该上下文中，可以注意到，在子阵列串联连接的情况下，仅第一子阵列处的一个接触区域和该串的最后一个子阵列处的另一接触区域需要电气接触到电路板。所有其它接触区域需要与电路板电气隔离但是焊接到它以用于热接触，以便在操作期间使VCSEL芯片冷却。结构化的接触层的第二区可被视为通路的电气连接并且提供到第二掺杂层的电气接触。

优选地，在具有串联子阵列的VCSEL的制造的上下文中，在通路中沉积隔离层，该隔离层沉积在结构化的接触层的第二区与第一掺杂层之间。这一般用于使该通路与（尤其是相同子阵列的）第一掺杂层隔离。因为通路延伸通过第一掺杂层（平面）的平面，所以这样的附加隔离层是如何防止第一和第二掺杂层（平面）之间的短路的有效方式，尤其在相同的子阵列内。

进一步优选地，对导电接触结构进行结构化使得它沿着它的主延伸部（即沿着它的主平面）分为彼此电气隔离的多个单独的导电接触结构。这些单独的导电接触结构然后可以（在具有串联子阵列的VCSEL的制造的上下文中）各自限定一个子阵列的接触区。换句话说，导电接触结构沿着它的主延伸部进行划分使得每个单独的导电接触结构被指派给一个子阵列。通过使这些单独的接触结构互相电气隔离，实现了子阵列的第二掺杂层的接触的划分。

在步骤a）中，优选地还在第一掺杂层平面与中间衬底之间提供蚀刻停止层。该蚀刻停止层用于停止其中中间衬底在限定的表面（即蚀刻停止层的表面）处被蚀刻掉的蚀刻过程。所述蚀刻停止层自身随后可以优选地通过蚀刻剂在附加的移除过程中被移除，这是由于它的化学和/或物理性质基本上不蚀刻第一掺杂层平面。

优选地，优选通过使用光刻法执行层的任何选择性，即结构化沉积。相反，优选地通过蚀刻实现层的部分或者全面移除。在该上下文中，必须考虑到，VCSEL芯片的结构以2至5μm范围内的精确度对准，这取决于半成品VCSEL产品是否从一侧或者从任一侧排他地处理。这意指例如在2 x 2 mm大小的VCSEL芯片上，可以组装3300个数目的VCSEL单元。这隐含在层蚀刻或者激光烧蚀技术（然而其隐含更多的工作量和时间，这是为什么蚀刻是优选的）中的区的移除由于它们的精确度而是最优选的，同样适用于层的光刻法选择性沉积。

关于中间层的移除，这可以通过可替换地或者优选附加地使用的不同技术来执行。

根据第一技术，同样通过蚀刻至少部分地移除中间衬底。这样的蚀刻过程是基于得到确认的方法并且（尤其是结合蚀刻停止层的上述使用）在蚀刻之后导致明确限定的表面。

根据第二技术，通过磨削过程至少部分地移除中间衬底。这样的磨削可以较快执行并且不涉及危险化学品。因此它尤其适合于移除较大厚度的材料，如中间衬底的情况那样。

优选地，组合两个技术，使得最优选地第一移除过程是移除中间衬底的材料的主要部分的磨削过程，而第二移除过程是移除剩余部分的蚀刻过程。

关于载体材料，这优选地包括半透明材料，优选地对于VCSEL单元发射的光的波长而言透明的透明材料，尤其是晶片材料。该材料优选地还提供有抗反射涂层以最小化归因于内部反射的出耦合损耗。激光通过载体材料的表面发射使得光通过载体材料。优选地，半透明材料包括玻璃衬底，因为这是能够以实际上任何期望的厚度和质量获取并且还容易连接到半成品VCSEL产品的其余部分的标准化材料。玻璃还是抵抗机械应力并且可利用正常的半导体锯切设备剪切或者切割的刚性材料。

载体材料优选地通过结合、和/或填充过程添加到半成品VCSEL产品的其余部分。结合过程可以例如包括胶合过程。除胶合之外，可以使用其它技术，诸如直接结合、（激光选择性）焊接、激光辅助结合。因此使用例如填充VCSEL单元的台面之间的较低区（即间隙）的结合（例如胶合）和/或填充材料，使得载体材料可以均匀地应用到半成品VCSEL产品。同时，该材料用作将载体材料连接到半成品VCSEL产品的其余部分的结合方式。由此，优选地，在结合和/或填充过程中使用的结合和/或填充材料在固化之后基本上具有与载体材料相同的折射率。这样，确保没有由于结合/填充材料的光学扰动发生。

此外，载体材料可以供应有在背离中间衬底的载体表面处的若干微透镜。这些微透镜基本上使它们的位置与VCSEL单元的位置相对应并且因此聚焦从VCSEL单元发射的光。因此，优选地定位微透镜，使得它的中心点基本上正好在它被指派到的VCSEL单元的中心点上方。可以在添加载体材料之前应用这样的微透镜，但是也可以在其之后应用。这可以通过伴随热和/或压力而将微透镜的逆反模型(countershape)应用到所述载体表面来实现。微透镜还可以包括沉积在所述载体表面上的附加层并且在该附加层的固化期间进行成形。

如上所述，如果在中间衬底的移除之后，在背离上侧的载体材料的那一侧处提供基本上平坦的平面表面，那么对于进一步的接触步骤而言是特别有利的。已提及实现这一点的数个措施，它们当中包括中间衬底直到蚀刻停止层的移除和结构化的接触层从上方的沉积。

附图说明

图1示出了根据本发明的用于产生VCSEL芯片的半成品VCSEL产品的一部分的剖视图，其处于第一产生状态中，

图2示出了处于第二产生状态中的相同部分的剖视图，

图3示出了处于第三产生状态中的相同部分的剖视图，

图4示出了处于第四产生状态中的相同部分的剖视图，

图5示出了处于第五产生状态中的相同部分的剖视图，

图6示出了根据本发明的第一实施例的VCSEL芯片的剖视图，

图7示出了根据本发明的第二实施例的VCSEL芯片的剖视图，

图8示出了图6的VCSEL芯片的顶视图，

图9示出了根据本发明的第三实施例的VCSEL芯片的顶视图。

在附图中，同样的数字自始至终是指同样的对象。图中的对象不一定按比例绘制。

具体实施方式

图1示出了根据本发明的实施例的、用于产生VCSEL芯片（即也用于产生VCSEL模块）的半成品VCSEL产品13的一部分。

半成品VCSEL产品13具有上侧U和下侧L。它以从下侧L到上侧U的给定顺序包括：具有第一下表面S₁和第二上表面S₂的中间衬底1、第二表面S₂上的蚀刻停止层3、导电缓冲层5、第一掺杂层平面7、发光层平面9以及第二掺杂层平面11。第一掺杂层平面7和第二掺杂层平面11随后将用作反射镜以形成VCSEL芯片的竖直腔。由于它们还需要用作电气接触，因而在这种情况下，它们由具有交替的折射率的层制成，即例如具有适配于所发射的波长的厚度的GaAs或AlGaAs，出于该目的它们通过Si和C进行掺杂。

在该实施例中，第一掺杂层平面7构成半导体n层平面7，而第二掺杂层平面11构成半导体p层平面11。

中间衬底1可以包括典型地具有400至600μm厚度的GaAs。蚀刻停止层3包括不同于中间衬底1的材料。选择它的材料，使得典型地可被用来蚀刻中间衬底1的材料的湿法或干法蚀刻剂将较少地影响蚀刻停止层，从而使蚀刻停止层的蚀刻速率基本上较低，即至少是中间衬底1的蚀刻速率的一半，优选地小于90%。充当接触层的缓冲层5也可以包括GaAs并且优选地非常薄，即小于5μm。

n层平面7和p层平面11被实现为掺杂分布式布拉格反射器的层，使得当电流从n型层平面7流到p型层平面11时，发光层平面9将发射光，所述光然后在布拉格反射器之间反射并且在上侧U处选择性地耦合出。

图2示出了在数个附加的制造步骤之后的半成品VCSEL产品13的第二状态：现在已借助于局部蚀刻过程局部地移除发光层平面9和p层平面11以形成三个台面20。出于此目的，已使用蚀刻过程的结果的内联控制，要么是通过控制用于蚀刻的时间要么是通过诸如使用激光束测量剩余的n层平面的高度的光学测量技术。结果是，p层平面11和发光层平面9在台面20外部的区域中被完全移除，而n层平面7仅被部分移除并且保留完整无缺的完整层平面。相反，发光层平面9已分为数个发光层21，并且p型层平面已分为数个p型层23或第二层23。因此，在发光层21和p型层23二者位于其中的那些区中形成台面20。

然后，在p型层23的顶部已沉积环接触17。这也可以在台面20的蚀刻之前完成。一般而言，通过选择环接触17的相符层组合物实现到p型层23的低欧姆接触（如实际上也应当是用于n型层平面的接触的那样）。这已借助于光刻过程实现，其中光刻层已沉积在半成品VCSEL产品13的整个上侧U之上并且然后在其中要放置环接触17的区中发展。在该区中，然后已移除光刻层，然后已执行整个上侧U之上的金属化过程，并且光刻层的剩余部分已在洗涤过程中在环接触17的区外部的半成品VCSEL产品13的所有那些区中被洗掉。因此，金属化仅保留在该特有区中，环接触17因此是p型层23的顶部上的局部环形金属化。

在环接触17的沉积之后，例如聚酰胺、二氧化硅或氮化硅的隔离层15已沉积在n层平面7和从它们的外边缘直到环接触17的p型层23的那部分之上。已使用另一光刻过程沉积隔离层，这可能伴随蚀刻过程。除随后将通过其耦合出激光的台面20的那个区和环形接触17的一部分之外，隔离层15因此在该步骤中覆盖上侧U上的所有半成品VCSEL产品13。

最后，在图2中可以看到，已又使用光刻过程伴随金属导电接触结构19的气相沉积将结构化的导电接触结构19沉积在隔离层15之上，所述接触结构19具有低阻抗，即到环接触17的金属接触。台面20中的发光区也未被该导电接触结构19覆盖，以及可在图的左侧看到的小间隙25。在该上下文中可以注意到，可以将相同或者类似样式和结构的更多部分对准到半成品VCSEL产品13的该部分的左侧和右侧二者。图1至5中描绘的部分因此仅示出VCSEL芯片的一个单个子阵列的构造。小间隙25从而用于将一个子阵列的结构化的导电接触结构19与邻近一个子阵列的结构化的导电接触结构19分离，使得结果是数个单独的导电接触结构（参见图6）。

图3示出了下一产生状态中的半成品VCSEL产品13：现在，透明载体衬底29（此处为200至1000μm厚度的玻璃晶片29）已添加到半成品VCSEL产品13的上侧并且借助于填充和结合材料27黏附到它。填充和结合材料27既将玻璃晶片29黏附到半成品VCSEL产品13下部的其它层又还填充台面20之间的间隙。在固化之后，填充和结合材料27基本上具有与它上方的玻璃晶片29相同的折射率，使得它不产生任何光学扰动。在背离中间衬底1的玻璃晶片29的上表面S₃上，布置微透镜31的阵列，该微透镜31放置在台面20上方以便聚焦和/或准直来自操作中的台面20的激光。

图4示出了在移除中间衬底1的同时的半成品VCSEL产品13：在第一步骤中，通过磨削过程已大幅降低了它的厚度。然而，该背部磨削过程在到达并且暴露蚀刻停止层3之前结束。然后，通过蚀刻移除中间衬底1的剩余部分（未示出）。

图5示出了在蚀刻停止层3也已被移除使得现在缓冲层5以基本上平坦的平面表面S₄暴露之后的半成品VCSEL产品13。取代于现在已被完全移除的中间衬底1，载体材料29承载完整的半成品VCSEL产品13。

图6示出了根据本发明的实施例的完整的VCSEL芯片33。示出了全部已以如参考先前附图解释的方式预产生的数个子阵列39a，39b，39c。为了完成接触结构并将VCSEL芯片100分为子阵列39a，39b，39c，数个附加的步骤已是必要的：

已产生通路37,37’，其中左通路37不用来将左子阵列39a连接到另一子阵列。其它的两个通路37’将中间和右侧的子阵列39b，39c连接到它们左侧的邻近子阵列39a，39b。

已通过蚀刻过程产生通路37，37’，即通过所谓的活性离子蚀刻，即将电离气体用作蚀刻剂的干法蚀刻过程。在该蚀刻过程之前，保护性漆层已沉积在缓冲层5的表面S₄上（参见图5）。然后，蚀刻通路37,37’以通过缓冲层5、n层平面7和隔离层15。可替换地，还可以结构化隔离层15，使得在将产生通路37,37’的区域中不存在隔离层15。选择蚀刻剂使得它不影响单独的导电接触结构19a，19b，19c，从而使这些基本上保留未被蚀刻。结果是，每个子阵列39a，39b，39c包括一个n型层或者从n型层平面7产生的第一类型层50，其现在已被通路37,37’分离。对于该处理步骤而言，在缓冲层5与n型层7之间或者在n型层7与活性层9之间还可以存在附加的蚀刻停止层。此外，在产生通路37,37’的该步骤期间，可以围绕每个子阵列39a，39b，39c蚀刻沟槽以防止通过缓冲层5和n型层平面7的捷径。出于分离目的，例如通过沿着一些子阵列锯切，人员通常创建所谓的切割道，其中移除VCSEL芯片33的所有层以避免VCSEL芯片边缘上的所谓的“碎屑”和该区中的层的剥皮。因此优选地，移除优选地除隔离层51之外的所有沉积层。

接下来，已提供隔离材料51，其经由n型层、n型层50和缓冲层5（其也已类似于n型层平面7那样被分离）桥接单独的导电接触结构19a，19b，19c之间的通路37,37’的区。然而，隔离材料不覆盖缓冲层的整个平面表面S₄，而是它的小部分。

在最后的光刻沉积过程中，结构化的接触层41已沉积在VCSEL芯片33的底侧L处。对该接触层41进行结构化，使得它包括通过间隙53彼此分离的数个分离的接触区43,45,47,49。第一接触区43许可与第一子阵列39a的p型层23电接触。第二接触区45将第一子阵列39a的n型层50与第二（即邻近的）子阵列39b的p型层23电气连接。第三接触区47将第二子阵列39a的n型层50与第三子阵列39c的p型层23电气连接。第四接触区49许可与第三子阵列39c的n型层23电接触。换句话说：通过使VCSEL芯片33在左侧经由第一接触区43与电源的第一极并且在右侧经由第四接触区49与电源的第二极接触，正确极性的电流将流经已由台面20限定的所有VCSEL单元55。由此，电流将并联流过子阵列39a，39b，39c中的每一个的VCSEL单元55，而子阵列39a，39b，39c它们自身之间已经处于串联状态，这在具有三个子阵列39a，39b，39c的该情况中将电流量减少为三分之一。

在结构化的导电接触结构19的间隙25与结构化的接触层41的间隙53之间，存在其中VCSEL单元55的操作不可能的隔离区57。该隔离或无源区57用作用于通路37,37’的接触区以及子阵列39a，39b，39c之间的划分区。

可以注意到，在VCSEL芯片33的左侧，实现通路37使得排他地到p型层23的接触是可能的。因此，该通路37构成VCSEL芯片33的开始接触，而在右侧可以布置附加的子阵列。

图7以顶视图和剖视图示出了根据本发明的实施例的VCSEL模块100的VCSEL芯片33。VCSEL芯片33包括彼此分离并且同时以与参考先前附图所示相同的方式彼此串联连接的两个子阵列39a，39b。在子阵列39a，39b之间以及沿着它们周边的所有地方存在如参考图6所描述的隔离区57。在其对准方式对应于顶视图的剖视图中，还示出了基板印刷电路板60，其具有装备了焊料以用于接触上方的VCSEL芯片33的对应接触区43,45,47的金属垫接触61,63,65。左金属垫接触61和右金属垫接触65，即最外面的金属垫接触61,65还经由线64,62接触到电源的两个极（未示出）。因此，通过将具有它的两个子阵列39a，39b的VCSEL芯片33焊接到基板印刷电路板60，产生了根据本发明的VCSEL模块100。

图8以顶视图示出了图6的VCSEL芯片33，其中描绘了芯片结构的以下一些元件，即VCSEL单元55、通路37’以及将接触区43,45,47,49和单独的导电接触结构19a，19b，19c分离的间隙25,53。可观察到，通路37’和间隙25,53全部沿着子阵列39a，39b，39c之间的边界的长度行进。它们一起构成电路连接区59，其用来使子阵列39a，39b，39c处于串联电路状态。

这样的电路连接区59需要布置在处于串联状态的VCSEL芯片33的任何子阵列之间。由此，电路连接区59的位置不一定需要如图8的实施例中的情况那样仅沿着一条直线。而是，如图9中所示，这样的串联连接还可以以子阵列39a，39b，39c，39d，39e，39f，39g，39h，39i的更复杂布置实现，其中子阵列39a，39b，39c，39d，39e，39f，39g，39h，39i之间的串联连接具有环绕形状。通过电路连接区59a，59b，59c，59d，59e，59f，59g，59h将子阵列39a，39b，39c，39d，39e，39f，39g，39h，39i互连。虽然最低的前三个子阵列39a，39b，39c沿着从右到左的直线与它们之间的前两个电路连接区59a，59b对准，但是第三电路连接区59c垂直地指向先前的两个并且提供在向上方向到第四子阵列39d的接触。从那里起，接下来的子阵列39d，39e，39f的接触沿着从左到右的另一直线行进，其中又实现经由第六电路连接区59f的向上接触。因此，从电源67经由接触线59,62，VCSEL芯片33以及因此VCSEL模块100得以接触，并且然后电流沿着所有子阵列39a，39b，39c，39d，39e，39f，39g，39h，39i串联行进，无论它们是以并排方式还是从一行到下一行进行连接。

一般地，电路连接区59可以如此处的情况这样在沿着互连行的定向上进行布置，但是也可以在沿着互连列或者实际上沿着更复杂的蜿蜒形状等等的定向上进行布置，这主要取决于最好的接触斑点以及单独的VCSEL芯片的整体形状。

虽然已经以优选实施例及其变型的形式公开了本发明，但是将理解，可以对其进行很多附加的修改和变型而不脱离本发明的范围。例如，根据本发明的VCSEL芯片可以包括更多的层，并且根据本发明的VCSEL模块常常包括并联或者串联连接的数个VCSEL芯片。此外，一些子阵列也可以并联而不是串联连接。

出于清楚的缘故，应该理解，贯穿本申请的“一”或“一个”的使用不排除多个，并且“包括”不排除其它步骤或者元件。

Claims

1.一种制造VCSEL模块（100）的方法，所述VCSEL模块（100）包括具有上侧（U）和下侧（L）并且具有公共载体结构（35）上的多个VCSEL单元（55）的至少一个VCSEL芯片（33），所述VCSEL单元（55）包括面向所述下侧（L）的第一类型的第一掺杂层（50）和面向所述上侧（U）的第二类型的第二掺杂层（23），所述方法包括以下步骤：

- 将所述VCSEL芯片（33）分为各自具有至少一个VCSEL单元（55）的多个子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i），

- 将所述子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）中的至少一些串联电气连接。

2.根据权利要求1所述的方法，其中在两个子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）之间提供所述两个子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）的第一掺杂层（50）之间和所述两个子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）的第二掺杂层（23）之间二者的隔离（51,53）。

3.根据权利要求1或2所述的方法，其中子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）的第一掺杂层（50）和第二掺杂层（23）二者从所述下侧（L）接触。

4.根据前述权利要求中的任一项所述的方法，其中第一子阵列（39a）的第一掺杂层（50）通过通路（37’）接触到第二子阵列（39b）的第二掺杂层（23），所述通路（37’）与所述第一子阵列（39a）的第二掺杂层（23）电气隔离。

5.一种特别根据权利要求4的制造VCSEL模块（100）的方法，所述VCSEL模块（100）包括具有上侧（U）和下侧（L）并且具有公用载体结构（35）上的多个VCSEL单元（55）的至少一个VCSEL芯片（33），所述VCSEL单元（55）包括面向所述下侧（L）的第一类型的第一掺杂层（50）和面向所述上侧（U）的第二类型的第二掺杂层（23），其中通路（37,37’）通过以下步骤产生：

a）提供具有第一表面（S₁）和第二表面（S₂）的中间衬底（1），在所述第二表面（S₂）上按照以下顺序沉积至少以下各层以形成半成品VCSEL产品（13）：

- 第一掺杂层平面（7），

- 发光层平面（9），

- 第二掺杂层平面（11），

b）对所述发光层平面（9）和所述第二掺杂层平面（11）进行结构化使得它们的延伸部限定若干VCSEL单元（55），

c）提供结构化的导电接触结构（19）以用于在背离所述中间衬底（1）的所述第二掺杂层平面（11）的上侧处电气接触所述第二掺杂层（23），

d）在所述第二掺杂层平面（11）的上侧处添加载体材料（29），

e）至少局部地移除所述中间衬底（1），

f）产生所述通路（37,37’）。

6.根据权利要求5所述的方法，其中结构化的接触层（41）沉积在与所述上侧（U）相对的所述载体材料（29）的一侧处，对所述结构化的接触层（41）进行结构化使得它包括第一区（45；47；49）和第二区（43；45；47），所述第一区（45；47；49）与一个子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）的第一掺杂层（50）电气接触，并且所述第二区（43；45；47）与相同子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）的第二掺杂层（23）电气接触，一个子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）的结构化的接触层（41）的第一区（45；47；49）和第二区（43；45；47）彼此电气隔离。

7.根据权利要求6所述的方法，其中在所述通路（37,37’）中沉积结构化的隔离层（51）。

8.根据权利要求5或7中的任一项所述的方法，其中对所述导电接触结构（19）进行结构化使得它沿着它的主延伸部分为彼此电气隔离的多个单独的导电接触结构（19a，19b，19c）。

9.根据权利要求5至8中的任一项所述的方法，其中在所述第一掺杂层平面（7）和所述中间衬底（1）之间提供蚀刻停止层（3）。

10.根据权利要求5至9中的任一项所述的方法，其中所述载体材料（29）包括半透明材料，优选地对于所述VCSEL单元所发射的光的波长而言透明的材料。

11.根据权利要求5至10中的任一项所述的方法，其中通过结合和/或填充过程添加所述载体材料（29）。

12.根据权利要求11所述的方法，其中在所述结合和/或填充过程中使用的结合和/或填充材料（27）在固化之后具有基本上与所述载体材料（29）相同的折射率。

13.根据权利要求5至12中的任一项所述的方法，其中所述载体材料（29）在背离所述中间衬底（1）的载体表面（S₃）处供应有若干微透镜（31）。

14.根据权利要求5至13中的任一项所述的方法，其中在所述中间衬底（1）的移除之后，在背离所述上侧（U）的所述载体材料（29）的那一侧提供基本上平坦的平面表面（S₄）。

15.一种VCSEL模块（100），其包括具有上侧（U）和下侧（L）并且具有公用载体结构（35）上的多个VCSEL单元（55）的至少一个VCSEL芯片（33），所述VCSEL单元（55）包括面向所述下侧（L）的第一类型的第一掺杂层（50）和面向所述上侧（U）的第二类型的第二掺杂层（23），其中所述VCSEL芯片（33）分为各自具有至少一个VCSEL单元（55）的多个子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i），所述子阵列（39a，39b，39c，39d，39e，39f，39g，39h，39i）中的至少一些串联电气连接。