CN104167371B - 半导体封装件的制法 - Google Patents

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Abstract

一种半导体封装件的制法，包括：提供一封装单元，该封装单元具有绝缘层及嵌埋于该绝缘层中的至少一半导体组件，该绝缘层露出该半导体组件，且于该绝缘层上形成凹部；以及形成电性连接该半导体组件的线路重布结构。通过形成该凹部，以释放该绝缘层的应力，而改善该绝缘层的翘曲程度。

Description

半导体封装件的制法
技术领域
本发明涉及一种半导体封装件的制法，尤指一种能提升产品可靠度的半导体封装件的制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化（miniaturization）的封装需求，发展出扇出（fan out）型封装的技术。
如图1A至图1D，其为现有扇出型半导体封装件1的制法的剖面示意图。
如图1A所示，提供一承载件10，且该承载件10上具有粘着层11。
接着，置放多个半导体组件12于该粘着层11上，该些半导体组件12具有相对的主动面12a与非主动面12b，各该主动面12a上均具有多个电极垫120，且各该主动面12a粘着于该粘着层11上。
如图1B所示，以压合（lamination）方式形成一绝缘层13于该粘着层11上，以包覆该半导体组件12。
如图1C所示，热固该绝缘层13后，再移除该承载件10及粘着层11，以外露该半导体组件12的主动面12a。
如图1D所示，进行线路重布层(Redistribution layer,RDL)工艺，形成一线路重布结构14于该绝缘层13与该半导体组件12的主动面12a上，令该线路重布结构14电性连接该半导体组件12的电极垫120。
接着，形成一绝缘保护层15于该线路重布结构14上，且该绝缘保护层15外露该线路重布结构14的部分表面，以供结合如焊锡凸块的导电组件16。
然而，现有半导体封装件1的制法中，于压合工艺时，烘烤该绝缘层13（即热固工艺）会产生极大应力，此时由该承载件10分散应力，所以当该承载件10移除后，会造成该绝缘层13翘曲（warpage），如图1D’所示，致使该线路重布结构14与该半导体组件12的电极垫120间的对位将产生偏移。故而，当该承载件10的尺寸越大时，各该半导体组件12间的位置公差也随之加大，而当翘曲过大时，将使该线路重布结构14无法与该电极垫120连接，也就是对该线路重布结构14与该半导体组件12间的电性连接造成极大影响，因而造成良率过低及产品可靠度不佳等问题。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种半导体封装件的制法，以释放该绝缘层的应力，而改善该绝缘层的翘曲程度。
本发明的半导体封装件的制法，包括：提供一封装单元，该封装单元具有绝缘层及嵌埋于该绝缘层中的至少一半导体组件，该半导体组件具有相对的主动面与非主动面，该主动面上具有多个电极垫，且该绝缘层露出该半导体组件的主动面，又于该绝缘层上形成凹部；以及形成电性连接该些电极垫的线路重布结构于该半导体组件的主动面上。
前述的制法中，该封装单元的工艺包括：提供一承载件，该承载件定义有多个置放区，且各该置放区之间具有间隔；形成挡止件于该些间隔上，该挡止件具有相对的第一侧与第二侧，且该第一侧具有开口，该挡止件并以其第一侧结合至该承载件上；该半导体组件以其主动面结合于各该置放区上；形成该绝缘层于该承载件、挡止件与半导体组件上，且于该绝缘层上定义出包覆该挡止件的该凹部；以及移除该承载件。
前述的制法中，该封装单元的工艺包括：提供一承载件，该承载件定义有多个置放区，且各该置放区之间具有间隔；形成挡止件于该些间隔上，该挡止件具有相对的第一侧与第二侧，该挡止件并以其第一侧结合至该承载件上；该半导体组件以其主动面结合于各该置放区上；形成该绝缘层于该承载件、挡止件与半导体组件上，且于该绝缘层上定义出包覆该挡止件的该凹部；移除该承载件，以露出该挡止件；以及移除该挡止件。
前述的制法中，该挡止件的表面形成有薄膜，以接触该绝缘层。
前述的制法中，该绝缘层以模压方式、压合薄膜方式或印刷方式制作之。
前述的制法中，还包括形成绝缘保护层于该线路重布结构上，且该绝缘保护层具有多个外露该线路重布结构的开孔。
另外，前述的制法中，还包括于形成线路重布结构后，进行切单工艺，例如，沿各该置放区的边缘进行切割。
由上可知，本发明的半导体封装件的制法，通过于绝缘层上形成凹部，以经由该凹部释放该绝缘层的应力，而改善该绝缘层的翘曲程度。
因此，当该承载件的尺寸越大时，该绝缘层的翘曲程度不会随之加大，所以于制作该重布线路结构时，该重布线路结构与该半导体组件间的电性连接能有效对接，因而能避免良率过低及产品可靠度不佳等问题，以降低成本及提高产能。
附图说明
图1A至图1D为现有半导体封装件的制法的剖视示意图；其中，图1D’为图1D的实际情况；以及
图2A至图2F为本发明的半导体封装件的制法的剖视示意图；其中，图2B’为图2B的上视图，图2A’及图2D’为图2A及图2D的另一实施例。
符号说明
1,2 半导体封装件
10,20 承载件
11,202 粘着层
12,22 半导体组件
12a,22a 主动面
12b,22b 非主动面
120,220 电极垫
13,23 绝缘层
14,24 线路重布结构
15,25 绝缘保护层
16,26 导电组件
2a,2b 封装单元
200 载板
201 离型层
21,21’ 挡止件
21a 第一侧
21b 第二侧
210 开口
211 薄膜
23a 表面
230,230’ 凹部
240 介电层
241 线路层
242 导电盲孔
A 置放区
S 切割路径
t 间隔。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“顶面”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2F为本发明的半导体封装件2的制法的剖面示意图。
如图2A及图2B’所示，提供一承载件20，该承载件20定义有多个置放区A，且各该置放区A之间具有间隔t。接着，形成挡止件21于该些间隔t上。
于本实施例中，该承载件20的尺寸可依需求选择晶圆型基板（Wafer formsubstrate）或一般面板型基板（Panel form substrate），且该承载件20可包括一材质为玻璃的载板200，而该载板200上依序形成有一离型层201与一粘着层202。
此外，该挡止件21具有相对的第一侧21a与第二侧21b，且该第一侧21a具有一开口210，该挡止件21并以其第一侧21a结合至该承载件20的粘着层202上。
又，于另一实施例中，如图2A’所示，该挡止件21’的表面可形成如离型材或铬材的薄膜211，而未形成该开口210。其中，该薄膜211可依需求形成于侧面、底面或顶面。
如图2B及图2B’所示，设置多个半导体组件22于单一置放区A上，且每一该半导体组件22具有相对的主动面22a与非主动面22b，该主动面22a上具有多个电极垫220，且该主动面22a接至该置放区A的粘着层202上。
于本实施例中，单一置放区A上设有四个半导体组件22，但该半导体组件22的数量不以此为限。
如图2C所示，形成一绝缘层23于该承载件20的粘着层202、挡止件21与半导体组件22上，且于该绝缘层23上定义出包覆该挡止件21的凹部230。
于本实施例中，该绝缘层23为压合工艺用的薄膜，但于其它实施例中，该绝缘层23也可例如模压工艺用的封装胶体或印刷工艺用的胶材等，所以该绝缘层23的材质或形成方式并无特别限制。
此外，一般于形成该绝缘层23时，会增加应力，此时由该承载件20分散应力。
又，该半导体组件22的主动面22a与该绝缘层23的表面23a共平面。
如图2D所示，移除该载板200及其上的离型层201与粘着层202，以露出该半导体组件22的主动面22a与该挡止件21的开口210。换言之，可视为于该绝缘层23上形成一凹部230，且该挡止件21位于该凹部230中并露出该开口210，从而制成一封装单元2a。此时，该绝缘层23内的应力可由该凹部230释放至该挡止件21，再由该挡止件21的开口210释放，以改善该绝缘层23的翘曲程度。
此外，若接续图2A’所示的工艺，将于移除该承载件20后露出该半导体组件22的主动面22a与该挡止件21’，再移除该挡止件21’，如图2D’所示，以于该绝缘层23上形成凹部230’，以制成一封装单元2b。其中，通过该薄膜211的设计，以利于分离该挡止件21’与该绝缘层23。
所述的凹部230,230’为沟槽状，但也可为孔洞状，并无特别限制。
于本发明中，移除该承载件20后，通过该凹部230,230’释放该绝缘层23的应力，以改善该绝缘层23的翘曲程度。
如图2E所示，进行RDL工艺，形成线路重布结构24于该半导体组件22的主动面22a与该绝缘层23上，且该线路重布结构24电性连接该些电极垫220。
于本实施例中，该RDL工艺具体地形成一介电层240于该凹部230,230’中与该半导体组件22的主动面22a及该绝缘层23上，再形成一线路层241于该介电层240上，且该线路层241通过形成于该介电层240中的多个导电盲孔242以电性连接该些电极垫220，藉以形成具单一线路层241的线路重布结构24。
接着，形成一绝缘保护层25于该介电层240与线路层241上，且该绝缘保护层25具有多个外露该线路层241的开孔，以于该开孔处形成如焊锡凸块的导电组件26。
又，该介电层240的材质例如为聚酰亚胺(Polyimide,PI)、苯并环丁烯（Benezocy-clobutene,BCB）或聚苯并恶唑（Polybenzoxazole,PBO）。
另外，于其它实施例中，该线路重布结构也可为多层线路的结构，其包含多个介电层240及形成于该介电层240上的线路层241。
如图2F所示，进行切单工艺，其沿如图2E所示的切割路径S（即各该置放区A的边缘）进行切割，以制作多个个半导体封装件2，且一并移除该些挡止件21（或具有凹部230,230’的区域）。
于本发明的制法中，通过形成挡止件21,21’于该些半导体组件22周围，以于移除该承载件20后，可于该绝缘层23上形成该凹部230,230’，藉以释放该绝缘层23的应力，而改善该绝缘层23的翘曲程度。
因此，当该承载件20的尺寸越大时，该绝缘层23的翘曲程度不会随之加大，所以于制作该重布线路结构24时，该导电盲孔242与该半导体组件22间的电性连接能有效对接，因而能避免良率过低及产品可靠度不佳等问题，以降低成本及提高产能。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (6)

1.一种半导体封装件的制法，其包括：
提供一承载件，该承载件定义有多个置放区，且各该置放区之间具有间隔；
形成挡止件于所述间隔上，该挡止件具有相对的第一侧与第二侧，且该第一侧具有开口，该挡止件并以其第一侧结合至该承载件上；
至少一半导体组件结合于该置放区上，该半导体组件具有相对的主动面与非主动面，该主动面上具有多个电极垫，且以该主动面结合于该置放区上；
形成绝缘层于该承载件、挡止件与半导体组件上，且于该绝缘层上定义出包覆该挡止件的凹部；
移除该承载件，以提供一封装单元，且该绝缘层露出该半导体组件的主动面，又使该开口外露于该绝缘层上；以及
形成电性连接该电极垫的线路重布结构于该半导体组件的主动面上。
2.一种半导体封装件的制法，其包括：
提供一承载件，该承载件定义有多个置放区，且各该置放区之间具有间隔；
形成挡止件于所述间隔上，该挡止件具有相对的第一侧与第二侧，该挡止件并以其第一侧结合至该承载件上，又该挡止件的表面形成有薄膜；
至少一半导体组件结合于该置放区上，该半导体组件具有相对的主动面与非主动面，该主动面上具有多个电极垫，且以该主动面结合于该置放区上；
形成绝缘层于该承载件、挡止件与半导体组件上，且于该绝缘层上定义出包覆该挡止件的凹部，又该薄膜接触该绝缘层；
移除该承载件，以露出该挡止件的薄膜；
移除该挡止件及其薄膜，以提供一封装单元，且该绝缘层露出该半导体组件的主动面，又使该凹部外露于该绝缘层上；以及
形成电性连接该电极垫的线路重布结构于该半导体组件的主动面上。
3.根据权利要求1或2所述的半导体封装件的制法，其特征在于，该绝缘层以模压方式、压合薄膜方式或印刷方式制作之。
4.根据权利要求1或2所述的半导体封装件的制法，其特征在于，该制法还包括形成绝缘保护层于该线路重布结构上，且该绝缘保护层具有多个外露该线路重布结构的开孔。
5.根据权利要求1或2所述的半导体封装件的制法，其特征在于，该制法还包括于形成线路重布结构后，进行切单工艺。
6.根据权利要求5所述的半导体封装件的制法，其特征在于，该切单工艺沿各该置放区的边缘进行切割。
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