CN104155846B - 采用单次曝光限定多层图案的方法 - Google Patents

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Abstract

本发明提供了一种方法，包括：在衬底上形成第一光刻胶层；在第一光刻胶层上方形成第二光刻胶层；以及对第一光刻胶层和第二光刻胶层进行光刻曝光工艺，由此在第一光刻层内形成第一潜在部件，并且在第二光刻胶层内形成第二潜在部件。本发明还提供了采用单次曝光限定多层图案的方法。

Description

采用单次曝光限定多层图案的方法
相关申请的交叉参考
本发明要求于2013年5月14日提交的序列号为61/823,312的美国专利的优先权，其全部内容结合于此作为参考。
技术领域
本发明一般地，涉及半导体技术领域，更具体地，涉及半导体器件的制作方法。
背景技术
半导体集成电路（IC）工业已经历了迅速的发展。IC材料和设计中的技术进步已经产生了数代的IC，其中，每一代IC都比上一代IC具有更小和更复杂的电路。然而，这些进步加大加工和制造IC的复杂度，同时，为了实现这些进步，需要在IC加工和制造方面的类似发展。在集成电路的发展过程中，在几何尺寸（即，使用制造工艺可以生产的最小的部件（或线））缩小的同时，功能密度（即，每一芯片面积上的互连器件的个数）通常增大。
IC通常由一系列材料层形成，其中一些通过光刻工艺进行图案化。重要的是，图案化后的层与相邻层适当的对准或由相邻层覆盖。由于现代IC的几何尺寸缩小，所以适当的对准和覆盖变得更为困难。此外，下覆衬底（诸如半导体晶圆）的表面形貌会影响光刻成像质量并且进一步降低了相邻材料层的覆盖容差。此外，光刻工艺对减小制造总成本有突出贡献，包括工艺中所用的加工时间以及掩模（也称作光掩模）成本。因此，需要一种解决以上问题的光刻方法。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：在衬底上形成第一光刻胶层；在所述第一光刻胶层上方形成第二光刻胶层；以及对所述第一光刻胶层和所述第二光刻胶层进行光刻曝光工艺，由此在所述第一光刻层内形成第一潜在部件，并且在所述第二光刻胶层内形成第二潜在部件。
该方法进一步包括：使所述第一光刻胶层显影以由所述第一潜在部件形成第一主部件；以及使所述第二光刻胶层显影以由所述第二潜在部件形成第二主部件。
在该方法中，在形成所述第一光刻胶层之前，进一步包括：在所述衬底上形成第一材料层；以及在所述第一材料层上形成第二材料层。
在该方法中，在使所述第一光刻胶显影并且使所述第二光刻胶层显影之后，进一步包括：将所述第一主部件转印至所述第一材料层；以及将所述第二主部件转印至所述第二材料层。
在该方法中，所述第二光刻胶层不同于所述第一光刻胶层。
在该方法中，所述第一光刻胶层具有第一曝光阈值；以及所述第二光刻胶层具有小于所述第一曝光阈值的第二曝光阈值。
在该方法中，所述第一光刻胶层可溶于第一显影剂而不溶于第二显影剂；以及所述第二光刻胶层可溶于所述第二显影剂而不溶于所述第一显影剂。
该方法进一步包括：在所述第一光刻胶层和所述第二光刻胶层之间形成材料层，其中，所述材料层对于所述光刻曝光工艺中所使用的曝光能量不敏感。
在该方法中，所述材料层使所述曝光能量衰减。
在该方法中，所述材料层包括的介电材料通过低温进行沉积并且选自由氧化硅、氮化硅和氮化钛所组成的组。
在该方法中，所述材料层包括通过旋涂所形成的氧化铝（Al2O3）。
该方法进一步包括在所述第二光刻胶层上形成第三光刻胶层，其中，进行所述光刻曝光工艺包括对所述第一光刻胶层、所述第二光刻胶层和所述第三光刻胶层同时进行所述光刻工艺，由此在所述第一光刻胶层内形成所述第一潜在部件，在所述第二光刻胶层内形成所述第二潜在部件，并且在所述第三光刻胶层内形成第三潜在部件。
在该方法中，在朝所述衬底的方向从上往下看时，所述第二潜在部件与所述第一潜在部件重叠。
在该方法中，进行所述光刻曝光工艺包括使用具有相交的第一主部件和第二主部件的图案的光掩模来进行所述光刻曝光工艺；设计所述第一主部件以在所述第一光刻胶层内形成所述第一潜在部件，并且设计所述第二主部件以在所述第二光刻胶层内形成所述第二潜在部件；所述第一主部件包括第一方向上的第一尺寸以及与所述第一方向垂直的第二方向上的第二尺寸；所述第二主部件包括所述第一方向上的第三尺寸以及所述第二方向上的第四尺寸；以及所述第一尺寸大于所述第三尺寸，并且所述第二尺寸小于所述第四尺寸。
根据本发明的另一方面，提供了一种方法，包括：在衬底上形成介电材料层；在所述介电材料层上形成第一光刻胶层；在所述第一光刻胶层上形成中间材料层；在所述中间材料层上形成第二光刻胶层；使用光掩模对所述第一光刻胶层和所述第二光刻胶层进行光刻曝光工艺，由此同时在所述第一光刻胶层内形成第一潜在部件并在所述第二光刻胶层内形成第二潜在部件；使所述第二光刻胶层显影以由所述第二潜在部件形成第一主部件；以及使所述第一光刻胶层显影以由所述第一潜在部件形成第二主部件。
该方法进一步包括：通过至少一次蚀刻工艺将所述第一主部件和所述第二主部件转印至所述介电材料层。
在该方法中，所述介电材料层包括第一层间介电（ILD）材料层和位于所述第一ILD材料层上的第二ILD材料层；以及转印所述第一主部件和所述第二主部件包括将所述第一光刻胶层内的第二主部件转移至所述第一ILD材料层，并且将所述第二光刻胶层内的第一主部件转移至所述第二ILD材料层。
在该方法中，所述第一光刻胶层具有第一曝光阈值；以及所述第二光刻胶层具有小于所述第一曝光阈值的第二曝光阈值。
该方法进一步包括：在所述第一光刻胶层和所述第二光刻胶层之间形成材料层，其中，所述材料层使所述曝光的光衰减。
在该方法中，所述材料层包括的介电材料通过低温进行沉积并且选自由氧化硅、氮化硅和氮化钛所组成的组。
在该方法中，所述材料层包括通过旋涂所形成的氧化铝（Al2O3）。
根据本发明的又一方面，提供了一种方法，包括：接收具有待图案化的第一层和第二层的半导体衬底，每一层都相对于曝光工艺具有不同的相关属性，并且所述第二层位于所述第一层之上；接收所述曝光工艺使用的光掩模，所述光掩模包括图案；进行所述曝光工艺，对所述第一层进行图案化以形成具有第一形状的曝光的第一层；进行所述曝光工艺，对所述第二层进行图案化以形成具有不同于所述第一形状的第二形状的曝光的第二层。
附图说明
当结合附图进行阅读时，通过以下详细描述最好理解本发明的各个方面。需要强调的是，根据工业的标准实践，各种部件没有按照比例绘制。实际上，为了清楚讨论，可随意增大或减小各种部件的尺寸。此外，本发明在各个实例中可重复参考数字和/或字母。这种重复是出于简化和清楚的目的但其自身并不表明所讨论的各个实施例和/或配置之间的关系。而且，在下文的描述中，第一部件形成在第二部件的上方或上可以包括以直接接触的方式形成第一部件和第二部件的实施例，也可以包括在第一部件和第二部件之间形成附加部件，使得第一和第二部件不直接接触的实施例。
图1是根据本发明的方面而构建的示例性光掩模的俯视图；
图2a、图2b、图3和图5是根据本发明的一个或多个实施例采用图1中的光掩模的光刻曝光工艺期间各个曝光强度分布的示图；
图4和图6是根据本发明的一个或多个实施例以及采用图1中的光掩模所构建的相应光刻胶层内的潜在光刻胶图案的俯视图；
图7是图1中的部分光掩模的俯视图；
图8至图19是根据本发明的一个或多个实施例以及采用图1中的光掩模所构建的处于各个制造阶段的半导体结构的截面图；
图20至图22是在一个实施例中根据本发明的各个方面所构建的图19中的部分半导体结构的俯视图；
图23是制作根据本发明的一个或多个实施例所构建的半导体结构的方法的流程图；
图24是根据本发明的一个或多个实施例设计集成电路（IC）方法的流程图；
图25是在一个实施例中采用根据本发明的各个方面的图23的构建方法所制造的半导体结构的俯视图；
图26是根据本发明的各个方面所构建的示例性光掩模的俯视图；
图27和图28是根据本发明的一个或多个实施例在采用图26中的光掩模的光刻曝光工艺期间的各个曝光强度分布的示图；
图29和图30是采用图26中的光掩模以及根据本发明的一个或多个实施例所构建的相应光刻胶层内的潜在光刻胶图案的俯视图；
图31至图38是根据本发明的一个或多个实施例以及采用图26中的光掩模所构建的处于各个制造阶段的半导体结构的截面图；
图39至图41是在各个实施例中根据本发明的各个方面所构建的IC设计图案的俯视图；
图42是在一个实施例中根据本发明的各个方面所构建的半导体结构的截面图。
具体实施方式
应该理解，为了实现各个实施例中的不同特征，以下发明提供了许多不同的实施例或实例。下文描述了部件和配置的具体实例以简化本发明。当然这些仅是实例并不意在进行限定。此外，本发明可以在各个实例中重复参考数字和/或字母。这种重复是出于简化和清楚的目的但其自身并不表明所讨论的各个实施例和/或配置之间的关系。而且，在下文的描述中，第一部件形成在第二部件的上方或上可以包括以接触的方式形成第一部件和第二部件的实施例，也可以包括在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件不直接接触的实施例。
图1是根据本发明的各方面而构建的具有集成电路（IC）设计图案的光掩模（也称为掩模或中间掩模）10的俯视图。应该理解，光掩模10和所包括的IC设计实际上可以是更大和更复杂的光掩模（未示出）的一部分。光掩模10用于在光刻图案化工艺中图案化一层或多层。光掩模10包括光掩模衬底12和在其上形成的IC设计图案。在用于说明的本实例中，IC设计图案包括第一部件14和第二部件16。在本实施例中，第一部件14是定向在第一方向上（诸如图1中的Y轴方向）的线形部件。第二部件16是包括第一部分18和第二部分20的组合部件。第一部分18是定向在第一方向上的线形部件，而第二部分20与第一部分18相交。在本实施例中，第二部分20在与第一方向垂直的第二方向上延伸，其尺寸大于第一部分18的对应尺寸。设计第一部分18以在晶圆的一个材料层内形成第一部件，并且设计第二部分20以在晶圆的另一材料层内形成第二部件。具体地，在一次光刻曝光工艺（诸如紫外（UV）光刻、深紫外（DUV）光刻或超紫外（EUV）光刻技术）中对两个光刻胶层同时进行曝光。在一个实例中，第一部件14和第一部分18限定金属线，而第二部分20限定通孔部件。
可选地，IC设计图案可以在光刻图案化数据文件中进行限定，并且通过诸如带电粒子束（包括电子束）的其他曝光系统，以适合的模式（诸如以光栅模式或向量模式直写或者采用数字图案产生器）将该IC设计图案转印至材料（例如，光刻胶）层。在电子束光刻中，光刻胶层通常被称为对电子束敏感的抗蚀层（e-beam sensitive resist layer）。
如下文具体所述，将限定在光掩模10上的IC设计图案用于光刻工艺中以同时曝光涂覆在衬底（诸如半导体晶圆）上的两个光刻胶层，从而在两个光刻胶层上分别形成两个不同的图案。两个光刻胶层包括第一光刻胶层和设置在第一光刻胶层上方的第二光刻胶层。
参照图2a至图6，一种描述两个光刻胶层30和40（分别在图4和图6中）曝光的方式是考虑两层的曝光强度。图2a示出了第二（层30）光刻胶层的曝光，在本实施例中，第二光刻胶层为两个光刻胶层中的上部。在图2a的右侧是标有各个强度等级的曝光强度坐标。在本实例中，曝光强度的单位是在0至1的范围内变化的相对单位。在这种情况下，“1”代表在光线到达光刻胶层之前，曝光系统的100%的曝光强度。图3以曲线图的方式示出了在要曝光的光刻胶层的整个宽度上（水平坐标）的曝光强度分布（垂直坐标）。在本实施例中，选择第二光刻胶层30，使得其对0.2（由图3中的线Tb标出，并且也在图2a的曝光刻度中示出）以上的曝光强度有反应。结果，在光刻胶层30内形成部件32和34。
图2b示出了第一（层40）光刻胶层的曝光，在本实施例中，第一光刻胶层是下层。举例来说，图2b所示的曝光强度与图2a所示的曝光强度相同，但是在每一个实施例中并不这样要求。除了具有不同的线Ta以外，图5是与图3相同的曲线。在本实施例中，选择光刻胶层40使得其对0.4（由图5中的线Ta标出，并且也在图2b的曝光刻度中示出）以上的曝光强度有反应。结果，在光刻胶层40内形成部件42。
通过光刻曝光工艺在光掩模10中所限定的图案，在第一光刻胶层和第二光刻胶层上分别形成潜在图案（latent pattern）。光刻胶层的潜在图案是指光刻胶层上的曝光图案，其诸如通过显影工艺，最终变为物理光刻胶图案。在这种情况下，图4和图6所示的潜在图案是曝光强度等于或大于相应的曝光阈值时，曝光部分的对应图像。
在本实施例中，如图4所示，第二光刻胶层30上的潜在图案包括第一部件32和第二部件34。如图6所示，第一光刻胶层40上的潜在图案包括一个部件42。第二光刻胶层30上的潜在图案和第一光刻胶层40上的潜在图案彼此不同。因此，通过一次曝光工艺，两个光刻胶层被曝光为相应的图案。在下文中进一步对其进行解释。
每一种光刻胶材料相对于辐照（例如，EUV系统的曝光光束）都具有其对应的曝光阈值。当曝光强度（也称为曝光量）等于或大于曝光阈值时，光刻胶的相应部分在化学性质上发生改变，使得在显影工艺中对其进行显影（例如，当光刻胶为正性时，通过显影剂将其去除）。当曝光强度小于曝光阈值时，光刻胶的相应部分在化学性质上没有发生进行显影的变化（例如，当光刻胶为正性时，其在显影工艺期间仍保留）。应当理解，术语“已改变”意味着光刻胶已彻底改变以至于会做出不同的反应，例如，在显影工艺中，经过曝光的正性光刻胶发生反应。在一个实例中，当光刻胶是正性时，在显影工艺中通过适合的显影剂仅去除用等于或大于曝光阈值的曝光强度进行曝光光刻胶的部分。光刻胶中的其他未经曝光或通过小于曝光阈值的曝光强度进行曝光的部分在显影工艺之后仍然保留。
在另一个实例中，当光刻胶为负性时，在显影工艺中通过适合的显影剂去除光刻胶中未经曝光或通过小于曝光阈值的曝光强度进行曝光的部分。光刻胶中通过等于或大于曝光阈值的曝光强度进行曝光的其他部分在显影工艺之后仍然保留。
在本实施例中，第一光刻胶层和第二光刻胶层都为正性。在使用光掩模10的光刻曝光工艺中，由于一种或多种因素，对第一光刻胶层和第二光刻胶层这两者进行曝光从而分别形成如图6和图4所示的相应的潜在图案。
在一个实施例中，对第一光刻胶层和第二光刻胶层进行设计以具有不同的曝光阈值。第一光刻胶层具有相对高的曝光阈值，而第二光刻胶层具有相对低的曝光阈值，即，小于第一光刻胶层的曝光阈值。因此，使光掩模10中的第一部件14和第二部件16都成像至第二光刻胶层30以形成包括第一潜在部件32和第二潜在部件34的第二潜在图案。因为第二部件16包括与第一部分18重叠的第二部分20，所以第二潜在部件34具有如图4所示的突出部分。
对于第一光刻胶层40，由于其具有较高的曝光阈值，所以通过光刻曝光工艺在其上形成的第一潜在图案不同于第二光刻胶层30的第二潜在图案。图5示出了沿着A-A’线的曝光强度，其具有与第一部件14相关联的第一峰值44和与第二部分20相关联的第二峰值46。选择第一光刻胶层40的曝光阈值以大于第一峰值44的最大曝光强度并且低于第二峰值46的最大曝光强度。因此，限定在光掩模10内的第一部件14和第二部件16的第一部分18没有成像至第一光刻胶层40。通过光刻曝光工艺使第二部件16的第二部分20成像至第一光刻胶层40，由此形成如图6所示的潜在部件42。通过对限定在光掩模10内的IC设计图案的各种尺寸（掩模或DOM的尺寸）进行适当选择，第一潜在图案和第二潜在图案以最佳焦距（BF）内的适当尺寸（晶圆或DOF的尺寸）形成在对应的光刻胶层上。在本实例中，根据第一尺寸偏差来调整第一部件14和第一部分18以在第二光刻胶层中形成具有合适尺寸的潜在图案。以不同于第一尺寸偏差的第二尺寸偏差来调整第二部分20从而在第一光刻胶层内形成具有合适尺寸的对应潜在图案。
在另一个实施例中，提供衰减机制，使得第一光刻胶层的曝光强度小于第二光刻胶层的曝光强度从而在相应的光刻胶层上形成不同的潜在图案。在本实施例中，第一光刻胶层的曝光阈值可以被选择为与第二光刻胶层的曝光阈值相同或者可选地不同。在一个实例中，第二光刻胶层使曝光光线变弱，使得只有部分曝光光束到达第一光刻胶层。在另一个实例中，将衰减材料层介于第一光刻胶层和第二光刻胶层之间。衰减材料层吸收曝光光线使得到达第一光刻胶层40的曝光光束仅是投射在第二光刻胶层30上的曝光光线的一部分。因此，第一光刻胶层40的曝光强度小于第二光刻胶层30的曝光强度。因此，基于曝光强度和曝光阈值，第一光刻胶层40上的潜在图案不同于形成在第二光刻胶层30上的图案。具体地，当与第一光刻胶层相关联的第一曝光阈值大于第一峰值44的最大曝光强度并且低于第二峰值46的最大曝光强度时，使限定在光掩模10内的第一部件14和第二部件16的第一部分18没有成像至第一光刻胶层40。通过光刻曝光工艺使第二部件16的第二部分20成像至第一光刻胶层40，由此形成如图6所示的潜在部件42。作为对比，与第二光刻胶层相关联的第二曝光阈值低于第一峰值44的最大曝光强度和第二峰值46的最大曝光强度，使限定在光掩模10内的第一部件14和第二部件16都成像至第二光刻胶层30。
在各个实施例中，通过借助于调整光刻胶材料而适当选择曝光阈值，借助于各种衰减机制（光刻胶或插入衰减材料层）而选择曝光强度，调节IC设计图案的各种尺寸或它们的组合，可以在相应的光刻胶层上形成具有适合尺寸的不同图案。
此后，对两个光刻胶层进行显影以在第一光刻胶层内形成第一光刻胶图案，而在第二光刻胶层内形成第二光刻胶图案。其他操作步骤接着将两个光刻胶图案转印至衬底。在一个实例中，应用一个或多个蚀刻操作以将两个光刻胶图案转印至衬底上相应的下覆材料层。
通过所公开的方法，利用一次光刻曝光工艺，对两个光刻胶层同时进行曝光以形成相应的图案。因此，减小制造成本和制造周期时间。其他益处可以在各个实施例中体现。在一个实施例中，由于通过相同的IC设计图案印刷两个相应的图案，因此，转印至下覆材料层的这两个相应的图案是固有地进行对准。
在本实施例中，光刻曝光工艺采用诸如UV、DUV或EUV的光子，使用光掩模并且将IC设计图案限定在光掩模内。在这种情况下，仅用一个光掩模来在两个相应的光刻胶层内形成两个不同的图案。减少了光刻曝光工艺中所用的光掩模的个数并且降低了相关的光掩模成本。
在另一个实施例中，带电粒子在光刻曝光工艺中用作辐照束。在这种情况下，可以在数据文件中限定IC设计图案，并且选择对诸如电子束的带电粒子敏感的抗蚀剂敏感材料。
在下文中，进一步地描述根据各个实施例对用于同时图案化两个光刻胶层的方法和由此制得的半导体结构。
图7是在一个实施例中根据本发明的各方面而构建的具有IC设计图案的光掩模10的光掩模部分50的俯视图。光掩模50包括光掩模衬底12和在其上形成的IC设计图案。在诸如UV和DUV光刻技术的一个实施例中，光掩模衬底12包括诸如熔融石英的透明衬底。IC图案形成在光掩模衬底12上，并且被限定在诸如铬（Cr）的不透明材料层内。
在诸如EUV技术的另一个实施例中，光掩模50是反射光掩模。示例性的反射光掩模可以包括低热膨胀材料（LTEM）的衬底12。反射多层（ML）沉积在衬底上，并且吸收层沉积在反射ML上方，进一步对吸收层进行图案化以限定IC图案。应该理解，其他配置以及包括或省略各项是可能的。例如，可以在反射ML和吸收层之间形成覆盖层。在另一个实例中，保护层可以形成在吸收层上。
在其他实施例中，为了增强图像分辨率，光掩模50可以为移相掩模（PSM），诸如衰减PSM或交替PSM。
在本实施例中，IC设计图案16包括第一部件18和与第一部件18相交的第二部件20。设计第一部件18和第二部件20，以在电路衬底（诸如半导体晶圆）上的第一材料层内形成第一集成电路部件（也称为第一主部件）。对第二部件20也进行设计，以在电路衬底上的第二材料层内形成第二集成电路部件（也称为第二主部件）。第二材料层位于第一材料层的下方。第一部件18是在Y轴方向上的线形部件。在本实施例中，设计IC设计图案16以形成部分互连结构。在又一个实施例中，设计第一部件18以形成电路衬底内的金属线。设计第二部件20以形成通孔部件从而将金属线连接和电耦合至通孔下方的金属层内的另一条金属线上。可选地，设计第二部件20以形成接触部件从而将金属线连接和电耦合至电路衬底内的栅电极或掺杂的半导体部件（诸如源极或漏极）。
第二部件20在X轴方向上延伸，其在X轴上的尺寸大于第一部件18对应的尺寸。具体地，第一部件18在X轴方向的尺寸为Lx，在Y轴方向上的尺寸为Ly。第二部件20在X轴方向的尺寸为Vx，在Y轴方向的尺寸为Vy。在本实施例中，Ly大于Vy，并且Lx小于Vx。在又一个实施例中，对准第二部件20和第一部件18使得它们在X轴方向上共心。
举例来说，以下描述了在半导体结构100中使用图7的光掩模50，图8至图19示出了处于各个制造阶段的半导体结构100。
参照图8，提供半导体衬底102。在本实施例中，半导体衬底102包括硅。可选地，衬底102包括锗、硅化锗或其他适合的半导体材料，诸如金刚石、碳化硅或砷化镓。衬底102还可以包括附加的部件和/或材料层，诸如形成在衬底内的各种隔离部件。衬底102可以包括被配置为和耦合为形成各种器件和功能部件的各种p型掺杂区和/或n型掺杂区。可利用适合的工艺（诸如各个步骤和技术中的离子注入）来实现所有掺杂部件。衬底102可以包括其他部件，诸如浅沟槽隔离（STI）部件。衬底102也可以包括部分互连结构，该互连结构包括：金属线，位于各个金属层内；通孔部件，提供相邻金属层内的金属线之间的垂直连接；以及接触部件，提供第一金属层内的金属线和衬底上各种器件的部件（诸如栅极、源极和漏极）之间垂直连接。
仍然参照图8，各种材料层形成在衬底102上。在本实施例中，介电材料层104形成在衬底102上。介电材料层104可以包括多个介电薄膜。在本实施例中，介电材料层104包括形成在衬底102上的第一层间介电（ILD）材料104A。第一ILD材料层104A包括介电材料，诸如氧化硅、低k介电材料、其他适合的介电材料或它们的组合。
介电材料层104包括形成在第一ILD材料层104A上方的第二ILD材料层104B。第二ILD材料层104B在组成和形成方面类似于第一ILD材料层104A。例如，第二ILD材料层104B包括介电材料，诸如氧化硅、低k介电材料、其他适合的介电材料或它们的组合。
介电材料层104包括形成在第一ILD材料层和第二ILD材料层之间的蚀刻停止层104C。蚀刻停止层104C对ILD材料具有蚀刻选择性，并且在后续的图案化ILD材料层的操作中具有停止蚀刻的功能。蚀刻停止层104C在组成上不同于ILD材料，并且包括另一介电材料，诸如氮化硅、氮氧化硅或碳化硅。可以通过适合的技术（诸如化学汽相沉积（CVD）、旋涂或其他适合的方法）来沉积各种介电材料。
随后，两个光刻胶层形成在介电材料层104上。具体地，第一光刻胶层108形成在介电材料层104的上方。通过旋涂或其他适合的技术来形成第一光刻胶层108。第二光刻胶层112形成在第一光刻胶层108的上方。通过旋涂或其他适合的技术来形成第二光刻胶层112。可以在涂覆每一光刻胶层之后进行诸如烘焙的其他步骤。根据各个实施例，第一光刻胶层和第二光刻胶层可以具有彼此类似或不同的组成。
在一个实施例中，第二光刻胶层112不同于第一光刻胶层108，并且直接形成在第一光刻胶层108上。第一光刻胶层和第二光刻胶层被配置为仅仅溶于单独的、相应的显影剂中。具体来说，第一显影剂用于使第一光刻胶层108显影，而第二显影剂用于使第二光刻胶层112显影。第一显影剂不同于第二显影剂。第一光刻胶层可溶于第一显影剂，但是不溶于第二显影剂。第二光刻胶层可溶于第二显影剂，但是不溶于第一显影剂。在一个实例中，选择第一光刻胶层和第二光刻胶层以具有不同的曝光阈值。在另一个实例中，第二光刻胶层112在光刻曝光工艺中使曝光光束衰减，使得部分吸收投射在第二光刻胶层112上的曝光光束，从而只有部分曝光光束到达第一光刻胶层108。因此，第一光刻胶层和第二光刻胶层的曝光强度不同。具体来说，第一光刻胶层108的曝光强度小于第二光刻胶层112的曝光强度。在这种情况下，选择相同或不同的第一光刻胶层和第二光刻胶层的曝光阈值。在另一个实例中，第一光刻胶层108的厚度在约40nm至约60nm之间的范围内。在另一个实例中，第二光刻胶层112的厚度在约20nm至约40nm之间的内范围。
在另一个实施例中，材料层110形成在第一光刻胶层和第二光刻胶层之间。在该实施例中，两个光刻胶层的组成可以相同或不同。介于其间的材料层110具有一种或多种功能。在一个实例中，如果这两个光刻胶层都可溶于相同的显影剂，材料层110将第一光刻胶层和第二光刻胶层彼此隔离。在另一个实例中，材料层110用于吸收曝光光束，使得投射在第二光刻胶层112上的曝光光束被部分吸收，从而只有部分曝光光束到达第一光刻胶层108。因此，第一光刻胶层108的曝光强度小于第二光刻胶层112的曝光强度。在另一个实例中，材料层110在图案化介电材料层104的后续操作中用作硬掩模。在涂覆第二光刻胶层112之前，材料层110形成在第一光刻胶层108上。
材料层110包括介电材料，诸如氧化铝（Al2O3）、氧化硅（SiO2）、氮化硅（SiN）、氧化钛（TiO）或其他适合的材料。通过旋涂或低温沉积形成材料层110而没有损害下面的光刻胶层108。例如，通过旋涂来沉积包括氧化铝的材料层110。在另一个实例中，通过低温沉积（诸如低温下的CVD）来形成包括氧化硅、氮化硅或氧化钛的材料层。在一个实例中，材料层110的厚度在约10nm和约20nm之间的范围内变化。
在另一个实施例中，第二材料层106形成在介电材料层104和第一光刻胶层108之间。在本实施例中，第二材料层106在图案化介电层104的后续操作中用作硬掩模层。第二材料层106可以与材料层110不同或者相同。例如，第二材料层106可以包括氧化铝。在涂覆第一光刻胶层108之前，第二材料层106形成在介电材料层104上。第二材料层106可以包括一个或多个薄膜以强化图案化介电材料层104的操作。
参照图9，采用光掩模50来实施光刻曝光工艺以同时对第一光刻胶层和第二光刻胶层进行曝光，由此在相应的光刻胶层上形成潜在图案。在光刻曝光工艺中，使限定在光掩模50内的IC设计图案成像至第二光刻胶层112和第一光刻胶层108。第一潜在图案形成在第一光刻胶层108内，而第二潜在图案形成在第二光刻胶层112内。潜在图案被称为光刻胶层中已经被曝光但还未被显影的部分。如上参照图1至图6所述，由于不同的曝光强度、不同的曝光阈值或两者兼有，第一潜在图案和第二潜在图案彼此不同。然而，由于第一潜在图案和第二潜在图案都是被限定在光掩模50上的相同IC图案的图像，所以第一潜在图案和第二潜在图案相关。在下文中参考其他图形进一步对其进行描述。在本实例中，第一潜在图案包括与通孔部件20相关联的第一潜在部件42，而第二潜在图案包括与被限定在光掩模50中的金属线部件18和通孔部件20相关联的第二潜在部件34。如以上参考光掩模10提到的，参考图4和图6描述潜在部件42和34的俯视图。
光刻曝光工艺可以具有本领域已知的各种类型，包括使用氟化氪（KrF）准分子激光器、氟化氩（ArF）准分子激光器、ArF浸没式光刻或EUV的曝光系统。可以在光刻曝光工艺之后进行诸如曝光后烘焙（PEB）的其他操作。
参照图10，通过相应的显影剂使第二光刻胶层112显影。在本实施例中，第一光刻胶层和第二光刻胶层都是正性的。在显影剂中去除曝光的部分（第二潜在部件34），由此形成图案化的第二光刻胶层，其具有与第二潜在部件34相关联的开口118。可以在显影工艺后进行诸如硬烘的其他操作。
参照图11，应用蚀刻工艺以选择性地蚀刻材料层110并且移除材料层110中与开口118对准的部分。适当地选择蚀刻工艺和蚀刻剂以进行选择性蚀刻而不会损坏光刻胶。
参照图12，通过相应的显影剂使第一光刻胶层118显影。在本实施例中，第一光刻胶层是正性的。在显影剂中去除曝光部分（第一潜在部件42），由此形成图案化的第一光刻胶层，其具有与第一潜在部件42相关联的开口120。可以在显影工艺后进行诸如硬烘的其他操作。
参照图13，应用另一蚀刻工艺以选择性地蚀刻第二材料层106，并且去除第二材料层106中与开口120对准的、未被图案化的第一光刻胶层108覆盖的部分。适当地选择蚀刻工艺和蚀刻剂以进行选择性蚀刻而不会损坏光刻胶。
参照图14，应用蚀刻工艺以选择性地蚀刻在开口120内的第二ILD材料层104B，由此在第二ILD材料层104B内形成沟槽122。蚀刻工艺终止于蚀刻停止层104C。适当地选择蚀刻工艺以形成沟槽122。例如，可以应用干蚀刻、湿蚀刻或它们的结合以将开口120转印至第二ILD材料层104B，从而形成沟槽122。
参照图15，应用另一蚀刻工艺以选择性地蚀刻沟槽122内的蚀刻停止层104C。适当地选择蚀刻工艺以形成沟槽122。在一个实例中，可以应用湿蚀刻以形成蚀刻停止层104C的开口。例如，当蚀刻停止层104C包括氧化硅时，氟化氢（HF）可以用作蚀刻剂以对蚀刻停止层进行蚀刻。
参照图16，应用修边工艺（trimming process）以清除光刻胶层112，由此将开口118从第二光刻胶层112转印至第一光刻胶层108。通过修边工艺来去除第二光刻胶层112和第一光刻胶层108中未被覆盖的部分。在一个实施例中，修边工艺类似于光刻胶剥离工艺。例如，修边工艺应用湿式剥离。
参照图17，应用蚀刻工艺以蚀刻开口118内的第二材料层106，由此将开口118转印至第二材料层106。在一个实施例中，第二材料层106和材料层110包括相同的材料（诸如氧化铝），蚀刻工艺形成第二材料层106的开口，并且也将材料层110去除。
参照图18，应用另一蚀刻工艺，使用第二材料层106作为蚀刻掩模以选择性地蚀刻第一ILD材料层104A和第二ILD材料层104B，由此在第一ILD材料层104A内形成用于通孔部件的第一沟槽124，以及在第二ILD材料层104B内形成用于金属线的第二沟槽126。在本实施例中，第一ILD材料层和第二ILD材料层包括相同的介电材料。蚀刻工艺使第一和第二ILD材料层都凹进。适当选择蚀刻工艺以进行选择性蚀刻。例如，可以应用干蚀刻以在相应的ILD材料层内形成通孔沟槽124和金属线沟槽126。
在一些实施例中，另一蚀刻停止层设置在衬底102和第一ILD材料层104A之间，使得蚀刻工艺适当地停止于蚀刻停止层。在这种情况下，可以随后通过另一蚀刻形成蚀刻停止层的开口以用于适当的电连接。在另一实施例中，在第一ILD材料层下方形成下覆的金属层，并且使通孔沟槽126准确地与下覆的金属线对准以用于电连接。随后可应用其他操作。例如，可以通过湿式剥离或等离子灰化来去除第一光刻胶层108。
尽管根据一个或多个实施例，以上提供了形成通孔沟槽124和金属线沟槽126的步骤，但是其他步骤可选地适用于采用图案化的第一光刻胶层和第二光刻胶层来形成通孔沟槽124和金属线沟槽126。例如，如图13所示，在使第二材料层106图案化之后，如图18所示，应用单次蚀刻工艺以在相应的ILD材料层内形成通孔沟槽124和金属线沟槽126。当根据蚀刻速率适当地选择各种材料（包括光刻胶层、材料层110、第二材料层106和ILD材料层）时，可实现这一步骤。在又一实例中，可略去蚀刻停止层104C。
在没有材料层110的另一个实施例中，省略应用于材料层110的各种蚀刻操作。
参照图19，通过适当的步骤形成通孔部件128和金属线130。在一个实施例中，通过沉积（诸如物理汽相沉积（PVD）），将诸如金属或金属合金的导电材料填充在通孔沟槽124和金属线沟槽126（图18）内。应用化学机械抛光（CMP）工艺以去除多余的导电材料，并且使顶面平坦化。
在另一个实施例中，第二材料层106可以用作抛光停止层，并且在CMP工艺后，可以通过蚀刻工艺移除。在具体实例中，铜用作导电材料。在又一个实例中，通过PVD形成铜晶种层。此后，通过镀的方法将大块铜填充在沟槽124和126内。随后，应用CMP工艺以去除多余的铜并且使顶面平坦化。在又一个实施例中，在用导电材料填充沟槽之前，在通孔沟槽124和金属线沟槽126的侧壁上形成诸如氮化钛的内衬材料。通过诸如PVD或CVD的适当技术来沉积内衬层。内衬层可用作扩散阻挡和粘合层以使互连结构一体化。
尽管未示出，但是可存在其他工艺操作以形成诸如源极和漏极区的各种掺杂区和/或诸如栅极电极的器件部件。在一个实例中，衬底可以选择性包括通过所公开的方法而被图案化的其他材料层，诸如另一图案化的金属层。在另一个实例中，可对衬底应用附加的图案化步骤以形成栅叠层。在另一个实例中，通过诸如离子注入的常规掺杂工艺来形成具有n型掺杂物或者具有p型掺杂物的源极和漏极部件。
图20是金属线130的俯视图。图21是通孔部件128的俯视图。在一个实例中，通孔部件128在俯视图中为椭圆形。图22是通孔部件128和金属线130共同的俯视图以更好地示出它们之间的空间关系。在该俯视图中，由于对应的金属线沟槽126和通孔沟槽124分别是由潜在部件34和42转印而成，所以金属线130类似于图4中的潜在部件34，而通孔部件128类似于图6中的潜在部件42。在图20中，金属线包括作为图7中的IC设计图案所限定的第一部件18和第二部件20的图像的相对的平直部分132和通孔连接部分134。通孔连接部分134在X轴方向上的最大尺寸大于平直部分132的最大尺寸。
因为二者都是光掩模50所限定的相同IC图案的图像，所以潜在部件34和42固有地相关。因此，从几何学（形状和大小）的角度来说，金属线130和通孔部件128彼此固有地相关。也就是说，通孔部件128和金属线130的通孔连接部分134空间相关，因为二者都是第二部件20的图像。
如图22所示，通孔部件128和金属线130的通孔连接部分134与共同的中心点136同心。此外，通孔部件128的侧壁轮廓和通孔连接部分134的侧面轮廓在几何上是类似的，但是具有不同的大小，在下文中进一步对其进行描述。在俯视图中，通孔部件128（或金属线130的通孔连接部分134）的侧壁轮廓是其边缘的轮廓线。通孔部件128在大小上小于金属线130的通孔连接部分134。在通孔部件128的边缘（侧壁）和通孔连接部分134的边缘之间存在偏移（offset）。在图22中通过箭头线示出了各个位置处的通孔部件128的边缘和通孔连接部分134的边缘之间的最小边缘距离。不同位置处的最小边缘距离相同。特别地，位于左侧和右侧的各个最小边缘距离相同。
所公开方法的各个应用中可以具有各种优点。在一个实例中，通孔部件128和金属线130是固有地并且始终对准的。如果在使第一光刻胶层和第二光刻胶层曝光的曝光工艺中存在任何覆盖误差，则在下面的部件中也存在相应的覆盖误差。通孔部件128和金属线130一起改变但在它们之间没有相对位移（覆盖误差）。当曝光源的强度变化时，第一光刻胶层和第二光刻胶层上的潜在图案也经历了相同的变化。因此，通孔部件128和金属线具有相同的空间关系，这包括同心、几何尺寸的相似性以及相同的最小距离。换言之，通孔部件128和金属线130是空间同步的，排除了各种变化。
图23是根据一个或多个实施例的各方面而构建的通过单次曝光工艺，将两个光刻胶层曝光为具有相应潜在图案的方法200的流程图。方法200起始于步骤202，提供诸如半导体晶圆的衬底。衬底还可以包括一个或多个材料层，诸如一个或多个图案化层或一个或多个待图案化的层。
在步骤204中，在衬底上形成第一光刻胶层。形成第一光刻胶层包括通过诸如旋涂的适合的技术在衬底上涂覆第一光刻胶层。其他诸如烘焙的制造步骤也可以应用于第一光刻胶层。
在步骤206中，第二光刻胶层形成在第一光刻胶层上。形成第二光刻胶层包括通过诸如旋涂的适合技术在衬底上涂覆第二光刻胶层。其他诸如烘焙的制造步骤也可以应用于第二光刻胶层。
第一光刻胶层和第二光刻胶层在组成上可以相同或不同。在一个实施例中，第二光刻胶层在曝光阈值方面不同于第一光刻胶层。在另一个实施例中，第二光刻胶层不同于第一光刻胶层，因为它们用不同的显影剂进行显影并且彼此不溶于对方的显影剂。在另一个实施例中，材料层介于第一光刻胶层和第二光刻胶层之间以用于隔离、衰减和/或用作蚀刻掩模。
方法200继续至步骤208，并且进行光刻曝光工艺以同时对第一光刻胶层和第二光刻胶层进行曝光，由此在第一光刻胶层内形成第一潜在图案，而在第二光刻胶层内形成第二潜在图案。第一图案和第二图案彼此不同，并且限定了不同材料层内要形成的相应图案。通过曝光阈值、曝光强度的衰减以及根据不同的尺寸偏差来调节相应的IC设计图案，从而调整第一潜在图案和第二潜在图案的各个尺寸。曝光源可以为UV、DUV、EUV或诸如电子束的带电粒子。在一个实施例中，光刻曝光工艺采用其上限定有IC设计图案的光掩模。在各个实例中，光掩模可以为穿透式的（诸如在UV和DUV中）或反射式的（诸如在EUV中）。在另一个实施例中，将IC设计图案限定在数据文件中，并且通过直写或其他诸如数字图案发生器的适合技术将其转印至光刻胶层。可应用其他步骤。在一个实施例中，在光刻曝光工艺后，可将曝光后烘焙工艺应用于第一光刻胶层和第二光刻胶层。
方法200继续至步骤210，使第二光刻胶层显影而形成图案化的第二光刻胶层。具有第二潜在图案的第二光刻胶层被转化为具有各种开口的图案化第二光刻胶层。在一个实施例中，第二光刻胶层是正性的，通过相应的显影剂去除第二光刻胶层中与第二潜在图案相关联的部分，从而在第二光刻胶层（第二光刻胶层具有从第二潜在图案转化而来的第二图案）内形成开口。
方法200继续至步骤212，通过使第一光刻胶层显影而形成图案化的第一光刻胶层。具有第一潜在图案的第一光刻胶层被转化为具有各种开口的图案化第一光刻胶层。在一个实施例中，第一光刻胶层是正性的，通过相应的显影剂去除第一光刻胶层中与第一潜在图案相关联的部分，从而在第一光刻胶层内形成开口。此后，可以应用其他步骤。在一个实施例中，可以一个或多个烘焙工艺共同或分别地应用于第一光刻胶层和第二光刻胶层。
方法200继续至步骤214，将第一图案和第二图案转印至衬底或衬底上的下覆材料层。操作214可以包括一个或多个蚀刻工艺，诸如与图8至图19相关联的各个实施例。在一个实施例中，在相应的ILD材料层内形成通孔沟槽和金属线沟槽。在方法200之前、期间和之后可以进行其他制造操作。在一个实施例中，然后执行包括金属沉积和CMP的步骤以形成重叠和对准的通孔部件（或接触部件）和其金属线。
本发明还提供了一种制造光掩模（诸如光掩模50）的方法，该掩模可用于图23的方法200。图24是生成用于制作掩模的IC设计图案的方法250的流程图。
方法250开始于步骤252，接收包括第一层图案和第二层图案的IC设计布局。设计第一层图案从而通过光刻曝光工艺使第一光刻胶层曝光，并且在衬底（诸如半导体晶圆）的第一材料层内形成第一层图案，同时设计第二层图案以通过光刻曝光工艺使第二光刻胶层曝光，并且在覆盖第一材料层的第二材料层内形成第二层图案。在用作说明的一个实施例中，第一层图案包括具有通孔部件（或多个通孔部件）的通孔图案，而第二层图案是具有一条金属线（或多条金属线）的金属线图案。
方法250继续至步骤254，根据第一偏差（第一尺寸偏差）来调节第一层图案的尺寸。基于第一光刻胶层的第一曝光强度和第一光刻胶层的第一曝光阈值来确定第一偏差，使得第一光刻胶层被曝光以形成具有适当尺寸的第一潜在图案，最终形成具有适当尺寸的通孔部件。
方法250继续至步骤256，根据第二偏差（第二尺寸偏差）来调节第二层图案的尺寸。基于第二光刻胶层的第二曝光强度和第二光刻胶层的第二曝光阈值来确定第二偏差，使得第二光刻胶层被曝光以形成具有适当尺寸的第二潜在图案，最终形成具有适当尺寸的金属线。由于基于不同标准来确定第一偏差和第二偏差中的每一个，所以第一偏差和第二偏差彼此不同。
通过第一层图案和第二层图案的不同偏差，实现了第一层图案和第二层图案之间的强度差异。如图5的实例所示，由于不同的偏差，与第一层图案相关联的强度峰值46不同于（具体地，大于）与第二层图案相关联的强度峰值44。由于强度差异，可以选择性地使第一层图案成像至第一光刻胶层，而没有使第二层图案成像至第一光刻胶层（诸如通过选择不同的曝光阈值和/或衰减）。可以通过各种方法（诸如如图39至图41中所示的方法）实现强度差异。
方法250继续至步骤258，将第一调节层图案和第二调节层图案进行组合以形成组合的IC设计图案。组合的IC设计图案是第一调节布局图案和第二调节布局图案的总和。例如，参照图7，第一调节图案包括通孔部件20，而第二调节图案包括金属线18。组合的IC设计图案包括部件16（包括通孔部件20和金属线18）。第一调节图案和第二调节图案根据其在衬底上形成的空间关系（通孔图案和金属线图案之间的空间关系）而组合在一起。在本实施例中，在俯视图中，当通孔部件和金属线部件形成在衬底内时，使它们对准并且重叠。如图22所示，即使在半导体衬底内，通孔部件128在X轴方向上的尺寸小于金属线30相应的尺寸，但是在如图7所示的实例中，由于第一偏差和第二偏差不同，所以在组合的IC设计图案中，通孔部件20具有尺寸Vx，而金属线18具有小于Vx的尺寸Lx。
方法250继续至步骤260，根据用于光掩模（或当光刻曝光工艺使用诸如电子束的带电粒子时，可选地用于直写）的组合的IC设计图案，生成下线数据（tape out data）。下线数据包括以适当的数据格式（诸如以GDS格式）限定的组合的IC设计图案。
方法继续至步骤262，通过在其上限定的组合的IC设计图案来制造光掩模。光掩模的制造基于具有组合的IC设计图案的下线数据。在一个实例中，光掩模的制造包括在光掩模衬底上沉积不透明的材料层（诸如铬）以及通过电子束或其他合适的技术对不透明的材料层进行图案化。在用于EUV曝光工艺的另一个实施例中，光掩模的制造包括沉积ML反射材料层、吸收层和其他材料层（诸如覆盖层和保护层），然后通过电子束或其他合适的技术对不透明材料层进行图案化。在使用相移掩模的另一个实例中，光掩模的制造包括沉积材料层和/或对沉积的材料层进行图案化。
图25示出了根据方法200所形成的半导体结构280。半导体结构280包括半导体衬底282和各种IC器件，诸如存储设备中的随机存取存储器（RAM）阵列。半导体结构280也包括连接各种IC器件的互连结构以形成功能电路。互连结构包括一个或多个金属层和通孔部件以连接相邻金属层内的金属线。如图25所示，互连结构包括具有多条金属线284的金属层和位于金属层下方的通孔层。通孔层包括与相应的金属线284对齐并且连接的多个通孔部件286。通孔部件286和金属线284的形成应用了图23中的方法200（诸如图8至图19所述的方法）。通过图24中的方法250来形成下线数据或光掩模。由于通孔部件286与金属线284固有地对准，所以工艺窗口增大并且使设计规则紧密（tight）以实现高封装密度。
图26至图30提供了采用了以单次曝光限定多层（通过一次光刻曝光工艺对两个光刻胶层进行曝光）的方法的应用的实施例。在该实施例中，由此形成栅极的接触部件（也称作MP部件）和诸如源极或漏极的掺杂区的接触部件（也称作MD部件）。出于简化，这里不再重复类似部件的描述。
图26是根据本发明实施例而构建的具有IC设计图案的光掩模290的俯视图。光掩模290包括光掩模衬底12和在其上形成的IC设计图案。根据各个实施例，光掩模290可以为UV掩模、DUV掩模、EUV掩模或PSM。
在本实施例中，IC设计图案包括MP部件292和294以及MD部件296。设计MP部件292和294以形成栅极的接触件；并且设计MD部件296以形成掺杂区的接触件。
采用光掩模290，通过单次曝光工艺使涂覆在电路衬底（诸如半导体晶圆）上的两个光刻胶层同时曝光。第一光刻胶层位于第二光刻胶层的下方。在图27中示出了第二光刻胶层的曝光强度，而在图28中示出中第一光刻胶层的曝光强度。格式、各种标记和强度刻度类似于图3和图4。在本实施例中，第一光刻胶层和第二光刻胶层彼此不同。第一光刻胶层具有第一曝光阈值而第二光刻胶层具有小于第一曝光阈值的第二曝光阈值。因此，通过光刻曝光工艺。因此，通过光刻曝光工艺，如图30所示，在第一光刻胶层内形成第一潜在图案，并且如图29所示，在第二光刻胶层内形成第二潜在图案。由于不同的曝光阈值，第一潜在图案和第二潜在图案彼此不同。特别地，当适当地选择曝光阈值时，第一潜在图案仅包括MD部件296而第二潜在图案包括MD部件296和MP部件292和294。
图31至图38是处于各个制造阶段的半导体结构300的截面图。半导体结构300包括要通过用单次曝光限定多层图案的方法而形成的MP和MD接触件。在下文中描述半导体结构300及其制作方法。
参照图31，提供半导体衬底102。在本实施例中，栅极（包括栅极介电质和栅极电极）302形成在衬底102上。栅极302的形成包括沉积和图案化。诸如源极和漏极的其他部件通过适合的技术（诸如离子注入）形成在衬底102上。在本实施例中，源极和漏极形成在栅极302的侧面。
各种材料层形成在衬底102和栅极302上。介电材料层304形成在衬底102上。在本实施例中，介电材料层304包括ILD材料层，诸如氧化硅、低k介电材料、其他适合的介电材料或它们的组合。在另一个实施例中，介电材料层304可以包括一个或多个介电薄膜。
随后，在介电材料层304上形成两个光刻胶层。具体地，第一光刻胶层108形成在介电材料层304的上方。第二光刻胶层112形成在第一光刻胶层108的上方。可以在涂覆每一光刻胶层之后进行诸如烘焙的其他步骤。
在一个实施例中，第二光刻胶层112不同于第一光刻胶层108。选择第一光刻胶层和第二光刻胶层以具有不同的曝光阈值。具体地，第一光刻胶层的曝光阈值大于第二光刻胶层的曝光阈值。
在另一个实施例中，材料层110形成在第一光刻胶层和第二光刻胶层之间。将材料层110介于其间以具有一种或多种功能。在一个实例中，如果两个光刻胶层相互可溶于相同的显影剂，则材料层110将第一光刻胶层和第二光刻胶层彼此隔离。在另一个实例中，材料层110用于吸收曝光光束，使得投射在第二光刻胶层112上的曝光光束被部分吸收，从而只有部分曝光光束到达第一光刻胶层108。因此，第一光刻胶层108的曝光强度小于第二光刻胶层112的曝光强度。在另一个实例中，材料层110在图案化介电材料层304的后续操作中用作硬掩模。在一个实施例中，材料层110包括介电材料，诸如氧化铝、氧化硅、氮化硅、氧化钛或其他适合的材料。通过旋涂或低温沉积来形成材料层110而不会损害下方的光刻胶层108。
在另一个实施例中，第二材料层106形成在介电材料层304和第一光刻胶层108之间。在本实施例中，第二材料层106在图案化介电材料层304的后续操作中用作硬掩模。
参照图32，采用光掩模（诸如光掩模290）应用光刻曝光工艺以同时使第一光刻胶层和第二光刻胶层曝光，由此在对应的光刻胶层上形成潜在图案。在光刻曝光工艺中，使光掩模限定的IC设计图案成像至第二光刻胶层112和第一光刻胶层108。第一潜在图案310形成在第一光刻胶层108内而第二潜在图案312形成在第二光刻胶层112内。由于不同的偏差、不同的曝光强度和/或不同的曝光阈值，第一潜在图案和第二潜在图案彼此不同。
参照图33，在第一显影工艺中通过第一显影剂使第二光刻胶层112显影。在本实施例中，第一光刻胶层和第二光刻胶层都是正性的。在显影剂中去除曝光部分（第二潜在图案312），由此形成具有与第二潜在图案312相关联的开口314的图案化的第二光刻胶层。可以在显影工艺之后进行诸如硬烘的其他操作。
参照图34，应用蚀刻工艺以选择性地蚀刻材料层110，并且将材料层110位于开口314内的、未被图案化的第二光刻胶层112覆盖的部分去除。选择适当的蚀刻工艺和蚀刻剂以进行选择性蚀刻而不会损害光刻胶。
参照图35，在第二显影工艺中通过第二显影剂使第一光刻胶层108显影。在本实施例中，第一光刻胶层是正性的。在第二显影剂中，去除曝光部分（第一潜在图案310），由此形成具有与第一潜在图案310相关联的开口316的图案化的第一光刻胶层。可以在显影工艺之后进行诸如硬烘的其他操作。在上文所述的各个实施例中，第一显影剂和第二显影剂可以相同或者可选地不同。
参照图36，应用另一蚀刻工艺以选择性地蚀刻第二材料层106，并且将第二材料层106位于开口316内的、未被图案化的第一光刻胶层108覆盖的部分去除。
参照图37，应用修边工艺以清除光刻胶层，由此将第二光刻胶层112以及第一光刻胶层108中未被覆盖的部分去除。在一个实施例中，修边工艺类似于剥离光刻胶的工艺。例如，修边工艺应用湿式剥离。
参照图38，应用蚀刻工艺以蚀刻介电材料层304，形成位于掺杂部件（诸如源极和漏极）上方的MD接触沟槽322以及位于栅极302上方的MP接触沟槽324。
随后可以进行其他操作。在一个实施例中，可以通过湿式剥离或等离子灰化将第一光刻胶层108去除。在另一个实施例中，通过适当的步骤形成MD和MP接触部件。在一个实施例中，诸如金属或金属合金的导电材料通过沉积填充在MD和MP沟槽内。应用CMP工艺以去除多余的导电材料并且使顶面平坦化。第二材料层106可以用作抛光停止层并且可以在CMP工艺之后，通过蚀刻工艺去除该第二材料层。在具体实例中，钨用作导电材料。在另一个实施例中，在用导电材料填充沟槽之前，在沟槽的侧壁上形成诸如氮化钛的内衬材料。通过诸如PVD或CVD的适合技术来沉积内衬层。内衬层可以用作扩散阻挡层和粘合层。
以下提供了用于以单次曝光形成多层图案的IC设计图案的各种结构。作为说明和帮助理解的实例，组合的IC设计图案用于形成通孔层图案和金属层图案。通孔层图案包括一个或多个通孔部件而金属层图案包括一条或多条金属线。在当前实施例中，将IC设计图案限定在光掩模上（可选地，可将其限定在数据文件中以用于电子束直写）。图39至图41是根据各个实施例而构建的具有IC设计图案的光掩模的俯视图。
如图1至图6所示和所讨论，由于曝光强度差，在IC设计图案10中，没有将金属线（14和18）印刷在通孔层（第一光刻胶层40）上，而是仅将通孔部件20印刷在通孔层上。如图3所示，曝光强度峰值44与金属线14相关联而曝光强度峰值46与通孔部件20相关联。通孔部件20的曝光强度峰值46大于金属线14的曝光强度峰值44。图39至图41中IC设计图案的各种结构通过增大通孔层图案的曝光强度和/或抑制金属层图案的曝光强度来提供提供强度差的不同方法。这些方法可以用于光掩模的制造的图24的方法25中。
参照图39，光掩模330包括各条金属线332和通孔部件334。在本实施例中，光掩模330是涂有不透明材料（诸如Cr）的二元掩模，进一步对其进行图案化以具有用于金属线和通孔部件的各个开口。因为使用不同偏差来调节通孔部件334的尺寸，所以放大了通孔部件的大小（放大了X轴方向上的尺寸），使得通孔部件334的曝光强度增大。
参照图40，光掩模340包括各条金属线332和通孔部件334。为了抑制金属线的曝光强度，亚分辨率部件342置于（insert）金属线中以减小金属线332的曝光强度。亚分辨率部件是其尺寸小于光刻曝光系统中最小分辨率大小的辅助部件，因此不会被印刷在光刻层上，而是会影响曝光强度。
参照图41，光掩模350包括宽金属线352和通孔部件334。为了抑制金属线352的曝光强度，一个或多个亚分辨率部件342置于宽金属线352中以减小金属线352的曝光强度。亚分辨率部件342可以与金属线352（如图41所示）平行或可选地与金属线352垂直。这种配置有效地增大了强度差并且防止将金属线印刷在通孔层内。
图42是根据一个实施例所构建的用于方法200（诸如图8至图19中的方法或图31至图38中的方法）的半导体结构400的截面图。例如，可选择使用半导体结构400作为图8中的半导体结构100或图31中的半导体结构300。在本实施例中，材料层110或第二材料层106包括多个薄膜。
半导体结构400包括衬底102和介电材料层402。在一个实例中，介电材料层402类似于图8中的介电材料层104。在另一个实例中，介电材料层402类似于图31中的介电材料层304。
半导体结构400包括位于介电材料层402上的第二材料层106、位于第二材料层106上的第一光刻胶层108、位于第一光刻胶层108上的材料层110以及位于材料层110上的第二光刻胶层112。在一个实例中，第一光刻胶层108或第二光刻胶层112的厚度在约20nm至约80nm之间的范围内变化。
第二材料层106包括由抗反射的适合材料所构成的底层106A，其厚度可以在约20nm至约100nm之间的范围内。第二材料层106包括由具有适当的蚀刻选择率的适合材料构成的中间层106B，其厚度可以在约10nm至约40nm之间的范围内。
在本实施例中，材料层110包括由光子衰减的适合材料构成的硬掩模层110A，其厚度可以在约10nm至约40nm之间的范围内。材料层110包括由抗反射的适合材料构成的底层110B，其厚度可以在约10nm至约40nm之间的范围内。材料层110包括由具有恰当蚀刻选择性的适合材料构成的中间层110C，其厚度可以在约10nm至约40nm之间的范围内。
本发明不限于半导体结构包括诸如SRAM器件的具体器件的应用，并且可将其扩展至其他集成电路。例如，半导体结构可以包括金属氧化物半导体场效应晶体管（MOSFET）、动态随机存取存储器（DRAM）单元、单电子晶体管（SET）、图像传感器和/或其他微电子器件（在本发明中统称为微电子器件）。
尽管已详细描述了本发明的实施例，但是本领域的技术人员应理解，在不背离本发明的精神和范围的条件下，他们在本发明中可做出各种改变、替换和变化。例如，在光掩模内形成限定多层图案的IC设计图案。可选地，将IC设计图案记录在用于电子束直写的数据文件中。在另一个实例中，借助于调节部件大小、增加辅助部件（诸如亚分辨率部件）、使光照强度衰减（通过衰减材料或光刻胶的衰减）和/或调整曝光阈值，通过单次光刻曝光工艺，使多于两个光刻胶层（诸如三个光刻胶层）同时曝光。
因此，本发明提供了制作半导体器件的方法。方法包括在衬底上形成第一光刻胶层；在第一光刻胶层上方形成第二光刻胶层；以及对第一光刻胶层和第二光刻胶层进行光刻曝光工艺，由此在第一光刻胶层内形成第一潜在部件而在第二光刻胶层内形成第二潜在部件。
本发明也提供了光掩模的一个实施例。光掩模包括衬底；以及在衬底上形成且具有第一部件和第二部件的图案。设计第一部件以在半导体衬底上的第一材料层内形成第一主部件，并且设计第二部件以在第一材料层上的第二材料层内形成第二主部件。
本发明提供了光掩模制作方法的一个实施例。该方法包括形成具有第一图案层和第二图案层的集成电路（IC）设计布局。第一图案层至少限定了要在衬底上的第一材料层内形成的第一部件，而第二图案层至少限定了要在设置在第一材料层上的第二材料层内形成的第二部件。该方法还包括调节第一部件和第二部件中的至少一个；此后，根据第一主部件和第二主部件之间的对准的设计，将第一部件和第二部件组合，由此形成组合的部件，并且生成限定要在光掩模上形成的组合图案的下线数据，其中组合图案包括组合的部件。
本发明也提供了半导体结构的一个实施例。半导体结构包括衬底；在衬底上形成的通孔部件；以及在通孔部件上形成的金属线。金属线包括第一段以及与第一部分相交的第二段部分。在俯视图中，金属线的第二段与通孔部件共心。通孔部件具有第一侧壁轮廓，并且金属线的第二段具有与第一侧壁轮廓类似的第二侧壁轮廓。
以上已概括了几个实施例的特征。本领域的技术人员应理解，可容易将本发明作为基础来设计或修改执行与本发明所介绍的实施例相同目的和/或实现相同有益效果的其他工艺和结构。本领域的技术人员也应意识到这种等同构造没有背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下可以对其进行各种改变、替代和更改。

Claims (21)

1.一种制作半导体器件的方法，包括：
在衬底上形成第一光刻胶层；
在所述第一光刻胶层上方形成第二光刻胶层；以及
对所述第一光刻胶层和所述第二光刻胶层进行光刻曝光工艺，由此在所述第一光刻层内形成第一潜在部件，并且在所述第二光刻胶层内形成第二潜在部件；
第二光刻胶层的曝光强度具有与所述第一潜在部件相关联的第一峰值和与所述第二潜在部件相关联的第二峰值；第一光刻胶层的第一曝光阈值大于第一峰值的最大曝光强度并且低于第二峰值的最大曝光强度。
2.根据权利要求1所述的制作半导体器件的方法，进一步包括：
使所述第一光刻胶层显影以由所述第一潜在部件形成第一主部件；以及
使所述第二光刻胶层显影以由所述第二潜在部件形成第二主部件。
3.根据权利要求2所述的制作半导体器件的方法，在形成所述第一光刻胶层之前，进一步包括：
在所述衬底上形成第一材料层；以及
在所述第一材料层上形成第二材料层。
4.根据权利要求3所述的制作半导体器件的方法，在使所述第一光刻胶显影并且使所述第二光刻胶层显影之后，进一步包括：
将所述第一主部件转印至所述第一材料层；以及
将所述第二主部件转印至所述第二材料层。
5.根据权利要求1所述的制作半导体器件的方法，其中，
所述第二光刻胶层具有小于所述第一曝光阈值的第二曝光阈值。
6.根据权利要求1所述的制作半导体器件的方法，其中，
所述第一光刻胶层可溶于第一显影剂而不溶于第二显影剂；以及
所述第二光刻胶层可溶于所述第二显影剂而不溶于所述第一显影剂。
7.根据权利要求1所述的制作半导体器件的方法，进一步包括：在所述第一光刻胶层和所述第二光刻胶层之间形成材料层，其中，所述材料层对于所述光刻曝光工艺中所使用的曝光能量不敏感。
8.根据权利要求7所述的制作半导体器件的方法，其中，所述材料层使所述曝光能量衰减。
9.根据权利要求7所述的制作半导体器件的方法，其中，所述材料层包括的介电材料通过低温进行沉积并且选自由氧化硅、氮化硅和氮化钛所组成的组。
10.根据权利要求7所述的制作半导体器件的方法，其中，所述材料层包括通过旋涂所形成的氧化铝(Al2O3)。
11.根据权利要求1所述的制作半导体器件的方法，进一步包括在所述第二光刻胶层上形成第三光刻胶层，其中，进行所述光刻曝光工艺包括对所述第一光刻胶层、所述第二光刻胶层和所述第三光刻胶层同时进行所述光刻工艺，由此在所述第一光刻胶层内形成所述第一潜在部件，在所述第二光刻胶层内形成所述第二潜在部件，并且在所述第三光刻胶层内形成第三潜在部件。
12.根据权利要求1所述的制作半导体器件的方法，其中，在朝所述衬底的方向从上往下看时，所述第二潜在部件与所述第一潜在部件重叠。
13.根据权利要求1所述的制作半导体器件的方法，其中，
进行所述光刻曝光工艺包括使用具有相交的第一主部件和第二主部件的图案的光掩模来进行所述光刻曝光工艺；
设计所述第一主部件以在所述第一光刻胶层内形成所述第一潜在部件，并且设计所述第二主部件以在所述第二光刻胶层内形成所述第二潜在部件；
所述第一主部件包括第一方向上的第一尺寸以及与所述第一方向垂直的第二方向上的第二尺寸；
所述第二主部件包括所述第一方向上的第三尺寸以及所述第二方向上的第四尺寸；以及
所述第一尺寸大于所述第三尺寸，并且所述第二尺寸小于所述第四尺寸。
14.一种制作半导体器件的方法，包括：
在衬底上形成介电材料层；
在所述介电材料层上形成第一光刻胶层；
在所述第一光刻胶层上形成中间材料层；
在所述中间材料层上形成第二光刻胶层；
使用光掩模对所述第一光刻胶层和所述第二光刻胶层进行光刻曝光工艺，由此同时在所述第一光刻胶层内形成第一潜在部件并在所述第二光刻胶层内形成第二潜在部件；
使所述第二光刻胶层显影以由所述第二潜在部件形成第一主部件；以及
使所述第一光刻胶层显影以由所述第一潜在部件形成第二主部件；
其中，第二光刻胶层的曝光强度具有与所述第一潜在部件相关联的第一峰值和与所述第二潜在部件相关联的第二峰值；第一光刻胶层的第一曝光阈值大于第一峰值的最大曝光强度并且低于第二峰值的最大曝光强度。
15.根据权利要求14所述的制作半导体器件的方法，进一步包括：通过至少一次蚀刻工艺将所述第一主部件和所述第二主部件转印至所述介电材料层。
16.根据权利要求15所述的制作半导体器件的方法，其中，
所述介电材料层包括第一层间介电(ILD)材料层和位于所述第一ILD材料层上的第二ILD材料层；以及
转印所述第一主部件和所述第二主部件包括将所述第一光刻胶层内的第二主部件转移至所述第一ILD材料层，并且将所述第二光刻胶层内的第一主部件转移至所述第二ILD材料层。
17.根据权利要求14所述的制作半导体器件的方法，其中，
所述第一光刻胶层具有第一曝光阈值；以及
所述第二光刻胶层具有小于所述第一曝光阈值的第二曝光阈值。
18.根据权利要求14所述的制作半导体器件的方法，进一步包括：在所述第一光刻胶层和所述第二光刻胶层之间形成材料层，其中，所述材料层使所述曝光的光衰减。
19.根据权利要求18所述的制作半导体器件的方法，其中，所述材料层包括的介电材料通过低温进行沉积并且选自由氧化硅、氮化硅和氮化钛所组成的组。
20.根据权利要求18所述的制作半导体器件的方法，其中，所述材料层包括通过旋涂所形成的氧化铝(Al2O3)。
21.一种制作半导体器件的方法，包括：
接收具有待图案化的第一层和第二层的半导体衬底，每一层都相对于曝光工艺具有不同的相关属性，并且所述第二层位于所述第一层之上；
接收所述曝光工艺使用的光掩模，所述光掩模包括图案；
进行所述曝光工艺，对所述第一层进行图案化以形成具有第一形状的曝光的第一层；
进行所述曝光工艺，对所述第二层进行图案化以形成具有不同于所述第一形状的第二形状的曝光的第二层；
其中，第二层的曝光强度具有与所述第一形状相关联的第一峰值和与所述第二形状相关联的第二峰值；第一层的第一曝光阈值大于第一峰值的最大曝光强度并且低于第二峰值的最大曝光强度。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252048B2 (en) 2013-05-14 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metal and via definition scheme
US9535316B2 (en) 2013-05-14 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Photomask with three states for forming multiple layer patterns with a single exposure
US9412647B2 (en) 2013-09-11 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Via definition scheme
US9081312B2 (en) 2013-05-14 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method to define multiple layer patterns with a single exposure by E-beam lithography
WO2015035088A1 (en) * 2013-09-05 2015-03-12 Applied Materials, Inc Methods and apparatus for forming a resist array using chemical mechanical planarization
US9679803B2 (en) * 2014-01-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming different patterns in a semiconductor structure using a single mask
US9941139B2 (en) 2014-09-10 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
CN106158731B (zh) * 2015-04-15 2019-11-05 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
JP2016206449A (ja) * 2015-04-23 2016-12-08 株式会社東芝 パターン形成方法
US10007177B2 (en) 2015-08-21 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method to define multiple layer patterns using double exposures
US10229832B2 (en) * 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions
US9786569B1 (en) * 2016-10-26 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Overlay measurement and compensation in semiconductor fabrication
US10339250B2 (en) 2016-11-29 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating engineering change order (ECO) layout of base cell and computer-readable medium comprising executable instructions for carrying out said method
TWI713716B (zh) * 2017-03-28 2020-12-21 聯華電子股份有限公司 極紫外線光罩及其製造方法
US11764062B2 (en) * 2017-11-13 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
CN108231796B (zh) * 2018-01-03 2021-01-22 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US10872973B2 (en) * 2018-06-28 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures with two-dimensional materials
JP2021153133A (ja) * 2020-03-24 2021-09-30 キオクシア株式会社 パターン形成方法およびテンプレートの製造方法
US11799001B2 (en) * 2021-03-09 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59172653A (ja) * 1983-03-23 1984-09-29 Fuji Photo Film Co Ltd カプセルトナーの製造方法
JPH0484414A (ja) * 1990-07-27 1992-03-17 Sony Corp ドライエッチング方法
JP2001351849A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体装置の製造方法、並びに写真製版用マスクおよびその製造方法
KR20040005483A (ko) * 2002-07-10 2004-01-16 주식회사 하이닉스반도체 포토레지스트 패턴 형성 방법
US7001529B2 (en) * 2002-10-18 2006-02-21 Lam Research Corporation Pre-endpoint techniques in photoresist etching
KR20040057579A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100611474B1 (ko) * 2003-12-30 2006-08-09 매그나칩 반도체 유한회사 반도체 소자의 인덕터 제조 방법
KR20060083507A (ko) * 2005-01-17 2006-07-21 삼성전자주식회사 반도체기판의 패턴 형성방법 및 이를 이용한 반도체기판의패턴 형성장치
US7579137B2 (en) * 2005-12-24 2009-08-25 International Business Machines Corporation Method for fabricating dual damascene structures
US7906252B2 (en) * 2006-03-06 2011-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple resist layer phase shift mask (PSM) blank and PSM formation method
US20080241708A1 (en) * 2007-04-02 2008-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Sub-resolution assist feature of a photomask
US20090219496A1 (en) * 2008-02-29 2009-09-03 Frank-Michael Kamm Methods of Double Patterning, Photo Sensitive Layer Stack for Double Patterning and System for Double Patterning
US20100297851A1 (en) * 2009-05-19 2010-11-25 Rohm And Haas Electronic Materials Llc Compositions and methods for multiple exposure photolithography
JP5795481B2 (ja) * 2010-03-05 2015-10-14 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ フォトリソグラフィパターンを形成する方法
US8415089B1 (en) 2010-03-15 2013-04-09 The Regents Of The University Of California Single-mask double-patterning lithography

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