CN104137230B - 包括释放层的无凸块构建层封装 - Google Patents

包括释放层的无凸块构建层封装 Download PDF

Info

Publication number
CN104137230B
CN104137230B CN201380011202.XA CN201380011202A CN104137230B CN 104137230 B CN104137230 B CN 104137230B CN 201380011202 A CN201380011202 A CN 201380011202A CN 104137230 B CN104137230 B CN 104137230B
Authority
CN
China
Prior art keywords
metal film
releasing layer
coupled
resin bed
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380011202.XA
Other languages
English (en)
Other versions
CN104137230A (zh
Inventor
靳力文
D·塞内卫拉特尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104137230A publication Critical patent/CN104137230A/zh
Application granted granted Critical
Publication of CN104137230B publication Critical patent/CN104137230B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82002—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8236—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/82375—Bonding interfaces of the semiconductor or solid state body having an external coating, e.g. protective bond-through coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8238—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/82399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/828—Bonding techniques
    • H01L2224/8285—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/82855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/82862—Heat curing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Micromachines (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

示例包括管芯封装，管芯封装包括具有管芯下表面、与管芯下表面平行的管芯上表面、和管芯侧面的微电子管芯，微电子管芯包括有源区域和无源区域。示例可任选地包括释放层，该释放层具有释放层下表面、与释放层下表面平行的释放层上表面、和至少一个释放层侧面，释放层与微电子管芯的上表面耦合且与管芯的无源区域热连通并且与有源区域电绝缘。示例可任选地包括密封管芯侧面和释放层侧面和释放层下表面的密封材料，密封材料包括基本上与管芯下表面平行的下表面和基本上与管芯上表面平行的上表面。

Description

包括释放层的无凸块构建层封装
本申请要求2012年12月21日提交的美国专利申请S/N 13/725,104的优先权的权益，该申请通过引用整体结合于此。
技术领域
示例一般涉及封装集成电路，并且更具体地涉及包括释放层的无凸块构建层封装。
技术背景
处理器和其他集成电路芯片可利用诸如铜之类的层构建，该层后来被移除。这种移除是低效的并且可能产生不合需要的浪费。因此，需要不依赖于这种层的结构和工艺。替代工艺也应当减少材料浪费。
附图说明
在附图中，该附图不一定是按比例绘制，相同标记可描述不同视图中的相似部件。具有不同字母后缀的相同标记可表示相似部件的不同的实例。附图一般作为示例而非限制示出本文献所讨论的各实施例。
图1示出了根据示例的管芯的截面图。
图2示出了根据示例的封装有释放层的管芯的截面图。
图3示出了根据示例的封装有释放层的管芯的截面图，该管芯具有邻接衬底的铜。
图4示出了根据示例的包括图案化到铜层上的有机层的管芯的截面图。
图5A示出了根据示例的在构建封装中的第一步骤，显示了具有设置在其上的树脂的衬底的截面图。
图5B示出了在构建封装中的第二步骤，显示了具有设置在图5A的树脂上的释放的衬底的截面图。
图6示出了根据示例的具有共同延伸地设置在铜的上方的树脂的衬底的截面图。
图7示出了根据示例的具有与释放共同延伸地设置的树脂的衬底的截面图，并且树脂和释放两者都设置在铜的上方。
图8为根据示例的表示将材料喷涂到铜上的方法的示意图。
图9为根据示例的表示将材料轧制到铜上的方法的示意图。
图10为根据示例的构造管芯封装的一部分的方法。
图11示出了根据实施例的计算系统。
图12为根据实施例的计算机系统的示意图。
详细描述
本公开中的示例涉及一种用于将释放层形成到封装中的过程，该封装可任选地包括无凸块构建层。示例还涉及组装包括释放层的无凸块构建层封装的方法。
下面的描述包括诸如上部、下部、第一、第二等的术语，这些术语仅用于描述的目的，并且不应被解释为限制。本文中描述的装置或制品的示例可在多个位置和取向中制造、使用或运输。术语“管芯”和“芯片”一般指的是作为基本工件的物理对象，基本工件通过各种处理操作转变成所需的集成电路器件。管芯通常从晶片单片化并且晶片可由半导体、非半导体、或半导体材料和非半导体材料的组合制成。板通常是充当用于管芯的安装衬底的树脂浸渍的玻璃纤维结构。这种衬底可以是互连衬底，诸如无芯衬底。本公开中的释放层是集成(包括通过被构建到封装中)的薄结构。
现将参照附图，在附图中相似的结构将设置有相似的后缀参考标记。为了清楚地显示各个示例的结构，本文中所包括的附图为电路结构的简图表示。因此，所制造的结构的实际外观，例如在显微照片中，可能会看起来不同，但仍然包含所示示例的主题。此外，附图显示结构以有助于理解所示示例。
图1示出了根据示例的管芯的截面图。微电子管芯102可以是任何类型的集成电路管芯。微电子管芯102可以是多核微处理器。组件100可被构造为无凸块构建层(BBUL)封装。
微电子管芯102可包括有源区域，有源区域可包括诸如上表面104之类的有源表面。有源区域可延伸至管芯102的多个侧面。微电子管芯102可包括上表面104，上表面104包含电连接131以操作微电子管芯102。诸如构建膜、焊料等等的材料133可用于将电连接131连接至本文中所公开的导电迹线114。
管芯102可包括微电子管芯无源区域，微电子管芯无源区域可包括诸如下表面106之类的无源表面。无源区域可延伸至管芯102的多个侧面。下表面106可与上表面104平行。管芯102可包括管芯侧面108。管芯侧面108可在上表面104和下表面106之间延伸。
封装100可包括密封材料110。封装100可包括构建层113。密封材料110可由与构建层113相同的材料形成。构建层或密封层中的一个或多个可被选择成具有不同的材料以平衡由于在制造或使用中引起的应力而可能出现的应力。
封装100可包括一个或多个导电迹线114。封装可包括导电接触116。掩模117可限定接触。掩模117可包括构建层。封装100可包括一个或多个互连120。本文中所使用的密封材料可包括一个或多个构建层。在一些示例中，诸如为了减小或控制翘曲，密封材料的薄层可嵌入到构建层中。
腔限定层118可集成到封装100中。腔限定层118可包括腔限定层下表面122。腔限定层上表面124可与腔限定层下表面122平行。腔限定层可包括至少一个腔限定层侧面126。腔限定层118可邻近微电子管芯102的下表面106设置。腔限定层118可比如通过与管芯的无源区域接触或耦合来与管芯102热连通。腔限定层118可包括导电材料。腔限定层118可与管芯102的有源区域电绝缘。
密封材料110可限定在腔限定层118和微电子管芯102之间的腔。如图所示，腔限定层118可任选地限定腔限定层开口132，通过该腔限定层开口暴露管芯的下表面。腔限定层开口132可向腔打开，诸如成形成容纳热界面材料的腔。
热界面材料134可设置在腔限定层上表面124和管芯下表面106之间，并且与腔限定层上表面124和管芯下表面106热连通。腔限定层118可限定开口132，该开口132使热界面材料134的至少一部分暴露至封装100的下表面128。
微电子管芯102可通过密封材料110保持在至少一个侧面108上的适当的位置中。管芯102可利用具有粘接性能的材料(诸如，管芯接合膜(“DBF”)135)诸如通过粘附诸如与面板(诸如，腔限定层118)耦合。DBF可包括热界面材料。DBF可沿着下表面106设置。密封材料110可诸如通过选择具有被选择成抵消靠近密封材料的其他材料(诸如管芯102)的膨胀或收缩的热膨胀系数的材料来控制封装翘曲。
密封材料110可包括基本上与管芯下表面106平行的下表面128。密封材料110可包括基本上与管芯上表面104平行的上表面130。密封材料110可包括基本上与上表面104在同一平面上的至少一个表面。在密封材料110中存在延伸到管芯的一部分(诸如到所示的上部)的开口。密封材料110可包括基本上与下表面104在同一平面上的至少一个密封材料上表面129。在密封材料110中存在延伸到管芯的一部分(诸如到所示的下部)的开口。上表面104可被置于固定板上，而密封材料110设置在微电子管芯102周围。密封材料110可密封管芯侧面108和腔限定层侧面126和腔限定层上表面124。
构建层113可与密封材料110耦合。密封材料110可像构建层113一样构建。导电迹线114可与构建层113耦合。迹线114可与上表面104电接触。导电接触116与导电迹线114耦合并且允许集成电路封装100例如通过插座连接电耦合至电路板。在一个示例中，导电接触116可包括焊球。导电接触116可包括触点(land)或引脚。
无芯载体144可设置为面板并且可与树脂层138和导体126(诸如铜)组合以形成腔，诸如其中可设置热界面材料的腔。树脂层可包括蚀刻停止层。无芯载体144可包括牺牲短箔片140和牺牲长箔片138。树脂层的示例包括，但不限于，诸如具有低杨氏模量(Young'sModulus)的材料的介电材料，诸如味之素构建膜(Ajinomoto Build-up Film,ABF)介电材料，味之素构建膜(ABF)介电材料包括，但不限于，GX-92、T-31和其他材料，这些材料中的每一个均可任选地与一个或多个填充物组合。这些材料中的一个或多个由味之素精细技术公司(Ajinomoto Fine-Techno Co.,Inc)制造。
组件100可诸如沿着切割线136被切割以将顶部与底部分开。切割可包括布线。在制造过程中可在外铜层138和内铜层140之间形成真空，使得一旦组件被切割，外铜层138自由地从内铜层140脱离。
不幸地，外铜层138可能残留在树脂层142上。需要将该外铜层138至少移除至安全空间。该层可被蚀刻掉，这可能耗时的、昂贵的、并且可能导致浪费。
因此，本文所公开的一些组件可利用释放层形成。图2示出了根据示例的封装有释放层的管芯的截面图。芯板202包括诸如预浸渍复合材料(“预浸材料”)之类的衬底204。衬底可包括有机复合材料、无机复合材料、有机和无机复合材料的组合和单片层中的一个。
释放层206可诸如在衬底204之上和/或之下与衬底204耦合。释放层206可采用诸如弱粘结之类的机制粘附至衬底204。这种结合可包括分子间力和/或受控类型的化学键合。弱粘结可能小于0.2千克力每厘米。
树脂层208可诸如在释放层206之上与释放层206耦合。树脂层208可采用弱粘结粘附至释放层。
金属膜210(诸如，铜箔)可诸如在树脂层上与树脂层208耦合。金属膜210可限定腔212。微电子管芯214可在腔中与金属膜耦合。管芯可以是图1的管芯102。类似于在图1中的腔限定层118上的组件100，组件可被构造在金属膜210之上。诸如图1中的构建层113之类的构建层和迹线可设置在金属膜210上。
底部释放层216可诸如在衬底204之下与衬底204耦合。底部释放层可诸如采用弱粘结粘附至衬底204。底部树脂层218可诸如在释放层之下与释放层216耦合。树脂层218可与衬底耦合。底部金属膜可在树脂层之下与树脂层耦合，金属膜限定腔。底部微电子管芯可在腔中与金属膜耦合。
本文中所讨论的金属膜可包括铜。铜可为大约10到210微米厚。铜可为大约18到35微米厚。本文所讨论的树脂层可为大约10到100微米厚。本文所讨论的释放层可小于大约1微米厚。
图3示出了根据示例的封装有释放层的管芯的截面图，该管芯具有邻接衬底的铜。芯板302包括诸如预浸渍复合材料(“预浸材料”)之类的衬底304。释放层306可诸如在衬底304之上和/或之下与衬底304耦合。释放层306可采用弱粘结粘附至衬底304。弱粘结可能小于0.2千克力每厘米。树脂层308可诸如在释放层306之上与释放层306耦合。树脂层308可采用弱粘结粘附至释放层。金属膜310(诸如，铜箔)可诸如在树脂层上与树脂层308耦合。金属膜310可限定腔312。微电子管芯314可在腔中与金属膜耦合。管芯可以是图1的管芯102。类似于在图1中的腔限定层118上的组件100，组件可被构造在金属膜310之上。诸如图1中的构建层113之类的构建层和迹线可设置在金属膜310上。
底部释放层316可诸如在衬底304之下与衬底304耦合。底部释放层可诸如采用弱粘结粘附至衬底304。底部树脂层318可诸如在释放层之下与释放层316耦合。树脂层318可与衬底耦合。底部金属膜可在树脂层之下与树脂层耦合，金属膜限定腔。底部微电子管芯可在腔中与金属膜耦合。
金属膜310的一部分可邻接衬底304，该部分围绕释放层306。例如，释放层306可以是直线的，并且衬底可邻接释放层306周围的金属膜310，该邻接也是直线的。金属膜可以是铜并且衬底可以是预浸渍复合材料，并且它们之间的结合具有大约3.8千克力每厘米的剥离强度。
图4示出了根据示例的包括图案化到铜层上的有机层的管芯的截面图。芯板402包括诸如预浸渍复合材料(“预浸材料”)之类的衬底404。有机层406可诸如在衬底404之上和/或之下与衬底404耦合。有机层406可包括树脂和释放。金属膜410(诸如，铜箔)可诸如在树脂层上与树脂层408耦合。金属膜410可限定腔412。微电子管芯414可在腔中与金属膜耦合。管芯可以是图1的管芯102。类似于在图1中的腔限定层118上的组件100，组件可被构造在金属膜410之上。诸如图1中的构建层113之类的构建层和迹线可设置在金属膜410上。
有机层406、416可诸如采用喷雾嘴诸如通过印刷设置在金属膜410上。替代地，有机层406、416可被轧制到金属膜上。
图5A示出了根据示例的在构建封装中的第一步骤，显示了具有设置在其上的树脂的衬底的截面图。图5B示出了在构建封装中的第二步骤，显示了具有设置在图5A的树脂上的释放的衬底的截面图。金属膜502可具有耦合在其上的树脂504，诸如通过印刷树脂材料504将树脂504耦合到金属膜502上。释放层506可诸如通过印刷被印刷到树脂层504上。
图6示出了根据示例的具有共同延伸地设置在铜的上方的树脂的衬底的截面图。在该变型中，树脂层604沿着周界与金属箔602共同延伸。释放层606在周界内设置在树脂层604上。
图7示出了根据示例的具有与释放共同延伸地设置的树脂的衬底的截面图，并且树脂和释放两者都设置在铜的上方。在该变型中，树脂层604在金属箔602的周界内。释放层606设置在与其共同延伸的树脂层604上。
图8为根据示例的表示将材料喷涂到铜上的方法的示意图。轧制工艺800包括可被展开的金属箔802.随着它被展开，它可在喷雾头805的下方前进806，喷雾头804将图案设置在金属箔上。图案可包括有机层，诸如树脂或释放层。
图9为根据示例的表示将材料轧制到铜上的方法的示意图。轧制工艺900包括可被展开的金属箔902.随着它被展开，它可在另一卷904的下方前进906，另一卷904将图案设置在金属箔上。图案可包括有机层，诸如树脂或释放层。
图10为根据示例的构造管芯封装的一部分的方法。在1002处，该方法可包括将树脂层耦合到金属膜上。在1004处，该方法示例可包括将释放层耦合到树脂层上。在1006处，该方法示例可包括将树脂层耦合至衬底，并且释放夹在金属膜和树脂层之间。这种方法可提供图2和3的结构中的任一个。在图2的情况下，结合力可将衬底、释放和树脂固定在一起。示例包括采用弱粘结将释放层粘附至衬底。在图3的情况下，释放层不一定结合至树脂层。在1008处，方法示例可包括蚀刻金属膜，从而限定腔。在1010处，方法示例可包括在腔内将微电子管芯耦合到金属膜上。
多个可选的方法是可能的，并且可与图10中所示的方法组合。包括方法，其中将树脂层耦合至金属膜上可包括将树脂层喷涂到金属膜上。
包括方法示例，其中将树脂层耦合到金属膜上可包括将树脂层以覆盖小于金属膜的整个表面的图案的方式喷涂到金属膜上。方法示例可包括将释放层以覆盖树脂层的整个被暴露表面的图案的方式耦合到树脂层上。
包括方法示例，其中将树脂层耦合至金属膜上可包括将树脂层从树脂层的卷轧制到金属膜上。包括方法示例，其中将树脂层耦合到金属膜上可包括将树脂层以覆盖小于金属膜的整个表面的图案的方式轧制到金属膜上，包括周期性地切割卷。
方法示例可包括将打底剂(primer)耦合到树脂层上。包括方法示例，其中将释放层耦合到树脂层上可包括将释放层耦合到打底剂上。
封装微电子管芯的方法可包括将顶部树脂耦合到顶部金属膜上。方法示例可包括将顶部释放层耦合到顶部树脂层上。方法示例可包括将底部树脂耦合到底部金属膜上。方法示例可包括将底部释放层耦合到底部树脂层上。采用弱粘结将顶部释放层粘附至衬底的顶部表面。采用弱粘结将底部释放层粘附至衬底的底部表面。方法示例可包括蚀刻顶部金属膜，从而限定顶部腔。方法示例可包括蚀刻底部金属膜，从而限定底部腔。方法示例可包括在顶部腔中将顶部微电子管芯耦合到顶部金属膜上。方法示例可包括在底部腔中将底部微电子管芯耦合到底部金属膜上。
方法示例可包括按照切割线切割顶部金属膜、顶部释放层、顶部树脂、底部金属膜、底部释放层、底部树脂和衬底，切割线设置在可与衬底耦合的顶部树脂层的一部分和可与衬底耦合的底部树脂层的一部分之间。
方法示例可包括克服弱粘结使顶部释放层从衬底的顶部表面分离。方法示例可包括克服弱粘结使底部释放层从衬底的底部表面分离。
包括方法示例，其中采用弱粘结将顶部释放层粘附至衬底的顶部表面可包括在超过环境温度的温度下在压力下将顶部释放层压制到衬底的顶部表面，并且其中采用弱粘结将底部释放层粘附至衬底的底部表面可包括同时在相同压力和温度下将底部释放层压制到衬底的底部表面。
方法示例可包括将顶部管芯密封在顶部腔中和将底部管芯密封在底部腔中。方法示例可包括将构建层构建到顶部金属膜和底部金属膜上。方法示例可包括在构建层上形成导电迹线。
图11示出了根据示例的计算系统1100。可在诸如图11的计算系统1100之类的计算系统中使用诸如那些根据以上过程制造的插座组件之类的插座组件的以上示例中的一个或多个。根据方法实施例单独或与任何其他实施例组合制造的插座可被称为示例配置。
计算系统1100可包括可被封装在IC芯片封装1110的处理器、数据存储系统1112、诸如键盘1114之类的输入设备、以及诸如监视器1116之类的输出设备。计算系统1100可包括处理数据信号的处理器并且可包括例如可从英特尔公司购买到的微处理器。除键盘1114之外，计算系统1100可包括诸如鼠标1118之类的另一用户输入设备。
包含根据所要求保护的主题的部件的计算系统1100可包括利用微电子器件系统的任何系统，微电子器件系统可包括例如，上面描述的诸如那些根据方法示例制造的插座组件之类的插座组件，插座组件可与诸如动态随机存取存储器(DRAM)、聚合物存储器、闪存存储器和相变存储器之类的数据存储耦合。某些示例可通过与处理器耦合来耦合至它们中的任何组合。数据存储可包括管芯上的嵌入式DRAM缓存。与处理器耦合的示例配置可以是具有与DRAM缓存的数据存储耦合的示例配置的系统的一部分。示例配置可与数据存储系统1112耦合。
在示例中，计算系统1100还可包括管芯，该管芯包含数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)、或微处理器。示例配置可通过与处理器耦合来耦合至这些部件的任何组合。对于示例，DSP可以是芯片组的一部分，芯片组可包括作为板1120上的芯片组的单独部分的独立处理器和DSP。示例配置可与DSP耦合并且可提供可与IC芯片封装1110中的处理器耦合的单独的示例配置。此外，在示例中，示例配置可与可安装在与IC芯片封装1110相同的板1120上的DSP耦合。如针对结合通过根据本公开中方法示例及其等效方案制造的插座组件的多个示例所述的示例配置的计算系统1100所述的，可组合示例配置。
本公开所述的示例可应用于除传统计算机以外的设备和装置。例如管芯可按示例配置封装并且可置于便携式设备(诸如，无线通信器)或手持设备(诸如，智能电话)、个人数据助理等等中。另一示例可以是可按示例配置封装并且置于车辆(诸如，汽车)、机车、船只、飞机或航天器中的管芯。
图12为根据示例的电子系统1200的示意图。所描绘的电子系统1200可包含图11所描绘的计算系统1100，并且电子系统可示意性描绘。电子系统1200包含电子组件1210，诸如如上所述的IC管芯。在示例中，电子系统1200可以是计算机系统，计算机系统可包括用于电耦合电子系统1200的多个部件的系统总线1220。根据各种示例，系统总线1220可以是单个总线或任何总线组合。电子系统1200可包括向集成电路1210供电的电压源1230。在一些示例中，电压源1230通过系统总线1220向集成电路1210供电。
根据示例，集成电路1210与系统总线1220电耦合并且包括任何电路或电路组合。在示例中，集成电路1210包括可以是任何类型的处理器1212。本文所使用的处理器1212意指任何类型的电路，诸如，但不限于，微处理器、微控制器、图形处理器、数字信号处理器、或另一处理器。因此，插座可以是容纳两个管芯(诸如，选自处理器的处理器第一管芯和第二管芯或作为芯片组的一部分的另一管芯)的电子系统的一部分。可包括在集成电路1210中的其他类型的电路为定制电路或ASIC，诸如在无线设备(诸如，蜂窝电话、寻呼机、便携式计算机、双向无线电、和类似的电子系统)中使用的通信电路1214。在示例中，集成电路1210包括管芯上的存储器1216，诸如静态随机存取存储器(SRAM)。在示例中，集成电路1210包括管芯上的存储器1216，诸如嵌入式动态随机存取存储器(eDRAM)。
在示例中，电子系统1200还包括外部存储器1240，外部存储器1240又可包括适合于特定应用的一个或多个存储器元件(诸如以RAM形式的主存储器1242)、一个或多个硬盘驱动器1244、和/或处理可移动介质1246(诸如磁盘、光盘(CD)、数字视频光盘(DVD)、闪存密钥、和本领域已知的其他的可移动介质)的一个或多个驱动器。
在示例中，电子系统1200还包括显示装置1250以及音频输出1260。在示例中，电子系统1200包括输入1270，诸如，键盘、鼠标、轨迹球、游戏控制器、话筒、语音识别装置、或将信息输入到电子系统1200中的任何其他设备。
如本文所示的集成电路1210可在包括电子封装、电子系统、计算机系统、制造集成电路的一个或多个方法、以及制造电子组件的一个或多个方法的多种不同示例中实现，电子组件包括在本文中的各个示例中及它们的本领域公认的等效方案中所述的插座组件。操作的元件、材料、几何形状、尺寸和顺序都可改变以适合具体的封装要求。
示例和说明
本主题可通过多个示例描述。示例1包括主题(诸如，装置、方法、用于执行动作的装置、或包括当被设备执行时可使设备执行动作的指令的设备可读介质)，主题包括衬底，释放层在衬底之上与衬底耦合。示例可包括在释放层之上与释放层耦合的树脂层。示例可包括在树脂层之上与树脂层耦合的金属膜，金属膜限定腔。示例可包括在腔中与金属膜耦合的微电子管芯。
示例2可包括或可任选地结合示例1的主题，其中释放层通过弱粘结粘附至衬底。
示例3可包括或可任选地结合示例1至2的一个或任何组合的主题，其中弱粘结为小于0.2千克力每厘米。
示例4可包括或可任选地结合示例1至3的一个或任何组合的主题，其中树脂层采用弱粘结粘附至释放层。
示例5可包括或可任选地结合示例1至4的一个或任何组合的主题，其中衬底由预浸渍复合材料形成。
示例6可包括或可任选地结合示例1至5的一个或任何组合的主题，其中管芯包括有源区域和无源区域，并且无源区域对着树脂层设置。
示例7可包括或可任选地结合示例1至6的一个或任何组合的主题，该主题包括与金属膜耦合的多个构建层。
示例8可包括或可任选地结合示例1至7的一个或任何组合的主题，该主题包括与构建层耦合并且与有源区域电连通的多个导电迹线。
示例9可包括或可任选地结合示例1至8的一个或任何组合的主题，该主题包括在衬底之下与衬底耦合的底部释放层，释放层粘附至衬底。示例可包括在释放层之下与释放层耦合的底部树脂层，树脂层与衬底耦合。示例可包括在树脂层之下与树脂层耦合的底部金属膜，金属膜限定腔。示例可包括在腔中与金属膜耦合的底部微电子管芯。
示例10可包括或可任选地结合示例1至9的一个或任何组合的主题，该主题包括包围微电子管芯并且填充腔的密封材料。
示例11可包括或可任选地结合示例1至10的一个或任何组合的主题，其中微电子管芯为处理器，并且其中底部管芯从数据存储设备、数字信号处理器、微控制器、专用集成电路、和处理器中选择。
示例12可包括或可任选地结合示例1至11的一个或任何组合的主题，其中示例设置在计算机、无线通信器、手持设备、汽车、机车、飞行器、船只或航天器中的一个中。
示例13可包括或可任选地结合示例1至12的一个或任何组合的主题，其中金属膜的一部分邻接衬底，该部分围绕释放层。
示例14可包括或可任选地结合示例1至13的一个或任何组合的主题，其中该部分围绕释放层的周界延伸。
示例15可包括或可任选地结合示例1至14的一个或任何组合的主题，其中金属膜为铜以及衬底为预浸渍复合材料，并且它们之间的结合具有大约3.8千克力每厘米的剥离强度。
示例16可包括或可任选地结合示例1至15的一个或任何组合的主题，其中金属膜包括铜。
示例17可包括或可任选地结合示例1至16的一个或任何组合的主题，其中铜为大约3至300微米厚。
示例18可包括或可任选地结合示例1至17的一个或任何组合的主题，其中铜为大约10-180微米厚。
示例19可包括或可任选地结合示例1至18的一个或任何组合的主题，其中树脂层为大约1至100微米厚。
示例20可包括或可任选地结合示例1至19的一个或任何组合的主题，其中释放层为小于大约0.5纳米至50微米厚。
示例21包括主题(诸如，装置、方法、用于执行动作的装置、或包括当被设备执行时可使设备执行动作的指令的设备可读介质)，该主题包括将树脂层耦合至金属膜上。示例可包括将释放层耦合到树脂层上。示例可包括采用弱粘结将释放层粘附至衬底。示例可包括蚀刻金属膜，从而限定腔。示例可包括在腔内将微电子管芯耦合到金属膜上。
示例22可包括或可任选地结合示例21的主题，其中将树脂层耦合到金属膜上包括将树脂层喷涂到金属膜上。
示例23可包括或可任选地结合示例21至22的一个或任何组合的主题，其中将树脂层耦合到金属膜上包括将树脂层以覆盖小于金属膜的整个表面的图案的方式喷涂到金属膜上。
示例24可包括或可任选地结合示例21至23的一个或任何组合的主题，该主题包括将释放层以覆盖树脂层的整个被暴露表面的图案的方式耦合至树脂层。
示例25可包括或可任选地结合示例21至24的一个或任何组合的主题，其中将树脂层耦合到金属膜上包括将树脂层从树脂层的卷轧制到金属膜上。
示例26可包括或可任选地结合示例21至25的一个或任何组合的主题，其中将树脂层耦合到金属膜上包括将树脂层以覆盖小于金属膜的整个表面的图案的方式轧制到金属膜上，将树脂层以覆盖小于金属膜的整个表面的图案的方式轧制到金属膜上包括周期性地切割卷。
示例27可包括或可任选地结合示例21至26的一个或任何组合的主题，该主题包括将打底剂耦合到树脂层上。示例可包括将释放层耦合到树脂层上，将释放层耦合到树脂层上包括将释放层耦合到打底剂上。
示例28包括主题(诸如，装置、方法、用于执行动作的装置、或包括当被设备执行时可使设备执行动作的指令的设备可读介质)，该主题包括将顶部树脂耦合至顶部金属膜上。示例可包括将顶部释放层耦合到顶部树脂层上。示例可包括将底部树脂耦合到底部金属膜上。示例可包括将底部释放层耦合到底部树脂层上。示例可包括采用弱粘结将顶部释放层粘附至衬底的顶部表面。示例可包括采用弱粘结将底部释放层粘附至衬底的底部表面。示例可包括蚀刻顶部金属膜，从而限定顶部腔。示例可包括蚀刻底部金属膜，从而限定底部腔。示例可包括在顶部腔中将顶部微电子管芯耦合到顶部金属膜上。示例可包括在底部腔中将底部微电子管芯耦合到底部金属膜上。示例可包括按照切割线切割顶部金属膜、顶部释放层、顶部树脂、底部金属膜、底部释放层、底部树脂和衬底，切割线设置在与衬底耦合的顶部树脂层的一部分和与衬底耦合的底部树脂层的一部分之间。示例可包括克服弱粘结使顶部释放层从衬底的顶部表面分离。示例可包括克服弱粘结使底部释放层从衬底的底部表面分离。
示例29可包括或可任选地结合示例28的一个或任何组合的主题，其中采用弱粘结将顶部释放层粘附至衬底的顶部表面包括在超过环境温度的温度下在压力下将顶部释放层压制到衬底的顶部表面，并且其中采用弱粘结将底部释放层粘附至衬底的底部表面包括同时在相同压力和温度下将底部释放层压制到衬底的底部表面。
示例30可包括或可任选地结合示例28至29的一个或任何组合的主题，该主题包括将顶部管芯密封在顶部腔中，并且将底部管芯密封在底部腔中。
示例31可包括或可任选地结合示例28至30的一个或任何组合的主题，该主题将构建层构建到顶部金属膜和底部金属膜上。
示例32可包括或可任选地结合示例28至31的一个或任何组合的主题，该主题包括在构建层上形成导电迹线。
这些非限制示例中的每一个可独立存在，或可与其他示例中的一个或多个按照多种排列或组合结合。
上面详细描述包括参照附图，附图形成详细描述的一部分。附图通过例示示出可实现本发明的具体实施例。在本文中，这些实施例也被称为“示例”。这种示例可包括除所示或所述元件之外的元件。然而，本发明人还构想到仅提供所示或所述这些元件的示例。此外，本发明人还构想到或者参考特定示例(或其一个或多个方面)或者参考本文所示或所述的其它示例(或其一个或多个方面)利用所示或所述的这些元件(或其一个或多个方面)的任意组合或置换的示例。
在本文和通过引用所结合的任何文件之间存在不一致的用法的情况下，以本文中的用法为准。
在本文中，术语“一”或“一个”正如在专利文件中常见的那样用于包括一个或一个以上，与“至少一个”或“一个或多个”的任何其它实例或使用无关。在本文中，术语“或”用于指示非排他或，使得“A或B”包括“A而非B”、“B而非A”以及“A和B”，除非另外指示。在本文中，术语“包含”和“在其中”分别用作术语“包括”和“其中”的等价词。并且，在所附权利要求书中，术语“包括”和“包含”是开放式的，即，包括除在权利要求中在这种术语之后列出的那些元素之外的元素的系统、设备、制品、构成、形成或过程仍然被视为落在该权利要求的范围之内。此外，在所附权利要求书中，术语“第一”、“第二”、“第三”等仅用作标记，而不旨在对他们的对象施加数值要求。
上述描述是用来说明的而非限制的。例如，上述示例(或其一个或多个方面)可彼此组合地使用。诸如由本领域普通技术人员在仔细阅读以上描述之后可使用其它实施例。提供摘要以符合37 C.F.R.§1.72(b)，以允许读者快速地查明技术公开的本质。该摘要是以不用于解释或限制权利要求的范围或含义的理解而提交的。同样，在以上的详细描述中，可将各种特征组合在一起以使本公开流畅。这不应被认为是意指未要求保护的公开特征对任何权利要求是关键的。相反，本发明的主题在于少于特定公开实施例的所有特征。因此，所附权利要求书由此结合在详细描述中作为示例或实施例，且每个权利要求本身作为单独的实施例，且构想到这些实施例可按各种组合或置换彼此组合。本发明的范围应参考所附权利要求书以及使这些权利要求享有权利的等效方案的完全范围来确定。

Claims (17)

1.一种封装微电子管芯的方法，包括：
将顶部树脂耦合到顶部金属膜上；
将顶部释放层耦合到顶部树脂层上；
将底部树脂耦合到底部金属膜上；
将底部释放层耦合到底部树脂层上；
采用弱粘结将所述顶部释放层粘附至衬底的顶部表面；
采用弱粘结将所述底部释放层粘附至衬底的底部表面；
蚀刻所述顶部金属膜，限定顶部腔；
蚀刻所述底部金属膜，限定底部腔；
在所述顶部腔中将顶部微电子管芯耦合到所述顶部金属膜上；
在所述底部腔中将底部微电子管芯耦合到所述底部金属膜上；
按照切割线切割所述顶部金属膜、顶部释放层、顶部树脂、底部金属膜、底部释放层、底部树脂和衬底，所述切割线设置在与所述衬底耦合的所述顶部树脂层的一部分和与所述衬底耦合的所述底部树脂层的一部分之间；
克服弱粘结使所述顶部释放层从所述衬底的顶部表面分离；以及
克服弱粘结使所述底部释放层从所述衬底的底部表面分离。
2.如权利要求1所述的方法，其特征在于，包括在所述顶部金属膜上围绕所述顶部微电子管芯形成在所述顶部金属膜上的顶部构建层，并且在所述底部金属膜上围绕所述底部微电子管芯形成在所述底部金属膜上的底部构建层。
3.如权利要求1-2中的任一项所述的方法，其特征在于，采用弱粘结将所述顶部释放层粘附至衬底的顶部表面包括在超过环境温度的温度下在压力下将所述顶部释放层压制到所述衬底的顶部表面，并且其中采用弱粘结将所述底部释放层粘附至衬底的底部表面包括同时在相同压力和温度下将所述底部释放层压制到所述衬底的底部表面。
4.如权利要求1所述的方法，其特征在于，将顶部树脂层和/或底部树脂层耦合至相应的顶部金属膜和/或底部金属膜上包括将所述树脂层喷涂到所述金属膜上。
5.如权利要求4所述的方法，其特征在于，将顶部树脂层和/或底部树脂层耦合到相应的顶部金属膜和/或底部金属膜上包括将所述树脂层以覆盖小于所述金属膜的整个表面的图案的方式喷涂到所述金属膜上。
6.如权利要求5所述的方法，其特征在于，包括将顶部释放层和/或底部释放层以覆盖树脂层的整个被暴露表面的图案的方式耦合到相应的顶部树脂层和/或底部树脂层上。
7.如权利要求1所述的方法，其特征在于，将顶部树脂层和/或底部树脂层耦合至相应的顶部金属膜和/或底部金属膜上包括将所述树脂层从所述树脂层的卷轧制到所述金属膜上。
8.如权利要求7所述的方法，其特征在于，将顶部树脂层和/或底部树脂层耦合到相应的顶部金属膜和/或底部金属膜上包括将所述树脂层以覆盖小于所述金属膜的整个表面的图案的方式轧制到所述金属膜上，所述将所述树脂层以覆盖小于所述金属膜的整个表面的图案的方式轧制到所述金属膜上包括周期性地切割所述卷。
9.如权利要求1、4-8中的任一项所述的方法，其特征在于，包括将打底剂耦合到顶部树脂层和/或底部树脂层上，其中将释放层耦合到树脂层上包括将所述释放层耦合到所述打底剂上。
10.如权利要求1所述的方法，其特征在于，所述衬底由有机复合材料、无机复合材料、有机和无机复合材料的组合中的一种形成。
11.如权利要求1所述的方法，其特征在于，所述衬底由单片层形成。
12.如权利要求1所述的方法，其特征在于，还包括形成微电子装置，所述微电子装置包括：
释放层，所述释放层在所述衬底之上与所述衬底耦合；
树脂层，所述树脂层在所述释放层之上与所述释放层耦合；
金属膜，所述金属膜在所述树脂层之上与所述树脂层耦合，所述金属膜限定腔；以及
微电子管芯，所述微电子管芯在所述腔中与所述金属膜耦合。
13.如权利要求12所述的方法，其特征在于，所述树脂层采用弱粘结粘附至所述释放层。
14.如权利要求12所述的方法，其特征在于，所述微电子装置包括包围所述微电子管芯并填充所述腔的密封材料。
15.如权利要求12所述的方法，其特征在于，所述微电子管芯为处理器，并且其中底部微电子管芯从数据存储设备、微控制器、专用集成电路、和处理器中选择。
16.如权利要求12所述的方法，其特征在于，所述微电子管芯为处理器，并且其中底部微电子管芯是数字信号处理器。
17.如权利要求12所述的方法，其特征在于，所述装置设置在计算机、无线通信器、手持设备、汽车、机车、飞行器、船只或航天器中的一个中。
CN201380011202.XA 2012-12-21 2013-06-04 包括释放层的无凸块构建层封装 Active CN104137230B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/725,104 US9320149B2 (en) 2012-12-21 2012-12-21 Bumpless build-up layer package including a release layer
US13/725,104 2012-12-21
PCT/US2013/044069 WO2014098965A1 (en) 2012-12-21 2013-06-04 Bumpless build-up layer package including a release layer

Publications (2)

Publication Number Publication Date
CN104137230A CN104137230A (zh) 2014-11-05
CN104137230B true CN104137230B (zh) 2017-09-22

Family

ID=50974409

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380011202.XA Active CN104137230B (zh) 2012-12-21 2013-06-04 包括释放层的无凸块构建层封装

Country Status (3)

Country Link
US (2) US9320149B2 (zh)
CN (1) CN104137230B (zh)
WO (1) WO2014098965A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI411073B (zh) * 2010-08-13 2013-10-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
WO2013089754A1 (en) * 2011-12-15 2013-06-20 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (bbul) packages
US9451696B2 (en) 2012-09-29 2016-09-20 Intel Corporation Embedded architecture using resin coated copper
US9320149B2 (en) 2012-12-21 2016-04-19 Intel Corporation Bumpless build-up layer package including a release layer
US9362236B2 (en) * 2013-03-07 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
US9554472B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9522514B2 (en) 2013-12-19 2016-12-20 Intel Corporation Substrate or panel with releasable core
US9554468B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9434135B2 (en) 2013-12-19 2016-09-06 Intel Corporation Panel with releasable core
CN104409374B (zh) * 2014-12-18 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种永久性晶圆键合互连方法
US9899239B2 (en) * 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
US11211245B2 (en) * 2020-06-02 2021-12-28 Intel Corporation III-N multichip modules and methods of fabrication

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6210518B1 (en) * 1998-09-11 2001-04-03 Lg Electronics Inc. Method and fixture for manufacturing flexible printed circuit board

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3134641B2 (ja) 1993-12-22 2001-02-13 松下電器産業株式会社 電子ビーム表示装置および金属膜転写シート
US6358577B1 (en) * 1995-06-07 2002-03-19 Pechiney Emballage Flexible Europe Membrane permeable to aromatic products
WO2000018555A1 (en) * 1998-10-01 2000-04-06 Airtech International, Inc. Method of molding or curing a resin material at high temperatures using a multilayer release film
US6274937B1 (en) * 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
TW460717B (en) * 1999-03-30 2001-10-21 Toppan Printing Co Ltd Optical wiring layer, optoelectric wiring substrate mounted substrate, and methods for manufacturing the same
US6232151B1 (en) * 1999-11-01 2001-05-15 General Electric Company Power electronic module packaging
US6706553B2 (en) * 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
JP2003304065A (ja) * 2002-04-08 2003-10-24 Sony Corp 回路基板装置及びその製造方法、並びに半導体装置及びその製造方法
JP3680057B2 (ja) 2002-12-27 2005-08-10 株式会社東芝 記録媒体およびその製造方法
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
US7508352B2 (en) 2006-01-18 2009-03-24 Motorola, Inc. Embedded assembly including moveable element and antenna element
JP4171499B2 (ja) * 2006-04-10 2008-10-22 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US7723164B2 (en) * 2006-09-01 2010-05-25 Intel Corporation Dual heat spreader panel assembly method for bumpless die-attach packages, packages containing same, and systems containing same
WO2008056499A1 (en) 2006-11-06 2008-05-15 Nec Corporation Semiconductor device and method for manufacturing same
CN101192550A (zh) 2006-12-01 2008-06-04 矽品精密工业股份有限公司 半导体封装件及其制法
US8604605B2 (en) * 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
US20090072357A1 (en) * 2007-09-13 2009-03-19 Jinbang Tang Integrated shielding process for precision high density module packaging
US7651889B2 (en) * 2007-09-13 2010-01-26 Freescale Semiconductor, Inc. Electromagnetic shield formation for integrated circuit die package
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US7759163B2 (en) * 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
US7767495B2 (en) * 2008-08-25 2010-08-03 Infineon Technologies Ag Method for the fabrication of semiconductor devices including attaching chips to each other with a dielectric material
US8093711B2 (en) * 2009-02-02 2012-01-10 Infineon Technologies Ag Semiconductor device
CA2751556A1 (en) * 2009-02-05 2010-08-12 John Shirley Hurst Amorphous metal continuous flux path transformer and method of manufacture
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
JP2011054805A (ja) 2009-09-02 2011-03-17 Toshiba Corp 半導体装置、及び半導体装置の製造方法
US20110108999A1 (en) * 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
TWI497679B (zh) * 2009-11-27 2015-08-21 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8535989B2 (en) * 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8618652B2 (en) * 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US8304913B2 (en) * 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8786066B2 (en) * 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
KR101151349B1 (ko) 2010-10-07 2012-06-08 대덕전자 주식회사 칩 매립형 다층회로 인쇄회로기판 제조방법
US8508037B2 (en) * 2010-12-07 2013-08-13 Intel Corporation Bumpless build-up layer and laminated core hybrid structures and methods of assembling same
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8421245B2 (en) * 2010-12-22 2013-04-16 Intel Corporation Substrate with embedded stacked through-silicon via die
US8937382B2 (en) * 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) * 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
WO2013095363A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Microelectronic package and stacked microelectronic assembly and computing system containing same
US8633551B1 (en) * 2012-06-29 2014-01-21 Intel Corporation Semiconductor package with mechanical fuse
US9451696B2 (en) * 2012-09-29 2016-09-20 Intel Corporation Embedded architecture using resin coated copper
US9320149B2 (en) 2012-12-21 2016-04-19 Intel Corporation Bumpless build-up layer package including a release layer
TWI487436B (zh) * 2013-05-10 2015-06-01 Unimicron Technology Corp 承載基板及其製作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6210518B1 (en) * 1998-09-11 2001-04-03 Lg Electronics Inc. Method and fixture for manufacturing flexible printed circuit board

Also Published As

Publication number Publication date
WO2014098965A1 (en) 2014-06-26
US9320149B2 (en) 2016-04-19
CN104137230A (zh) 2014-11-05
US20160141265A1 (en) 2016-05-19
US20140177193A1 (en) 2014-06-26

Similar Documents

Publication Publication Date Title
CN104137230B (zh) 包括释放层的无凸块构建层封装
CN104025289B (zh) 包括集成散热器的无凸块构建层封装
US20210043596A1 (en) High density substrate routing in package
EP2559062B1 (en) A method of forming a coreless package structure
CN102656686B (zh) 凹陷型嵌入式管芯无核封装
TW201131735A (en) Semiconductor package with embedded die and its methods of fabrication
TW200822336A (en) Stacked type chip package, chip package and process thereof
TWI570816B (zh) 封裝結構及其製法
TWI429043B (zh) 電路板結構、封裝結構與製作電路板的方法
CN103227164A (zh) 半导体封装构造及其制造方法
CN102683313A (zh) 半导体接合焊盘结构以及集成电路
US20240079338A1 (en) Semiconductor die assemblies with decomposable materials and associated methods and systems
KR20070079656A (ko) 자외선 경화형 코팅층을 갖는 인쇄회로기판 및 그의 제조방법
CN103972200B (zh) 引线框架结构
CN104851847A (zh) 封装装置及其制作方法
KR20170031050A (ko) 단일-층 지지 구조를 갖는 집적 회로 패키징 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant