CN104025289B - 包括集成散热器的无凸块构建层封装 - Google Patents

包括集成散热器的无凸块构建层封装 Download PDF

Info

Publication number
CN104025289B
CN104025289B CN201380004635.2A CN201380004635A CN104025289B CN 104025289 B CN104025289 B CN 104025289B CN 201380004635 A CN201380004635 A CN 201380004635A CN 104025289 B CN104025289 B CN 104025289B
Authority
CN
China
Prior art keywords
tube core
radiator
core
microelectronic
encapsulant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380004635.2A
Other languages
English (en)
Other versions
CN104025289A (zh
Inventor
W·H·泰赫
D·库尔卡尼
C-P·邱
T·哈瑞尔齐安
J·S·古扎克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104025289A publication Critical patent/CN104025289A/zh
Application granted granted Critical
Publication of CN104025289B publication Critical patent/CN104025289B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

示例包括管芯封装，管芯封装可包括具有管芯下表面、与管芯下表面平行的管芯上表面、和管芯侧面的微电子管芯，微电子管芯包括有源区域和无源区域。示例可任选地包括散热器，该散热器具有散热器下表面、与散热器下表面平行的散热器上表面、和至少一个散热器侧面，散热器设置在微电子管芯的上表面上且与管芯的无源区域热连通并且与有源区域电绝缘。示例可任选地包括密封管芯侧面和散热器侧面和散热器下表面的密封材料，密封材料包括与管芯下表面基本上平行的上表面和与管芯上表面基本上平行的上表面。

Description

包括集成散热器的无凸块构建层封装
本申请要求2012年9月28日提交的美国专利申请No.13/631,205的优先权，该申请通过引用整体结合于此。
技术领域
示例一般涉及集成电路的封装，并且更具体地涉及包括集成散热器的无凸块构建层封装。
技术背景
处理器和其他集成电路芯片可产生大量的热量。在小型化努力过程中，不仅电路被拥挤到更小的几何形状中，而且多个芯片也被拥挤到更小的封装中。
附图说明
在附图中，附图不一定是按比例绘制，相同的标记可描述不同视图中的相似部件。具有不同字母后缀的相同的标记可表示相似部件的不同的实例。附图一般作为示例而非限制示出本文献所讨论的各实施例。
图1示出了根据示例的包括集成散热器的封装管芯的截面图。
图2A-H示出了用于产生图1的封装管芯的过程的阶段。
图3A示出了根据示例的包括具有堆叠在散热器上的第二管芯的集成散热器的封装管芯的截面图。
图3B示出了图3A的封装管芯的俯视图。
图4A-B示出了用于产生图3A的封装管芯的过程的阶段。
图5A示出了根据示例的包括集成散热器和集成热导体的封装管芯的截面图。
图5B示出了沿着图5A中的线5B--5B呈现的封装管芯的截面图。
图6A-B示出了用于产生图5A的封装管芯的过程的阶段。
图7A示出了根据示例的包括集成散热器和集成热导体的封装管芯的截面图。
图7B示出了沿着图7A中的线7B--7B呈现的封装管芯的截面图。
图7C示出了沿着图7A中的线7C--7C呈现的封装管芯的截面图。
图8为描绘了根据示例的计算系统800的剖切立视图。
图9为根据示例的电子系统900的示意图。
图10为示出了根据示例的制造具有集成散热器的封装管芯的方法的流程图。
具体实施方式
本公开中的示例涉及一种用于形成集成到封装中的散热器的过程，该封装可任选地包括无凸块构建层。示例还涉及组装包括集成散热器的无凸块构建层封装的方法。
下面的描述包括诸如上部、下部、第一、第二等的术语，这些术语仅用于描述的目的，并且不应被解释为限制。本文中描述的装置或制品可在多个位置和取向中制造、使用或运输。术语“管芯”和“芯片”一般指的是作为基本工件的物理对象，基本工件通过多个处理操作转变成所需的集成电路器件。管芯通常从晶片单片化并且晶片可由半导体、非半导体、或半导体材料和非半导体材料的组合制成。板通常是充当用于管芯的安装衬底的树脂浸渍的玻璃纤维结构。本公开中的散热器是集成的薄结构，其通过构建被包括到封装中。
现将参照附图，在附图中相同的结构设置有相同的后缀附图标记。为了清楚地显示各个示例的结构，本文中包括的附图为集成电路结构的简图表示。因此，所制造的结构的实际外观，例如在显微照片中，可能会看起来不同，但仍然包含所示示例的主题。此外，附图显示结构以有助于理解所示示例。
图1示出了根据示例的包括集成散热器118的封装管芯102的截面图。微电子管芯102可以是任何类型的集成电路管芯。微电子管芯102可以是多核微处理器。封装可被构造为无凸块构建层(BBUL)封装。
微电子管芯102可包括有源区域，有源区域可包括诸如上表面104之类的有源表面。有源区域可延伸至管芯102的多个侧面。微电子管芯102可包括上表面104，上表面104可包含电连接131以操作微电子管芯102。诸如构建膜、焊料等等的材料133可用于将电连接131连接至本文中公开的导电迹线114。
管芯102可包括微电子管芯无源区域，微电子管芯无源区域可包括诸如下表面106的无源表面。无源区域可延伸至管芯102的多个侧面。下表面106可与上表面104平行。管芯102可包括管芯侧面108。管芯侧面108可在上表面104和下表面之间延伸。
封装100可包括密封材料110。封装100可包括构建层113。密封材料110可由与构建层113相同的材料形成。构建层或密封层中的一个或多个可被选择成具有不同的材料以平衡由于在制造或使用中导致的应力而可能出现的应力。
封装100可包括一个或多个导电迹线114。封装可包括导电接触116。掩模117可限定接触。掩模117可包括构建层。封装100可包括一个或多个互连120。本文中所使用的密封材料可包括一个或多个构建层。在一些示例中，诸如为了减小或控制翘曲，密封材料的薄层可嵌入到构建层中。
散热器118可集成到封装100中。散热器118可包括散热器下表面122。散热器上表面124可与散热器下表面122平行。散热器可包括至少一个散热器侧面126。散热器118可邻近微电子管芯102的下表面106设置。散热器118可比如通过接触或耦合至管芯的无源区域与管芯102热连通。散热器118可包括导电材料。散热器118可与管芯102的有源区域电绝缘。
密封材料110可限定散热器118和微电子管芯102之间的腔。如图所示，散热器118可任选地限定散热器开口132，并且管芯的下表面通过此散热器开口暴露。散热器开口132可向腔打开，诸如成形成容纳热界面材料的腔。
热界面材料134可设置在散热器上表面124和管芯下表面106之间，并且与散热器上表面124和管芯下表面106热连通。散热器118可限定开口132，该开口132使热界面材料134的一部分至少暴露至封装100的下表面128。
微电子管芯102可通过密封材料110保持在至少一个侧面108上的适当的位置。管芯102可利用具有粘接性能的材料(诸如，管芯接合膜(“DBF”)135)诸如通过粘附耦合到面板(诸如散热器118)上。DBF可包括热界面材料。DBF可沿着下表面106设置。密封材料110可诸如通过选择具有选择成抵消靠近密封材料的其他材料(诸如管芯102)的膨胀或收缩的热膨胀系数的材料来控制封装翘曲。
密封材料110可包括基本上与管芯下表面106平行的下表面128。密封材料110可包括基本上与管芯上表面104平行的上表面130。密封材料110可包括基本上与上表面104在同一平面上的至少一个表面。在延伸到管芯的一部分(诸如到所示的上部)的密封材料110中存在开口。密封材料110可包括基本上与下表面104在同一平面上的至少一个密封材料上表面129。在延伸到管芯的一部分(诸如到所示的下部)的密封材料110中存在开口。上表面104可被置于固定板上，而密封材料110围绕微电子管芯102设置。密封材料110可密封管芯侧面108和散热器侧面126和散热器上表面124。
构建层113可设置在密封材料110上。密封材料110可像构建层113一样构建。导电迹线114可设置在构建层113上。迹线114可与上表面104电接触。导电迹线116与导电迹线114耦合并且允许集成电路封装100例如通过插座连接电耦合至电路板。在一个示例中，导电接触116可包括焊球。导电接触116可包括触点(land)或引脚。
图2A-H示出了用于产生图1的封装管芯的过程的阶段。图2A示出可分解的层200、无芯载体202，可设置为面板、可与蚀刻停止层204和导体206(诸如铜)组合以形成腔，诸如其中可设置热界面材料的腔。无芯载体可包括牺牲短箔片201和牺牲长箔片203。每个蚀刻停止层的示例包括，但不限于，诸如具有低杨氏模量(Young's Modulus)的材料的介电材料，诸如味之素(Ajinomoto)构建膜(ABF)介电材料，味之素(Ajinomoto)构建膜(ABF)介电材料包括，但不限于，GX-92、T-31和其他材料，各可任选地与一个或多个填充物组合。这些材料中的一个或多个由味之素精细技术公司(Ajinomoto Fine-Techno Co.,Inc)制造。图2B示出了组装的图2A的元件。图2C示出了在用于蚀刻铜206以形成集成散热器208的图案化(诸如减除图案化)之后的组件。图2D示出了已被类似地蚀刻以限定开口210的散热器。
图2E示出了施加至散热器的管芯212。热界面材料214可用于使热能从管芯212交换至散热器208。管芯背面膜213可任选地用于将管芯212粘附至散热器208。管芯背面膜213可以是传导热能的热界面材料。热界面材料可任选地用于将管芯212机械地固定至散热器208。
图2F示出了设置在密封材料216上的多个无凸块构建层(BBUL)218。虽然示出了3层，但其他数量的层是可能的。导电迹线220可形成于BBUL层上，互连222也可形成于BBUL层上。接触224可与导电迹线220电连通。接触224可形成球栅阵列。
图2G示出了在BBUL分割(depaneling)和短箔片201的布线之后的封装。如图2H所示，蚀刻可用于移除长箔片203，从而停止在蚀刻停止层。喷砂处理可用于移除蚀刻停止材料204，诸如以提供图1所示的器件。管芯被绘制成显示通过管芯延伸的多个通孔，但本主题不受限于此。这种通孔可提高到散热器和导电迹线中的一个或两者的热传导率，但不是必要的。
图3A-B示出了根据示例的包括具有堆叠在散热器上的第二管芯304的集成散热器306的封装管芯300的截面图。如在别处所描述的，第一管芯302可设置在BBUL封装中，包括密封集成散热器306的密封材料303。第二管芯304可诸如通过导体308与第一管芯302电连通地堆叠，导体308通过散热器306和热界面材料312中的开口310。因此，散热器306夹在管芯(dice)之间。导体308可包括焊料凸块、可变形的互连等等。第一管芯302可任选地包括通孔314，诸如硅通孔。通孔314可通过传递信号信息或通过通孔供电使接触316与第二管芯的有源部分电连通地放置。图3B中的箭头示出散热器306可任选地扩大以消散更多热量，和/或与另一热交换器件热传导的方向。
第一管芯和第二管芯每一个可以是处理器，诸如具有由加利福尼亚州圣克拉拉的英特尔公司(Intel Corporation)制造的两个处理器的双核处理方案。其他集成电路也是可能的。第一管芯可以是存储器，并且第二管芯可以是处理器，反之亦然。
图4A-B示出了用于产生图3A的封装管芯的过程的阶段。局部热界面材料移除工艺402，诸如可原位执行干法(例如，等离子体)或湿法蚀刻，对集成散热器进行图案化。可在第一管芯上形成接触404的图案，诸如以提供逻辑-存储器接口或逻辑-逻辑接口。
图5A示出了根据示例的包括集成散热器和集成热导体的封装管芯的截面视图。散热器502可在管芯下表面506上延伸。热界面材料504可在管芯下表面和散热器上表面508之间延伸。至少一个热导体510可热连通地耦合至散热器上表面508并且可通过密封材料512延伸。在一些示例中，热导体510可以是通孔。这种通孔连接可表示由通过密封材料钻孔形成的可然后被镀敷和填充的镀敷通孔。热导体可包括一系列堆叠的微通孔，微通孔可形成于封装芯中作为制造工艺的一部分。
至少一个热导体510可沿着可平行于管芯501侧面的垂直长度延伸。至少一个热导体510可与多个导电迹线中的导电迹线514热连通地耦合。如果热导电迹线514用于热连通，则(例如，在相同层上)可以有用于导电的单独的迹线。导电迹线514可与管芯上表面516热连通地耦合。导电迹线可与管芯501的无源区域热连通。如图5B所示，至少一个热导体510可限定管芯501周围的电路。
诸如热导体的图案(诸如网格518)可设置在导电迹线和管芯上表面之间，网格围绕管芯的接触516交织并且与至少一个热导体510热连通地耦合。
图6A-B示出了用于产生图5A的封装管芯的过程的阶段。图2A-E中描绘的过程的部分可用于提供图6A的器件。可包括一个或多个热释放通孔的热导体608可在管芯的有源部分上按照阵列交织、或按照网格图案化的层间(inter-tier)细线，诸如管芯610的一个或多个浮置岛接触。阵列可与管芯610的浮置岛接触电绝缘。如此处所讨论的，阵列可提供从Si管芯的上表面的热路径并且使它们向下路由至散热器以允许热量消散至诸如环境。交织的一部分608a可延伸至迹线以交换热量远离管芯610，可任选地通过热界面材料622、散热器618、导体606和迹线620与导热路径隔开。随着在管芯610周围形成密封材料612，可构建热导体606。在形成导体606、608之后可构建附加的层。
器件602可被分割并且布线以提供图5的器件。可移除诸如铜载体之类的载体604，并且蚀刻停止616可被喷砂去除。
图7A-C示出了根据示例的包括集成散热器705和集成热导体703的封装管芯的截面视图。第一管芯706设置在具有集成散热器705的BBUL封装中。密封材料704可限定暴露管芯706的一部分(诸如，有源部分)的开口，或通过管芯706延伸的一个或多个通孔。暴露部分可诸如经由热界面材料709将热量传导至散热器705。
第二管芯702可堆叠在微电子管芯706上，并且第二管芯702和微电子管芯706中的每一个都设置在散热器705之上，并且各与散热器一起被密封在密封材料704中。至少一个电互连714可使微电子管芯706和第二管芯702彼此电连通地耦合。密封材料704可限定暴露管芯702的一部分(诸如，有源部分)的开口，或通过管芯702延伸的一个或多个通孔。
这种配置可产生高水平的热量。因此，如图6A-B所示，第一网格708或交织的热导体可设置在第二管芯702和导电迹线707之间。第一网格可将热量从第二管芯702传导到导电迹线707和到热导体703。
为了更好地从封装移除热量，第二网格710可设置在微电子管芯706和第二管芯702之间。第二网格710可围绕在微电子管芯和第二管芯之间的接触的交织并且与至少一个热导体703热连通地耦合。如图7C所示，如果在管芯之间延伸的接触比在第二管芯702和导电迹线707之间的更少，则第二网格的部分可更大。例如，逻辑-存储器接口利用相对少数量的电接触，从而允许第二网格包括包围管芯互连的大的散热器电路。
热导体703可包括通过密封材料延伸的通孔连接。热导体703可包括通过密封材料的基本上与管芯706的侧面平行的导电连接。热导体可包括一系列堆叠的微通孔，微通孔可形成于封装芯中作为制造工艺的一部分。
微电子管芯706可包括存储器器件，并且第二管芯702可包括处理器。在示例中，第一管芯和第二管芯每一个可以是处理器，诸如具有由加利福尼亚州圣克拉拉的英特尔公司(Intel Corporation)制造的两个处理器的双核处理方案。
图8描绘了根据示例的计算系统800。可在诸如图8的计算系统800的计算系统中使用诸如那些根据以上过程制造的集成散热器组件的以上示例中的一个或多个。根据方法实施例单独或与任何其他实施例组合制造的集成散热器组件可被称为示例配置。
计算系统800可包括可被封装在IC芯片封装810的处理器、数据存储系统812、诸如键盘814的输入设备、以及诸如监视器816的输出设备。计算系统800可包括处理数据信号的处理器并且可包括例如可从英特尔公司购买到的微处理器。除键盘814之外，计算系统800可包括诸如鼠标818的另一用户输入设备。
具体化根据所要求保护的主体的部件的计算系统800可包括利用微电子器件系统的任何系统，微电子器件系统可包括例如，上面描述的诸如根据方法示例制造的集成散热器组件，微电子器件系统可耦合至诸如动态随机存取存储器(DRAM)、聚合物存储器、闪存存储器和相变存储器。某些示例可通过耦合至处理器来耦合至它们中的任何组合。数据存储可包括管芯上的嵌入式DRAM缓存。耦合至处理器的示例配置可以是具有耦合至DRAM缓存的数据存储的示例配置的系统。示例配置可耦合至数据存储系统812。
在示例中，计算系统800还可包括包含数字信号处理器(DSP)的管芯、微控制器、专用集成电路(ASIC)、或微处理器。示例配置可通过耦合至处理器耦合至这些部件的任何组合。对于示例，DSP可以是芯片组的一部分，芯片组可包括作为板820上的芯片组的单独部分的独立的处理器和DSP。示例配置可耦合至DSP并且可提供可耦合至IC芯片封装810中的处理器的单独的示例配置。此外，在示例中，示例配置可耦合至可安装在与IC芯片封装810相同的板820上的DSP。如针对结合通过根据本公开中方法示例及其等效方案制造的集成散热器组件的多个示例所述的示例配置的计算系统800所述的，可组合示例配置。
本公开所述的示例可应用于除传统计算机以外的设备和装置。例如管芯可与示例配置一起封装并且可置于便携式设备(诸如，无线通信器)或手持设备(诸如，智能电话)、个人数据助理等等中。另一示例可以是可与示例配置一起封装并且置于车辆(诸如，汽车)、机车、船只、飞机或航天器中。
图9为根据示例的电子系统900的示意图。所描绘的电子系统900可具体化图8所描绘的计算系统800，并且电子系统可示意性描绘。电子系统900包含电子组件910，诸如如上所述的IC管芯。在示例中，电子系统900可以是计算机系统，计算机系统可包括用于电耦合电子系统900的多个部件的系统总线920。系统总线920可以是单个总线或根据多个实例的总线的任何组合。电子系统900可包括向集成电路910供电的电压源930。在一些示例中，电压源930通过系统总线920向集成电路910供电。
集成电路910可电耦合至系统总线920并且包括根据示例的任何电路或电路的组合。在示例中，集成电路910包括可以是任何类型的处理器912。本文所使用的处理器912意指任何类型的电路，诸如，但不限于，微处理器、微控制器、图形处理器、数字信号处理器、或其他处理器。因此，集成散热器组件可以是容纳两个管芯(诸如，选自处理器的处理器第一管芯和第二管芯或作为芯片组的一部分的另一管芯)的电子系统的一部分。可包括在集成电路910中的其他类型的电路为定制电路或ASIC，诸如在无线设备(诸如，蜂窝电话、寻呼机、便携式计算机、双向无线电、和类似的电子系统)中使用的通信电路914。在示例中，集成电路910包括管芯上的存储器916，诸如静态随机存取存储器(SRAM)。在示例中，集成电路910包括管芯上的存储器916，诸如动态随机存取存储器(eDRAM)。
在示例中，电子系统900还包括外部存储器940，外部存储器940又可包括适合于特定应用的一个或多个存储器元件(诸如以RAM形式的主存储器942)、一个或多个硬盘驱动器944、和/或处理可移动介质946(磁盘、光盘(CD)、数字视频光盘(DVD)、闪存密钥、和本领域已知的其他的可移动介质)的一个或多个驱动器。
在示例中，电子系统900还包括显示设备950和音频输出960。在示例中，电子系统900包括输入970，诸如，键盘、鼠标、轨迹球，游戏控制器、话筒、语音识别装置、或将信息输入到电子系统900中的任何其他设备。
如本文所示的集成电路910可在包括电子封装、电子系统、计算机系统、制造集成电路的一个或多个方法、以及制造电子组件的一个或多个方法的多种不同示例中实现，电子组件包括在本文中的各个示例中及它们的本领域公认的等效方案中所述的集成散热器组件。操作的元件、材料、几何形状、尺寸和顺序都可改变以适合具体的封装要求。
图10为示出了根据示例的制造具有集成散热器的封装管芯的方法的流程图。方法可任选地包括构建多个构建层，构建多个构建层包括形成与管芯电连通的无凸块构建层(BBUL)。在1002,该方法可包括将微电子管芯的管芯下表面在与散热器热连通地堆叠散热器上。在1004，该方法可包括形成围绕微电子管芯和散热器的密封材料。在1006，该方法可包括在微电子管芯的与管芯下表面相对的管芯上表面上构建多个构建层。在1008，该方法可包括形成设置在与微电子管芯的有源区域电连通的构建层上的多个导电迹线。
可任选地，该方法可包括形成密封材料，形成密封材料包括在散热器和微电子管芯之间形成腔。可任选地，该方法可包括在管芯下表面和散热器之间(诸如在腔中)设置热界面材料。可任选的方法还包括散热器限定开口，该开口使热界面材料的一部分暴露至封装的下表面。
可任选地，该方法可包括将第二管芯堆叠在散热器上，将第二管芯堆叠在散热器上包括通过开口将第二管芯电耦合至微电子管芯。可任选地，该方法可包括在腔中设置第二管芯。
该方法可任选地包括将热导体的阵列设置在微电子管芯和第二管芯之间。可任选地，该方法可包括将热导体堆叠在散热器和多个导电迹线中的一个导电迹线之间。
示例和注释
示例1可包括可包括管芯封装的主题(诸如，系统、装置、方法、有形的机器可读介质等等)。管芯封装可包括具有管芯上表面、与管芯上表面平行的管芯下表面、和管芯侧面的微电子管芯，微电子管芯包括有源区域和无源区域。示例可包括具有散热器上表面、与散热器上表面平行的散热器下表面、和至少一个散热器侧面的散热器，散热器设置在微电子管芯的下表面上，与管芯的无源区域热连通并且与微电子管芯的有源区域电绝缘。示例可包括密封管芯侧面和散热器侧面和散热器上表面的密封材料，密封材料包括与管芯上表面基本上平行的上表面和与管芯下表面基本上平行的下表面。示例可包括设置在密封材料的上表面上的多个构建层。示例可包括设置在构建层上并且与有源区域电连通的多个导电迹线。
示例2可包括前述示例中的任一个，其中密封材料限定下表面中的密封材料下部开口，该管芯下表面通过密封材料下部开口暴露。
示例3可包括前述示例中的任一个，其中散热器限定下表面中的散热器开口，该管芯下表面通过散热器开口暴露。
示例4包括前述示例中的任一个，其中热界面材料设置在散热器上表面和管芯下表面之间并且与散热器上表面和管芯下表面热连通。
示例5可包括前述示例中的任一个，其中密封材料的下部基本上与散热器的下表面和热界面材料的下表面在同一平面上。
示例6可包括前述示例中的任一个，其中散热器在管芯下表面上延伸，并且热界面材料在管芯下表面和散热器上表面之间延伸。
示例7可包括前述示例中的任一个，其中至少一个热导体热连通地耦合至散热器上表面并且通过密封材料平行于管芯侧延伸，并且与多个导电迹线中的导电迹线热连通地耦合，导电迹线与管芯上表面热连通地耦合。
示例8可包括前述示例中的任一个，其中至少一个热导体形成围绕微电子管芯的电路。
示例9可包括前述示例中的任一个，其中热导体的网格设置在导电迹线和管芯上表面之间，网格围绕管芯的接触交织并且与至少一个热导体热连通地耦合。
示例10可包括前述示例中的任一个，其中第二管芯设置在微电子管芯和散热器之间，并且第二网格设置在微电子管芯和第二管芯之间，第二网格围绕微电子管芯和第二管芯之间的接触交织并且与至少一个热导体热连通地耦合。
示例11可包括前述示例中的任一个，其中通孔连接通过微电子管芯从管芯上表面延伸至微电子管芯，从而将多个迹线电连接至第二管芯。
示例12可包括前述示例的任一项，其中微电子管芯包括存储器器件，并且第二管芯包括处理器。
示例13可包括前述示例中的任一项，其中导电迹线与管芯的无源区域热连通。
示例14可包括前述示例中的任一个，其中管芯下表面为无源表面。
示例15可包括前述示例中的任一个，其中管芯上表面为有源表面。
示例16可包括前述示例中的任一个，其中散热器、密封材料、多个构建层和多个导电迹线包括无凸块构建层封装。
示例17可包括主题(诸如，系统、装置、方法、有形的机器可读介质等等)，该主题可包括形成封装微电子管芯。示例可包括将微电子管芯的管芯下表面与散热器热连通地堆叠在散热器上。示例可包括围绕微电子管芯和散热器形成密封材料。示例可包括在微电子管芯的与管芯下表面相对的管芯上表面上构建多个构建层。示例可包括形成设置在与微电子管芯的有源区域电连通的构建层上的多个导电迹线。示例可包括在管芯下表面和散热器之间设置热界面材料。
示例18可包括前述示例中的任一个，其中散热器限定开口，该开口使热界面材料的至少一部分暴露至封装的下表面。
示例19可包括前述示例中的任一个，并且还包括将第二管芯堆叠在散热器上，将第二管芯堆叠在散热器上包括将第二管芯通过开口电耦合至微电子管芯。
示例20可包括前述示例中的任一项，其中构建多个构建层包括形成与管芯电连通的无凸块构建层(BBUL)。
示例21可包括前述示例中的任一个，其中形成密封材料包括在散热器和微电子管芯之间形成腔。
示例22可包括前述示例中的任一个并且还包括在腔中设置热界面材料。
示例23可包括前述示例中的任一个并且还包括在腔中设置热界面材料。
示例24可包括前述示例中的任一个并且还包括在微电子管芯与第二管芯之间设置热导体的阵列。
示例25可包括前述示例中的任一个并且还包括在散热器与多个导电迹线中的一个导电迹线之间堆叠热导体。
示例26可包括前述示例中的任一个，其中形成密封材料包括在散热器与微电子管芯之间形成腔。
示例27可包括主题(诸如，系统、装置、方法、有形的机器可读介质等等)，该主题可包括微电子管芯，该微电子管芯具有管芯上表面、与管芯上表面平行的管芯下表面、和管芯侧面，微电子管芯包括有源区域和无源区域。示例可包括具有散热器上表面、与散热器上表面平行的散热器下表面、和至少一个散热器侧面的散热器，该散热器设置在与管芯的无源区域热连通的微电子管芯的下表面上并且与有源区域电绝缘。示例可包括密封管芯侧面和散热器侧面以及散热器上表面的密封材料，密封材料包括基本上与管芯上表面平行的上表面和基本上与管芯下表面平行的下表面。示例可包括设置在密封材料的上表面上的多个构建层。示例可包括设置在构建层上并且与有源区域电连通的多个导电迹线。示例可包括耦合至微电子管芯的动态随机存取存储器。
示例28可包括前述示例中的任一个，其中密封材料限定下表面中的密封材料下部开口和通过密封材料下部开口暴露的管芯下表面。
示例29可包括前述示例中的任一个，其中散热器限定下表面中的散热器开口和通过密封材料下部开口暴露的管芯下表面。
示例30包括前述示例中的任一个，其中至少一个电互连通过散热器开口延伸并且耦合至沿着管芯下表面的微电子管芯的通孔，电互连将第二管芯耦合至微电子管芯。
示例31可包括前述示例中的任一个，其中微电子管芯为处理器，并且其中第二管芯从数据存储设备、数字信号处理器、微控制器、专用集成电路、和处理器中选择。
示例32可包括前述示例中的任一个，其中示例设置在计算机、无线通信器、手持设备、汽车、机车、飞行器、船只或航天器中的一个中。
这些非限制示例中的每一个可独立存在，或可与其他示例中的一个或多个按照多种排列或组合结合。
以上具体实施例包括对所附附图的引用，所附附图形成具体实施例的一部分。附图通过例示示出可实现本发明的具体实施例。这些实施例也被称为本文中的“示例”。此类示例可包括除所示或所描述之外的元件。然而，本发明人还构想到仅提供所示或所述这些元件的示例。此外，本发明人还构想到或者参考特定示例(或其一个或多个方面)或者参考本文所示或所述的其它示例(或其一个或多个方面)利用所示或所述的这些元件(或其一个或多个方面)的任意组合或置换的示例。
在该文档和通过引用结合的任何文档之间的不一致使用的情况下，按照该文档中的使用为准。
在该文档中，在本专利文档中常用的术语“一”包括一个或一个以上，独立于“至少一个”或“一个或多个”的任何其他示例或使用。在该文档中，除非另有说明，术语“或”用于指非排他的或，使得“A”或“B”包括“A，但不包括B”、“B，但不包括A”、和“A和B”。在文档中，术语“包括”和“其中”分别被用作相应术语“包括”和“其中”的易懂英语同义词。同样，在以下权利要求中，术语“包括”或“包含”是开放式的，即，包括除在权利要求中该术语之后所列出的之外的元件的系统、设备、制品、组分、公式或过程仍被示为落入该权利要求的范围。而且，在以下权利要求中，术语“第一”、“第二”、“第三”等仅用作标记，而不旨在对他们的对象施加数值要求。
上述描述旨在说明而非限制。例如，上述示例(或其一个或多个方面)可彼此组合地使用。诸如可由本领域的普通技术人员在查阅上述描述后使用其他实施例。提供本发明内容的摘要是为了符合37C.F.R.第1.72(b)章节以允许读者迅速查实技术公开内容的本质。该摘要是以它不用于解释或限制权利要求的范围或含义的理解而提交的。同样，在以上的详细描述中，可将各种特征组合在一起以使本公开流畅。这不应被认为是意指不要求保护的特征对任何权利要求是关键的。相反，本发明的主题在于少于特定公开实施例的所有特征。因此，以下权利要求包含在具体实施例中作为示例或实施例，并且每个权利要求独立存在作为单独的实施例，并且可构想此类实施例可按照多个组合或排列彼此组合。本发明的范围应参考所附权利要求书以及这些权利要求享有权利的等效方案的完全范围来确定。

Claims (19)

1.一种管芯封装，包括：
微电子管芯，所述微电子管芯具有管芯上表面、与管芯上表面平行的管芯下表面、和管芯侧面，所述微电子管芯包括有源区域和无源区域；
散热器，所述散热器具有散热器上表面、与散热器上表面平行的散热器下表面、和至少一个散热器侧面，所述散热器设置在所述微电子管芯的下表面上且与管芯的无源区域热连通并且与所述微电子管芯的有源区域电绝缘；
密封材料，所述密封材料密封管芯侧面和散热器侧面以及散热器上表面，所述密封材料包括与所述管芯上表面基本上平行的上表面和与所述管芯下表面基本上平行的下表面，其中所述密封材料限定下表面中的密封材料下部开口，所述管芯下表面通过所述密封材料下部开口暴露；
多个构建层，所述多个构建层设置在密封材料的上表面上；以及
多个导电迹线，所述多个导电迹线设置在构建层上并且与所述有源区域电连通。
2.如权利要求1所述的管芯封装，其特征在于，所述散热器限定在下表面中的散热器开口，所述管芯下表面通过所述散热器开口暴露，其中热界面材料设置在所述散热器上表面和所述管芯下表面之间、并且与所述散热器上表面和所述管芯下表面热连通。
3.如权利要求1所述的管芯封装，其特征在于，所述散热器在所述管芯下表面上延伸，并且热界面材料在所述管芯下表面和所述散热器上表面之间延伸。
4.如权利要求1所述的管芯封装，其特征在于，至少一个热导体热连通地耦合至所述散热器上表面并且通过所述密封材料平行于所述管芯侧延伸，并且与所述多个导电迹线中的一个导电迹线热连通地耦合，所述导电迹线与所述管芯上表面热连通地耦合。
5.如权利要求4所述的管芯封装，其特征在于，热导体的网格设置在所述导电迹线和所述管芯上表面之间，所述网格围绕管芯的接触交织并且与至少一个热导体热连通地耦合。
6.如权利要求5所述的管芯封装，其特征在于，第二管芯设置在所述微电子管芯和所述散热器之间，并且第二网格设置在所述微电子管芯和所述第二管芯之间，所述第二网格围绕所述微电子管芯和所述第二管芯之间的接触交织并且与至少一个热导体热连通地耦合。
7.如权利要求6所述的管芯封装，其特征在于，通孔连接通过所述微电子管芯从所述管芯上表面延伸至所述微电子管芯，从而将多个迹线电连接至第二管芯。
8.一种形成微电子管芯封装的方法，包括：
将微电子管芯的管芯下表面堆叠在散热器上，所述管芯下表面与所述散热器热连通；
形成围绕微电子管芯和散热器的密封材料，所述密封材料密封管芯侧面和散热器侧面以及散热器上表面，其中所述密封材料限定下表面中的密封材料下部开口，所述管芯下表面通过所述密封材料下部开口暴露；
在微电子管芯的与管芯下表面相对的管芯上表面上构建多个构建层；以及
形成设置在所述构建层上的多个导电迹线，所述多个导电迹线与微电子管芯的有源区域电连通。
9.如权利要求8所述的方法，其特征在于，包括在管芯下表面和散热器之间设置热界面材料。
10.如权利要求9所述的方法，其特征在于，所述散热器限定使热界面材料的一部分至少暴露至封装的下表面的开口，包括在散热器上堆叠第二管芯，所述在散热器上堆叠第二管芯包括通过所述开口将第二管芯耦合至微电子管芯。
11.如权利要求8所述的方法，其特征在于，所述形成密封材料包括在所述散热器和所述微电子管芯之间形成腔。
12.如权利要求11所述的方法，其特征在于，在所述腔中设置热界面材料。
13.如权利要求11所述的方法，其特征在于，在所述腔中设置第二管芯。
14.如权利要求13所述的方法，其特征在于，包括将热导体的阵列设置在微电子管芯与第二管芯之间。
15.如权利要求8-14中的任一项所述的方法，其特征在于，包括在散热器和多个导电迹线中的一个导电迹线之间堆叠热导体，其中形成密封材料包括在散热器和微电子管芯之间形成腔。
16.一种管芯封装系统，包括：
微电子管芯，所述微电子管芯具有管芯上表面、与管芯上表面平行的管芯下表面、和管芯侧面，所述微电子管芯包括有源区域和无源区域；
散热器具有散热器上表面、与散热器上表面平行的散热器下表面、和至少一个散热器侧面，所述散热器设置在微电子管芯的下表面上且与管芯的无源区域热连通并且与有源区域电绝缘；
密封材料，所述密封材料密封管芯侧面和散热器侧面以及散热器上表面，所述密封材料包括与所述管芯上表面基本上平行的上表面和与所述管芯下表面基本上平行的下表面，其中所述密封材料限定下表面中的密封材料下部开口，所述管芯下表面通过所述密封材料下部开口暴露；
多个构建层，所述多个构建层设置在密封材料的上表面上；以及
多个导电迹线，所述多个导电迹线设置在构建层上并且与所述有源区域电连通；以及
动态随机存取存储器，所述动态随机存取存储器耦合至微电子管芯。
17.如权利要求16所述的系统，其特征在于，所述散热器限定在下表面中的散热器开口，所述管芯下表面通过所述密封材料下部开口暴露，其中至少一个电互连通过所述散热器开口延伸并且耦合至沿着管芯下表面的微电子管芯的通孔，所述电互连将第二管芯耦合至微电子管芯。
18.如权利要求17所述的系统，其特征在于，所述微电子管芯为处理器，并且其中所述第二管芯从数据存储设备、数字信号处理器、微控制器、专用集成电路、和处理器中选择。
19.如权利要求16所述的系统，其特征在于，所述系统设置在计算机、无线通信器、手持设备、汽车、机车、飞行器、船只或航天器中的一个中。
CN201380004635.2A 2012-09-28 2013-06-04 包括集成散热器的无凸块构建层封装 Active CN104025289B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/631,205 US8912670B2 (en) 2012-09-28 2012-09-28 Bumpless build-up layer package including an integrated heat spreader
US13/631,205 2012-09-28
PCT/US2013/044001 WO2014051714A1 (en) 2012-09-28 2013-06-04 Bumpless build-up layer package including an integrated heat spreader

Publications (2)

Publication Number Publication Date
CN104025289A CN104025289A (zh) 2014-09-03
CN104025289B true CN104025289B (zh) 2017-06-20

Family

ID=50384394

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380004635.2A Active CN104025289B (zh) 2012-09-28 2013-06-04 包括集成散热器的无凸块构建层封装

Country Status (5)

Country Link
US (3) US8912670B2 (zh)
CN (1) CN104025289B (zh)
DE (1) DE112013000494B4 (zh)
IN (1) IN2014CN04680A (zh)
WO (1) WO2014051714A1 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013089754A1 (en) * 2011-12-15 2013-06-20 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (bbul) packages
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US8912670B2 (en) 2012-09-28 2014-12-16 Intel Corporation Bumpless build-up layer package including an integrated heat spreader
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
JP2016039213A (ja) * 2014-08-06 2016-03-22 ローム株式会社 基板内蔵パッケージ、半導体装置およびモジュール
US9666559B2 (en) 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
WO2016209172A1 (en) * 2015-06-26 2016-12-29 Pep Innovation Pte Ltd Semiconductor packaging method, semiconductor package and stacked semiconductor packages
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10431563B1 (en) 2018-04-09 2019-10-01 International Business Machines Corporation Carrier and integrated memory
US10515929B2 (en) 2018-04-09 2019-12-24 International Business Machines Corporation Carrier and integrated memory
TWI675441B (zh) * 2018-05-14 2019-10-21 欣興電子股份有限公司 封裝載板結構及其製造方法
US11527483B2 (en) * 2018-06-29 2022-12-13 Intel Corporation Package including fully integrated voltage regulator circuitry within a substrate
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US10692737B2 (en) * 2018-10-08 2020-06-23 General Electric Company Multilayer interconnect structure with buried conductive via connections and method of manufacturing thereof
US10504826B1 (en) 2018-10-08 2019-12-10 General Electric Company Device almost last embedded device structure and method of manufacturing thereof
US11004786B2 (en) * 2019-03-15 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US11652020B2 (en) * 2019-05-29 2023-05-16 Intel Corporation Thermal solutions for multi-package assemblies and methods for fabricating the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11972999B2 (en) * 2021-12-07 2024-04-30 Globalfoundries U.S. Inc. Unlanded thermal dissipation pillar adjacent active contact

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015266A2 (en) * 2000-08-16 2002-02-21 Intel Corporation Direct build-up layer on an encapsulated die package

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5287247A (en) * 1990-09-21 1994-02-15 Lsi Logic Corporation Computer system module assembly
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5102829A (en) * 1991-07-22 1992-04-07 At&T Bell Laboratories Plastic pin grid array package
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US6150716A (en) * 1995-01-25 2000-11-21 International Business Machines Corporation Metal substrate having an IC chip and carrier mounting
JP2636777B2 (ja) * 1995-02-14 1997-07-30 日本電気株式会社 マイクロプロセッサ用半導体モジュール
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
US5567657A (en) * 1995-12-04 1996-10-22 General Electric Company Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
US6011694A (en) * 1996-08-01 2000-01-04 Fuji Machinery Mfg. & Electronics Co., Ltd. Ball grid array semiconductor package with solder ball openings in an insulative base
KR100543836B1 (ko) * 1997-08-19 2006-01-23 가부시키가이샤 히타치세이사쿠쇼 멀티칩 모듈 구조체 및 그 제작 방법
US5903052A (en) * 1998-05-12 1999-05-11 Industrial Technology Research Institute Structure for semiconductor package for improving the efficiency of spreading heat
US6060777A (en) * 1998-07-21 2000-05-09 Intel Corporation Underside heat slug for ball grid array packages
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6586836B1 (en) 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
EP1268698B1 (de) * 2000-04-04 2004-05-26 Henkel Kommanditgesellschaft auf Aktien Montageklebstoff auf der basis einer wässrigen polymer-dispersion
US20020070443A1 (en) 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6506632B1 (en) * 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
TW582100B (en) * 2002-05-30 2004-04-01 Fujitsu Ltd Semiconductor device having a heat spreader exposed from a seal resin
US6987032B1 (en) 2002-07-19 2006-01-17 Asat Ltd. Ball grid array package and process for manufacturing same
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
JP4361826B2 (ja) 2004-04-20 2009-11-11 新光電気工業株式会社 半導体装置
US7453157B2 (en) 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US7129572B2 (en) * 2004-08-18 2006-10-31 Chung-Cheng Wang Submember mounted on a chip of electrical device for electrical connection
US6969640B1 (en) * 2004-09-02 2005-11-29 Stats Chippac Ltd. Air pocket resistant semiconductor package system
US7786567B2 (en) * 2004-11-10 2010-08-31 Chung-Cheng Wang Substrate for electrical device and methods for making the same
KR100702968B1 (ko) * 2005-11-24 2007-04-03 삼성전자주식회사 플로팅된 히트 싱크를 갖는 반도체 패키지와, 그를 이용한적층 패키지 및 그의 제조 방법
US8067267B2 (en) 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
TWI311789B (en) 2006-06-13 2009-07-01 Siliconware Precision Industries Co Ltd Heat sink package structure and method for fabricating the same
US7723164B2 (en) 2006-09-01 2010-05-25 Intel Corporation Dual heat spreader panel assembly method for bumpless die-attach packages, packages containing same, and systems containing same
US7659143B2 (en) 2006-09-29 2010-02-09 Intel Corporation Dual-chip integrated heat spreader assembly, packages containing same, and systems containing same
US8643172B2 (en) 2007-06-08 2014-02-04 Freescale Semiconductor, Inc. Heat spreader for center gate molding
TW200901409A (en) 2007-06-22 2009-01-01 Nan Ya Printed Circuit Board Corp Packaging substrate with embedded chip and buried heatsink
US8299626B2 (en) 2007-08-16 2012-10-30 Tessera, Inc. Microelectronic package
US7851905B2 (en) 2007-09-26 2010-12-14 Intel Corporation Microelectronic package and method of cooling an interconnect feature in same
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8064224B2 (en) 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
US20090294949A1 (en) 2008-05-30 2009-12-03 Infineon Technologies Ag Molded semiconductor device
US8093704B2 (en) 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
KR20100033012A (ko) 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US7851894B1 (en) 2008-12-23 2010-12-14 Amkor Technology, Inc. System and method for shielding of package on package (PoP) assemblies
US8018072B1 (en) * 2008-12-23 2011-09-13 Amkor Technology, Inc. Semiconductor package having a heat spreader with an exposed exterion surface and a top mold gate
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8912670B2 (en) 2012-09-28 2014-12-16 Intel Corporation Bumpless build-up layer package including an integrated heat spreader
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015266A2 (en) * 2000-08-16 2002-02-21 Intel Corporation Direct build-up layer on an encapsulated die package

Also Published As

Publication number Publication date
US9520376B2 (en) 2016-12-13
WO2014051714A1 (en) 2014-04-03
US8912670B2 (en) 2014-12-16
CN104025289A (zh) 2014-09-03
IN2014CN04680A (zh) 2015-09-18
US20160027757A1 (en) 2016-01-28
DE112013000494B4 (de) 2018-07-19
US20150104907A1 (en) 2015-04-16
US20140091445A1 (en) 2014-04-03
DE112013000494T5 (de) 2014-10-02
US9153552B2 (en) 2015-10-06

Similar Documents

Publication Publication Date Title
CN104025289B (zh) 包括集成散热器的无凸块构建层封装
US10546844B2 (en) Stack package and method of manufacturing the stack package
CN103077933B (zh) 三维的芯片到晶圆级集成
JP5807220B2 (ja) インターポーザ及びそれを用いた半導体モジュール
US7754530B2 (en) Thermal enhanced low profile package structure and method for fabricating the same
US9159640B2 (en) Semiconductor device and method for manufacturing the semiconductor device
CN102687255A (zh) 凹陷半导体衬底
CN104137230B (zh) 包括释放层的无凸块构建层封装
CN103782381A (zh) 包括在衬底上的管芯以及在管芯上具有开窗的散热器的电子组件
CN104051379A (zh) 具有超薄介电层的无焊内建层（bbul）半导体封装
US10497847B2 (en) Structure and manufacturing method of heat dissipation substrate and package structure and method thereof
KR20190122134A (ko) 열 전도성 구조체 및 열 전도성 구조체에서의 열 격리 구조체를 갖는 방열 디바이스
US20140217599A1 (en) Bbul material integration in-plane with embedded die for warpage control
TW202234610A (zh) 在具有直接接合之微電子總成中之氣密式密封結構
JP4284636B2 (ja) 金属基板
WO2016071324A1 (en) Hermetically sealed heat pipe structure synthesized with support structure and method for producing it
TW202224037A (zh) 在具有直接接合之微電子總成中之氣密式密封結構
US9716051B2 (en) Open solder mask and or dielectric to increase lid or ring thickness and contact area to improve package coplanarity
CN103050455A (zh) 堆叠封装结构
KR20130132174A (ko) 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법
JP3520832B2 (ja) 三次元半導体装置とその製造方法
CN105938821A (zh) 热增强的散热器
KR20140025257A (ko) 3차원 집적회로 구조체 및 알루미늄 질화물 인터포저 기판의 방법
JP2007243079A (ja) 放熱型プリント配線板及びその製造方法
TWI838090B (zh) 功率模組

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant