TW202224037A - 在具有直接接合之微電子總成中之氣密式密封結構 - Google Patents

在具有直接接合之微電子總成中之氣密式密封結構 Download PDF

Info

Publication number
TW202224037A
TW202224037A TW110134952A TW110134952A TW202224037A TW 202224037 A TW202224037 A TW 202224037A TW 110134952 A TW110134952 A TW 110134952A TW 110134952 A TW110134952 A TW 110134952A TW 202224037 A TW202224037 A TW 202224037A
Authority
TW
Taiwan
Prior art keywords
microelectronic
assembly
component
microelectronic component
guard ring
Prior art date
Application number
TW110134952A
Other languages
English (en)
Inventor
穆罕默德 Ｅ 卡比爾
阿黛爾 Ａ 艾爾夏比尼
瑪尼許 錢德霍克
Original Assignee
美商英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾公司 filed Critical 美商英特爾公司
Publication of TW202224037A publication Critical patent/TW202224037A/zh

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K5/00—Casings, cabinets or drawers for electric apparatus
    • H05K5/06—Hermetically-sealed casings
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/0077—Other packages not provided for in groups B81B7/0035 - B81B7/0074
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/065—Material
    • H01L2224/06505—Bonding areas having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Abstract

本文所揭露者為包括藉由直接接合所耦接之微電子組件的微電子總成，以及相關結構及技術。在一些實施例中，一微電子總成可包括一第一微電子組件，其包括延伸通過一厚度之至少一部分且沿著一周邊的一第一防護環；一第二微電子組件，其包括延伸穿過一厚度的至少一部分且沿著一周邊的一第二防護環，其中該第一及第二微電子組件係藉由直接接合而耦接；以及一密封環，其藉由將該第一防護環耦接至該第二防護環而形成。在一些實施例中，一微電子總成可包括一微電子組件，其耦接至一中介件，該中介件包括：在一第一表面處之一第一襯裡材料；在相對的一第二表面處之一第二襯裡材料；及一周壁，其通過該中介件且連接至該第一襯裡材料及該第二襯裡材料。

Description

在具有直接接合之微電子總成中之氣密式密封結構
本發明係有關於在具有直接接合之微電子總成中之氣密式密封結構。
積體電路(IC)封裝體可包而括藉由直接接合耦接至一有機基體或另一晶粒之晶粒。一直接接合區易受濕氣或其他流體進入影響，這會使接合介面弱化且負面地影響效能。
於本發明的一個態樣中揭示一種微電子總成，其包含：一第一微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第二表面延伸穿過該第一微電子組件之一厚度的至少一部分且沿著該第一微電子組件之一周邊；一第二微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第一表面延伸穿過該第二微電子組件之一厚度的至少一部分且沿著該第二微電子組件之一周邊，其中該第一微電子組件的該第二表面係經由一直接接合區電氣耦接至該第二微電子組件的該第一表面；以及一密封環，其係在該第一微電子組件與第二微電子組件之間，其中在該第一微電子組件之該第二表面處的該防護環係耦接至在該第二微電子組件之該第一表面處的該防護環，以形成該密封環。
本文所揭露者為包括藉由直接接合區耦接在一起之具有氣密式密封結構之微電子組件的微電子總成，以及相關結構及技術。舉例而言，在一些實施例中，一微電子總成可包括一中介件，其具有一介電材料，且包括在一第一表面處之一第一襯裡材料；在相對的一第二表面處之一第二襯裡材料；及一周壁，其穿過該介電材料且連接至該第一襯裡材料及該第二襯裡材料；以及一微電子組件，其藉由一直接接合區耦接至該中介件之該第二表面。在另一範例中，在一些實施例中，一微電子總成可包括：一第一微電子組件，其具有一第一表面及相對的一第二表面，包括從該第二表面延伸穿過該第一微電子組件之一厚度的至少一部分且沿著該第一微電子組件之一周邊的一防護環；一第二微電子組件，其具有一第一表面及相對的一第二表面，包括一防護環，該防護環係從該第一表面延伸穿過該第二微電子組件之一厚度的至少一部分且沿著該第二微電子組件之一周邊，其中，該第一微電子組件的該第二表面係經由一直接接合區耦接至該第二微電子組件的該第一表面；以及在該第一與第二微電子組件之間的密封環，其中在該第一微電子組件之該第二表面的該防護環係耦接至在該第二微電子組件之該第一表面的該防護環，以形成該密封環。
在以下詳細說明中，參考形成說明之一部分的隨附圖式，其中全文類似數字表示類似部件，且其中以例示之方式顯示可實踐之實施例。應理解的是，可利用其他的實施例且結構或邏輯可以有所改變，而不脫離本揭露內容之範圍。因此，以下詳細說明不應被視為具限制意義。
各種操作可用最有助於理解所請求標的之方式，說明成依序進行之多個分立的動作或操作。但是，說明之順序不應被解釋為暗示這些操作必須依照順序。特定而言，可不按所呈順序進行這些操作。所說明之操作可用與所說明之實施例不同之順序來操作。在額外實施例中，各種額外操作可被執行及/或所說明之操作可被省略。
就本揭露內容之目的而言，短語「A及/或B」及「A或B」意謂(A)、(B)或(A及B)。就本揭露內容之目的而言，短語「A、B及/或C」及「A、B或C」意謂(A)、(B)、(C)、(A與B)、(A與C)、(B與C)或(A、B與C)。圖式不必然按照比例。雖然許多圖式例示具有平坦壁及直角轉角之直線結構，但此單純是為了易於例示，且使用這些技術所製成之真正裝置將可展現圓形轉角、表面粗糙度及其他特徵。
說明使用短語「在一實施例中」或「在實施例中」，其各自可指一或多個相同或不同的實施例。此外，用語「包含」、「包括」、「具有」及其類似者，如就本揭露內容之實施例所使用，係為同義的。當用於說明一尺寸範圍時，短語「在X與Y之間」表示包括X與Y的一範圍。用語「頂部」、「底部」等可在本文中用來解釋圖式之各種特徵，但這些用語單純是為了易於論述而不是暗示一所欲或所需定向。雖然某些元件在此可用單數形表示，但是該等元件可包括多個子元件。舉例而言，「一介電材料」可包括一或多個介電材料。在本文使用時，一「傳導接點」可指作為不同組件間之一電氣介面之傳導材料(例如，金屬)的一部分；傳導接點凹入於組件之一表面中、與該表面齊平，或延伸遠離該表面，且可採取任何合適形式(例如，一傳導墊或插座，或一傳導線路或通孔之一部分)。為了易於論述，圖3A至3C之圖式在本文中可稱為「圖3」。
在一積體電路(IC)封裝體中傳遞大量信號，由於IC晶粒尺寸不斷縮小，係具有挑戰性。用以電氣耦接一晶粒至一晶粒或者一晶粒至一基體的習知技術通常包括焊料及一底填材料。直接接合使能有較小傳導接點及一較小間距，然而，直接接合介面可能易受濕氣進入影響。濕氣可能劣化直接接合介面，增加電遷移，並降低IC封裝體之效能。本文所揭露之微電子總成及方法提供用以減少濕氣進入並增加可靠性之改良材料及結構。
圖1為根據各種實施例之包括一氣密式密封結構之一微電子總成100的一側截面圖。微電子總成100可包括：具一絕緣材料106的一中介件150，其具有在一第一表面151-1處之一第一襯裡材料107-1、在相對的一第二表面151-2處之一第二襯裡材料107-2、以及穿過該絕緣材料106且連接至第一襯裡材料107-1及第二襯裡材料107-2之一周壁109；經由一第一直接接合(DB)區130-1耦接之一第一微電子組件102-1；以及經由一第二DB區130-2耦接之一第二微電子組件102-2。該微電子總成100可進一步包括一模塑材料126、一支撐組件182、一底填材料138、及一囊封材料111。數個元件在圖1中被例示為包括在微電子總成100中，但這些元件中之數者可不存在於一微電子總成100中。舉例而言，在各種實施例中，可沒有包括模塑材料126、囊封材料111、第二微電子組件102-2、底填材料138及/或支撐組件182。另外，圖1例示數個元件，其等為了易於例示而從後續圖式中省略，但可包括在本文所揭露之微電子總成100中之任一者中。此等元件的範例包括模塑材料126、囊封材料111、微電子組件102、底填材料138、及/或支撐組件182。圖1之微電子總成100的許多元件係包括在隨附圖式之其他者中；當論述這些圖式時，不重複這些元件之論述，且這些元件中之任一者可採用本文所揭露之任一形式。在一些實施例中，本文所揭露之微電子總成100中之個別者可作為一系統級封裝(SiP)，其中包括具有不同功能性之多個微電子組件102。在此等實施例中，微電子總成100可稱為一SiP。
微電子總成100可包括一中介件150，其藉由一DB區130-1耦接至一微電子組件102-1。特定而言，如圖2所例示，DB區130-1可包括在中介件150之頂部表面的一DB介面180-1A，其中DB介面180-1A包括一組傳導DB接點110、以及在DB介面180-1A之DB接點110周圍的一DB介電質108。DB區130-1亦可包括在微電子組件102-1之底部表面的一DB介面180-1B，其中DB介面180-1B包括一組傳導DB接點110、以及在DB介面180-1B之DB接點110周圍的一DB介電質108。中介件150之DB介面180-1A的DB接點110可與微電子組件102-1之DB介面180-1B的DB接點110對準，使得在微電子總成100中，微電子組件102-1之DB接點110係與中介件150之DB接點110接觸。在圖1之微電子總成100中，中介件150之DB介面180-1A可與微電子組件102-1之DB介面180-1B接合(例如電氣地及機械地)，以形成耦接中介件150與微電子組件102-1的DB區130-1，如下文進一步論述。更一般而言，本文所揭露之DB區130可包括接合在一起之兩個互補DB介面180；為了易於例示，許多後續圖式可省略DB介面180之識別，以改善圖式之清楚程度。
在本文使用時，用語「直接接合」係用來包括金屬對金屬接合技術(例如，銅對銅接合，或使相對之DB介面180的DB接點110首先接觸，接著經受熱及/或壓縮的其他技術)，以及混合接合技術(例如，使相對之DB介面180的DB介電質108首先接觸、接著經受熱且有時經受壓縮的技術，或是使相對之DB介面180的DB接點110及DB介電質108實質上同時接觸，接著經受熱及壓縮的技術)。在此等技術中，使在一DB介面180的DB接點110及DB介電質108分別與在另一DB介面180的DB接點110及DB介電質108接觸，且可施加升高之壓力及/或溫度，以致使接觸中之DB接點110及/或接觸中之DB介電質108接合。在一些實施例中，此接合可在不使用中介焊料或一異向性傳導材料的情況下達成，而在一些其他實施例中，一焊料薄蓋體可用於一DB互連件中以適應平面性，且此焊料可在加工期間變成DB區130中的一金屬間化合物。DB互連件可能能夠可靠地傳導比其他類型的互連件更高的一電流；舉例而言，當電流流動時，一些習知焊料互連件可形成大量脆性IMC，且透過此等互連件提供之最大電流可受約束以減輕機械及/或電遷移故障。雖然圖1及2顯示DB介電質108為完全沿著中介件150之整體第二表面151-2延伸，但在一些實施例中，DB介電質108可僅沿著中介件150之第二表面151-2之一部分延伸，以使得第二襯裡材料107-2之一部分係在中介件150之第二表面151-2處。
一DB介電質108可包括一或多個介電材料，諸如一或多個無機介電材料。舉例而言，一DB介電質108可包括：矽及氮(例如，呈氮化矽之形式)；矽及氧(例如，呈氧化矽形式)；矽、碳及氮(例如，呈碳氮化矽之形式)；碳及氧(例如，呈一摻碳氧化物之形式)；矽、氧及氮(例如，呈氮氧化矽之形式)；鋁及氧(例如，呈氧化鋁之形式)；鈦及氧(例如，呈氧化鈦之形式)；鉿及氧(例如，呈氧化鉿之形式)；矽、氧、碳及氫(例如，呈四乙基正矽酸酯(TEOS)之形式)；鋯及氧(例如，呈氧化鋯形式)；鈮及氧(例如，呈氧化鈮之形式)；鉭及氧(例如，呈氧化鉭之形式)；及其等之組合。
一DB接點110可包括一柱體、一襯墊或其他結構。DB接點110雖然於隨附圖式中在一DB區130之兩DB介面180處以相同方式繪示，DB接點110在兩DB介面180處可具有一相同結構，或在不同DB介面180之DB接點110可具有不同結構。舉例而言，在一些實施例中，一個DB介面180中的一DB接點110可包括一金屬柱(例如一銅柱)，且一互補DB介面180中的一互補DB接點110可包括凹入一介電質中的一金屬墊(例如一銅墊)。一DB接點110可包括任一或多個傳導材料，諸如銅、錳、鈦、金、銀、鈀、鎳、銅及鋁(例如，呈一銅鋁合金之形式)、鉭(例如，鉭金屬，或呈氮化鉭之形式的鉭及氮)、鈷、鈷及鐵(例如，呈一鈷鐵合金之形式)，或前述各者中之任何者的任何合金(例如，呈錳鎳銅之形式的銅、錳及鎳)。在一些實施例中，一DB介面180的DB介電質108及DB接點110可使用低溫沉積技術(例如，在低於250攝氏度或低於200攝氏度之溫度下發生沉積的技術)，諸如低溫電漿強化化學氣相沉積(PECVD)來製造。
圖1及2亦例示藉由一DB區130-2(經由DB介面180-2A及180-2B，如圖2中所示)耦接至中介件150的一微電子組件102-2。雖然圖1繪示一特定數目之藉由DB區130耦接至中介件150的微電子組件102，但是此數目及布置單純是例示性的，且一微電子總成100可包括任何所欲數目及布置之藉由DB區130耦接至一中介件150的微電子組件102。雖然單一參考數字「108」係用來指多個不同DB介面180(及不同DB區130)的DB介電質，但此單純是為了易於例示，且不同DB介面180(甚至在一單個DB區130中)的DB介電質108可具有不同材料及/或結構(例如，根據下文參看圖3所論述之實施例中之任一者)。相似地，雖然單一參考數字「110」係用來指多個不同DB介面180(及不同DB區130)的DB接點，但此單純是為了易於例示，且不同DB介面180(甚至在一單個DB區130中)的DB接點110可具有不同材料及/或結構。
中介件150可包括一絕緣材料106(例如，形成於多個層體中的一或多個介電材料，如業界所已知)、第一表面151-1上(例如，在底部表面上)之第一襯裡材料107-1、第二表面151-2上(例如，在頂部表面上)之第二襯裡材料107-2，及一周壁109，其沿著中介件之外緣(例如，沿一周邊安置)穿過絕緣材料106且連接至第一及第二襯裡材料107-1及107-2，其等形成囊封中介件150之一內部部分的氣密密封或擴散阻障。於本文使用時，用語「襯裡材料」、「阻障層」、「表面密封劑」及其變化可互換地使用。於本文使用時，「邊緣環」、「周壁」、「穿中介件側向阻障」及其變化可互換地使用。襯裡材料107可具有任何合適尺寸且可由任何合適材料製成。在一些實施例中，襯裡材料107可具有在100奈米與20微米之間的厚度。在一些實施例中，第一及第二襯裡材料107-1及107-2可具有在100奈米與10微米之間的厚度。在一些實施例中，第一襯裡材料107-1可具有在100奈米與20微米之間的厚度，且第二襯裡材料可具有在100奈米與10微米之間的厚度(例如，如以下參看圖3A所說明)。在一些實施例中，第一襯裡材料107-1可具有在100奈米與10微米之間的厚度，且第二襯裡材料可具有在100奈米與20微米之間的厚度(例如，如以下參看圖4D所說明)。在一些實施例中，襯裡材料107可包括矽及氮(例如，呈氮化矽之形式)、矽、碳及氮(例如，呈碳氮化矽之形式)、矽、氧、碳及氮(例如，呈氧碳氮化矽之形式)、矽及碳(例如，呈碳化矽之形式)、鋁及氧(例如，呈氧化鋁之形式)、鋁及氮(例如，呈氮化鋁之形式)，或鋁、氧及氮(例如，呈氮氧化鋁之形式)。在一些實施例中，第一襯裡材料107-1及第二襯裡材料107-2為相同材料。在一些實施例中，第一襯裡材料107-1及第二襯裡材料107-2為不同材料。
周壁109可具有任何合適尺寸且可由任何合適材料形成。在某些實施例中，該周壁109具有在25奈米與25微米間之一寬度(例如，x維度)，及在1微米與50微米間之一厚度(例如，z維度)。在某些實施例中，該周壁109可包括與一或多個傳導路徑112相同之一材料，例如，該周壁109可包括一傳導材料，例如銅、銀、鎳、金、鋁、其他金屬或合金、或其組合。在一些實施例中，周壁109之材料可包括矽及氮(例如，呈氮化矽形式)、矽、碳及氮(例如，呈碳氮化矽形式)、矽、氧、碳及氮(例如，呈氧碳氮化矽形式)、矽及碳(例如，呈碳化矽形式)、鋁及氧(例如，呈氧化鋁形式)、鋁及氮(例如，呈氮化鋁形式)、或鋁、氧及氮(例如，呈氮氧化鋁形式)。在一些實施例中，該周壁109材料及該襯裡材料107為相同材料。在一些實施例中，該周壁109材料及該襯裡材料107為不同材料。在一些實施例中，第一襯裡材料107-1、第二襯裡材料107-2及周壁109材料為不同材料。
中介件150可包括一或多個傳導路徑112，其穿過絕緣材料106(例如，包括傳導線路114及/或傳導通孔116，如所示)。在一些實施例中，中介件150之絕緣材料106包括一無機介電材料，諸如矽及氮(例如，呈氮化矽之形式)；矽及氧(例如，呈氧化矽形式)；矽及碳(例如，呈碳化矽之形式)；矽、碳及氧(例如，呈碳氧化矽之形式)；矽、碳及氮(例如，呈碳氮化矽之形式)；碳及氧(例如，呈摻碳氧化物之形式)；矽、氧及氮(例如，呈氮氧化矽的形式)；或矽、氧、碳及氫(例如，呈四乙基正矽酸酯(TEOS)之形式)；以及其等之組合。在一些實施例中，中介件150之絕緣材料106包括一絕緣金屬氧化物，諸如鋁及氧(例如，呈氧化鋁形式)；鈦及氧(例如，呈氧化鈦的形式)；鉿及氧(例如，呈氧化鉿之形式)；鋯及氧(例如，呈氧化鋯的形式)；鈮及氧(例如，呈氧化鈮的形式)；或鉭及氧(例如，呈氧化鉭的形式)；以及其等之組合。在一些實施例中，中介件150可為半導體(例如，基於矽)為基或玻璃為基者。在一些實施例中，中介件150為一矽晶圓或晶粒。在一些實施例中，中介件150可為絕緣體上矽(SOI)且可進一步包括下列之層體：矽及鍺(例如，呈矽鍺的形式)、鎵及氮(例如，呈氮化鎵的形式)、銦及磷(例如，呈磷化銦的形式)，還有其他。在一些實施例中，中介件150之絕緣材料106可係一有機材料，諸如聚醯亞胺或聚苯并㗁唑，或可包括具有一填料材料(其可為無機的，諸如氮化矽、氧化矽、或氧化鋁)的一有機聚合物基質(例如環氧化物)。在一些此等實施例中，中介件150可稱為一「有機中介件」。在一些實施例中，一中介件150的絕緣材料106可提供成多層有機構建膜。製造有機中介件150可比以半導體或玻璃為基的中介件更便宜，且由於有機絕緣材料106的低介電常數及可使用較厚線路(允許改良電力遞送、信號傳遞及潛在熱效益)而可具有電氣效能優勢。有機中介件150亦可具有比以半導體為基之中介件可達成的覆蓋區更大的覆蓋區，其係受限於用於圖案化之標線片的大小。另外，比起限制以半導體或玻璃為基之中介件之設計規則，有機中介件150可經受限制性較低之設計規則，而允許使用諸如非曼哈頓路由(例如，不限於將一層用於水平互連件且另一層用於垂直互連件)之設計特徵且避免諸如穿矽通孔或穿玻璃通孔之穿基體通孔(TSV)(其在可達成間距上可能受限，且可導致較低的所欲電力遞送及信號傳遞效能)。包括一有機中介件之習知積體電路封裝體已受限於以焊料為基的附接技術，其等對可達成間距可具有一下限，這排除了使用習知以焊料為基的互連件來達成下一代裝置所欲之微小間距。利用一有機中介件150於具有直接接合之一微電子總成100中，如本文所揭露者，可運用有機中介件的這些優勢組合上直接接合所可達成(且先前僅在使用以半導體為基的中介件時可達成)的超微小間距(例如，下文論述的間距128)，從而可支援大且精密之晶粒複合體的設計及製造，該等晶粒複合體可達成習知作法所無法致能的封裝式系統競爭表現及能力。
在其他實施例中，中介件150之絕緣材料106可包括阻燃等級4材料(FR-4)、雙馬來醯亞胺三嗪(BT)樹脂，或者低k或超低k介電質(例如：摻碳介電質、摻氟介電質及多孔介電質)。當使用標準印刷電路板(PCB)程序形成中介件150時，絕緣材料106可包括FR-4，且中介件150中之傳導路徑112可藉由被FR-4之構建層分開的圖案化銅片而形成。在一些此等實施例中，中介件150可稱為一「封裝體基體」或一「電路板」。
在一些實施例中，中介件150中之傳導路徑112中之一或多者可在中介件150之頂部表面的一傳導接點(例如，DB接點110中之一者)與中介件150之底部表面的一傳導接點118之間延伸。在一些實施例中，中介件150中之傳導路徑112中的一或多者可在中介件150之頂部表面的不同傳導接點(例如，在可能在不同DB區130中的不同DB接點110之間)之間延伸。在一些實施例中，中介件150中之傳導路徑112中的一或多者可在中介件150之底部表面的不同傳導接點118之間延伸。
在一些實施例中，一中介件150可只包括傳導路徑112，且可不含有主動或被動電路系統。在其他實施例中，一中介件150可包括主動或被動電路系統(例如，電晶體、二極體、電阻器、電感器及電容器，還有其他者)。在一些實施例中，一中介件150可包括一或多個裝置層，其等包括電晶體。
雖然圖1及2(以及隨附圖式中之其他者)例示中介件150中之傳導路徑112的一特定數目及布置，但這些單純是例示性的，且可使用任何合適數目及布置。本文所揭露之傳導路徑112(例如，包括線路114及/或通孔116)可由任何適當傳導材料形成，例如諸如銅、銀、鎳、金、鋁、其他金屬或合金，或材料之組合。
在一些實施例中，一微電子組件102可包括一IC晶粒(經封裝或未封裝)或一IC晶粒堆疊(例如，一高頻寬記憶體晶粒堆疊)。在一些此等實施例中，一微電子組件102之絕緣材料可包括二氧化矽、氮化矽、氮氧化物、聚醯亞胺材料、玻璃強化環氧樹脂基質材料、或一低k或超低k介電質(例如，摻碳介電質、摻氟介電質、多孔介電質、有機聚合介電質、可光成像介電質、及/或以苯并環丁烯為主之聚合物)。在一些進一步實施例中，一微電子組件102之絕緣材料可包括一半導體材料，諸如矽、鍺、或一III-V材料(例如，氮化鎵)，以及一或多個額外材料。舉例而言，一微電子組件102的一絕緣材料可包括氧化矽或氮化矽。一微電子組件102中之傳導路徑可包括傳導線路及/或傳導通孔，且可以任何合適方式連接微電子組件102之該等傳導接點中之任一者(例如，連接微電子組件102之一相同表面或不同表面上的多個傳導接點)。下文參看圖11論述可包括在本文所揭露之微電子組件102中的範例結構。特定而言，一微電子組件102可包括主動及/或被動電路系統(例如，電晶體、二極體、電阻器、電感器及電容器，還有其他者)。在一些實施例中，一微電子組件102可包括一或多個裝置層，其等包括電晶體。當一微電子組件102包括主動電路系統時，電源及/或接地信號可被安排路由通過中介件150且通過一DB區130進/出一微電子組件102。在一些實施例中，一微電子組件102可採取本文之中介件150之實施例中之任一者的形式。雖然圖1之微電子總成100的微電子組件102係單側組件(意即一個別微電子組件102僅在個別微電子組件102的一單個表面上具有傳導接點(例如，DB接點110))，然而在一些實施例中，一微電子組件102可係一雙側(或「多層級」或「全向」)組件，其具位在該組件之多個表面上的傳導接點。下文參看圖7A論述一雙側微電子組件102的一特定範例。
額外組件(未示出)，諸如表面安裝電阻器、電容器及/或電感器，可被安置在中介件150的頂部表面或底部表面上，或是被嵌入中介件150中。圖1之微電子總成100亦包括耦接至中介件150的一支撐組件182。在圖1之特定實施例中，支撐組件182包括傳導接點118，其等藉由中介焊料120(例如，呈一球柵陣列(BGA)布置的焊料球)而電氣耦接至中介件150之互補傳導接點118，但可使用任何合適的互連結構(例如，呈一接腳柵陣列布置的接腳、呈一焊盤柵陣列布置的焊盤、柱體、襯墊及柱體等)。本文所揭露之微電子總成100中所利用的焊料120可包括任何合適材料，諸如鉛/錫、錫/鉍、共晶錫/銀、三元錫/銀/銅、共晶錫/銅、錫/鎳/銅、錫/鉍/銅、錫/銦/銅、錫/鋅/銦/鉍，或其他合金。在一些實施例中，中介件150與支撐組件182之間的耦接可稱為第二層級互連件(SLI)或多層級互連件(MLI)。
在一些實施例中，支撐組件182可係一封裝體基體(例如，可使用PCB程序製造，如上文所論述)。在一些實施例中，支撐組件182可係一電路板(例如，一主機板)，且可具有對其附接的其他組件(未示出)。支撐組件182可包括用於將電源、接地及信號安排路由通過支撐組件182的傳導路徑及其他傳導接點(未示出)，如業界所知。在一些實施例中，支撐組件182可包括另一IC封裝體、一中介件或任何其他合適組件。底填材料138可安置在焊料120周圍，將中介件150耦接至支撐組件182。在一些實施例中，底填材料138可包括一環氧樹脂材料。
在一些實施例中，支撐組件182可係一較低密度組件，而中介件150及/或微電子組件102可係較高密度組件。於本文使用時，用語「較低密度」及「較高密度」係相對之用語，其等指出相較於在一較高密度組件中之傳導路徑，在一較低密度組件中之傳導路徑(例如，包括傳導線路及傳導通孔)係較大及/或具有一較大間距。在一些實施例中，一微電子組件102可係一較高密度組件，而一中介件150可係一較低密度組件。在一些實施例中，一較高密度組件可使用一雙鑲嵌或單鑲嵌程序來製造(例如，當該較高密度組件係一晶粒時)，而一較低密度組件可使用一半增式或經修改之半增式程序來製造(具有藉由先進雷射或微影程序所形成之小垂直互連形貌體)(例如，當該較低密度組件係一封裝體基體或一中介件時)。在一些其他實施例中，一較高密度組件可使用一半增式或經修改之半增式程序來製造(例如，當該較高密度組件係一封裝體基體或一中介件時)，而一較低密度組件可使用一半增式或一減式程序來製造(使用蝕刻化學來移除不需要之金屬區域，且具有藉由一標準雷射製程所形成之粗垂直互連形貌體時)(例如，當該較低密度組件係一PCB時)。
圖1之微電子總成100亦可包括一模塑材料126。模塑材料126可在中介件150上的微電子組件102中之一或多者周圍延伸。在一些實施例中，模塑材料126可在中介件150上之多個微電子組件102之間以及DB區130周圍延伸。在一些實施例中，模塑材料126可延伸在一中介件150上方之一或多個微電子組件102上方(未示出)。模塑材料126可係一絕緣材料，諸如一適當環氧樹脂材料。模塑材料126可選擇成具有一熱膨脹係數(CTE)，且該熱膨脹係數係可減輕或減少在微電子組件102與中介件150之間由於微電子總成100中之不均勻熱膨脹產生的應力。在一些實施例中，模塑材料126之CTE可具有一係在中介件150之CTE (例如，中介件150之絕緣材料106的CTE)及微電子組件102之CTE中間的值。在一些實施例中，用於一微電子總成100中的模塑材料126可至少部分地就其熱性質而被選擇。舉例而言，用於一微電子總成100中的一或多個模塑材料126可具有低熱導性(例如，習知模塑化合物)以阻礙熱轉移，或者可具有高熱導性(例如，包括具有高熱導性之金屬或陶瓷粒子的模塑材料，諸如銅、銀、鑽石、碳化矽、氮化鋁及氮化硼，還有其他者)以促進熱轉移。本文所提及之任何模塑材料126可包括具不同材料組成的一或多個不同材料。
圖1之微電子總成100可進一步包括在該等微電子組件102及該模塑材料126上之一囊封材料111，其包圍該中介件150，且延伸至該第一襯裡材料107-1。在一些實施例中，囊封材料111連接至第一襯裡材料107-1，如圖1中所示。在一些實施例中，囊封材料111連接至底填材料138(例如，延伸超出以包圍且囊封第一襯裡材料107-1)(未示出)。囊封材料111可包括銅、鋁、銀、鑽石、石墨烯、陶瓷、矽及碳、硼及氮、或鋁及氮。囊封材料111可使用任何合適技術來沉積，包括增式製造方法，諸如冷噴塗。在一些實施例中，囊封材料111可在微電子總成100之製造中作為最終程序被沉積。在一些實施例中，微電子總成100可包括囊封材料111，且可不包括第二襯裡材料107-2及/或周壁109。
圖1之微電子總成100亦可包括一熱介面材料(TIM)(未示出)。TIM可包括一聚合物或其他黏合劑中的一熱傳導材料(例如金屬粒子)。TIM可係一熱介面材料糊或一熱傳導環氧樹脂(其在施加時可係一流體且可在固化後硬化，如業界所知)。TIM可提供一路徑給由微電子組件102產生的熱，以便其易於流動到一熱轉移結構，其在該處可擴散及/或消散。圖1之微電子總成100之一些實施例可包括跨模塑材料126及微電子組件102之頂部表面的濺鍍金屬化物(未示出)；TIM (例如一焊料TIM)可被安置在此金屬化物上。
圖1之微電子總成100亦可包括一熱轉移結構(未示出)。熱轉移結構可用來將熱從微電子組件102中之一或多者移開(例如，使得熱可更容易消散)。熱轉移結構可包括任何合適的熱傳導材料(例如，金屬、適當陶瓷等)，且可包括任何合適形貌體(例如一散熱器、一包括鰭片的熱槽、一冷卻板等)。在一些實施例中，熱轉移結構可係或可包括一整合式散熱器(IHS)。
微電子總成100的元件可具有任何合適尺寸。僅有隨附圖式中之一子集標記有表示尺寸的參考數字，但此單純是為了清楚例示，且本文所揭露之微電子總成100中之任一者可具有具本文所論述之尺寸的組件。在一些實施例中，中介件150的厚度184可在20微米與200微米之間。在一些實施例中，一DB區130的厚度188可在50奈米與5微米之間。在一些實施例中，一微電子組件102的一厚度190可在5微米與800微米之間。在一些實施例中，一DB區130中之DB接點110的一間距128可小於20微米(例如，在0.1微米與20微米之間)。
圖3A-3C為根據各種實施例之包括氣密式密封結構之各種範例微電子總成的側截面圖。圖3A例示包括第一襯裡材料107-1的微電子總成100，該第一襯裡材料為中介件150內之一層體(例如，非在中介件150之第一表面151-1處)。雖然圖3A展示安置於中介件150內之一特定層處的第一襯裡材料107-1，但第一襯裡材料107-1可位在中介件150內之任何層處。在一些實施例中，第一襯裡材料107-1可包括中介件150內之多個層體，且可進一步包括在中介件150之第一表面151-1處的多個層體(未示出)。
一微電子總成100可包括一或多個周壁109。圖3B例示具有同心的第一周壁109-1及第二周壁109-2之一微電子總成100，其中第一周壁109-1較靠近中介件150的一外緣且第二周壁109-2鄰近第一周壁109-1，且第一周壁109-1係在第二周壁109-2與中介件150的外緣之間。
圖3C例示包括一周壁109之一微電子總成100，該周壁109係在形成該中介件150之後形成，例如，藉由在絕緣材料106中形成一空腔(例如，藉由雷射鑽孔)且以一傳導材料或一氣密提供介電材料來填充該空腔。雖然圖3C顯示一單個周壁109，但可使用相似技術形成額外的周壁109。
圖4A-4D為根據各種實施例之圖3A之虛線部分的側截面放大圖，其例示在中介件150中之周壁109、第二襯裡材料107-2、DB介電質108及DB接點110之間的範例接合介面。圖4A例示一介面之一部分，其中一周壁109之頂表面係與一第二襯裡材料107-2之底表面齊平且連接(例如，形成一氣密密封)。圖4B例示一介面之一部分，其中一周壁109延伸穿過第二襯裡材料107-2及DB介電質108且與中介件150之第二表面151-2處的DB接點110齊平。圖4C例示一介面之一部分，其中第二襯裡材料107-2圍繞DB接點110而設置且沿DB接點110之至少一部分延伸，且DB介電質108係安置於第二襯裡材料107-2上。圖4D例示一介面之一部分，其中在中介件150之第二表面151-2處的第二襯裡材料107-2係作用為一氣密密封及作用為一DB介電質接合介面。在此等實施例中，第二襯裡材料107-2可具有在100奈米與20微米之間的厚度。
圖5A至5C為根據各種實施例之包括氣密式密封結構之範例微電子總成的俯視圖。圖5A例示沿著中介件150之周邊且具有方角的周壁109。圖5B例示沿著中介件150的周邊且具有圓角的周壁109，其可藉由減少在周壁上的高應力點及拉伸應變來防止組件(例如，微電子組件102)、連接結構(例如，DB區130)及/或中介件150上的周壁109破裂。圖5C例示沿著中介件150之周邊的周壁109，其具有非線性(例如，曲折或波狀)型式及圓角以進一步防止周壁之破裂。在一些實施例中，該非線性周壁可能能夠調適高達10百分比(%)伸長量的周期性變化。雖然圖5例示一單個周壁109，但一微電子總成100可包括一個以上的周壁109，例如，在某些實施例中，複數個周壁可為同心的。
本文所揭露之微電子總成100可以任何合適方式製成。舉例而言，圖6A-6E為根據各種實施例製造圖1及2之微電子總成100之一部分之範例階段的側截面圖。雖然參照圖6A-6E所論述之操作可參照本文所揭露之微電子總成100的特定實施例來例示，但參照圖6A-6E所論述之製造方法可用來形成任何合適微電子總成100，在圖6A-6E中操作係例示為各為一次且呈一特定順序，但該等操作可依所欲重新排序及/或重複(例如，在同時製造多個微電子總成100時平行地進行不同操作)。但是，可使用任何合適程序來製造本文所揭露之微電子總成100中之任一者。
圖6A例示沉積於載體104上之第一襯裡材料107-1。載體104可包括任何合適材料，且在一些實施例中，可包括一半導體晶圓(例如，一矽晶圓)或玻璃(例如，一玻璃面板)。第一襯裡材料107-1可使用任何合適的技術來沉積，例如化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)或旋塗。
圖6B例示在第一襯裡材料107-1上形成中介件150及在中介件150上沉積第二襯裡材料107-2之後的一總成。中介件150進一步包括鄰近於中介件150之外緣(例如，周邊)的一周壁109。周壁109在中介件150之第一表面151-1處連接至第一襯裡材料107-1(例如，與其形成一密封)、且在中介件150之第二表面151-2處連接至第二襯裡材料107-2(例如，與其形成一密封)。當中介件150係一有機中介件時，中介件150可有利地製造於第一內襯材料107-1/載體104上，其可提供可在其上形成中介件150之層體的一機械穩定表面。在一些實施例中，周壁109可隨著中介件150之每一層形成而逐層形成。在某些實施例中，該周壁109可在該中介件150形成後(例如，相似於具有線性側壁及一具任何合適形狀之截面的一TSV結構)被形成，例如藉由使用雷射鑽孔或反應性離子蝕刻(RIE)形成一溝槽或空腔，且隨後以一傳導材料或諸如矽及氮之一氣密提供介電材料來填充該溝槽。
圖6C例示形成介面180-1及180-2之後的總成，例如，藉由沉積DB介電質108以及以諸如銅之傳導材料圖案化及填充空腔以形成DB接點110。
圖6D例示在直接接合微電子組件102-1與102-2且在該等微電子組件102周圍及在圖6C之總成之中介件150表面上提供一模塑材料126之後的一總成。特定而言，可使微電子組件102之DB介面180(未標記)接觸中介件150之DB介面180，且施加熱及/或壓力以接合接觸中之DB介面180，來形成DB區130(DB區130-1及130-2分別對應於DB介面180-1及180-2)。模塑材料126可使用任何合適技術沉積，包括例如一PECVD程序或一旋塗塗層及後續熱退火程序。在一些實施例中，模塑材料126可延伸在微電子組件102上方且保留在其上方，而在其他實施例中，模塑材料126可被拋光回返以暴露微電子組件102之頂部表面，如所示。在一些實施例中，可例如使用CMP平坦化模塑材料126。
圖6E例示從圖6D之總成移除載體104、且在新暴露之傳導接點118上提供焊料120之後的一總成。圖6E之總成本身可係一微電子總成100，如所示。在圖6E之微電子總成100上可執行進一步製造操作，以形成其他微電子總成100；舉例而言，焊料120可用來將圖6E之微電子總成100耦接至一支撐組件182，一底填材料138繞著該焊料120，且囊封材料111可設置在圖6E之微電子總成100的頂部表面及側面上，形成圖1的微電子總成100。
圖7A-7B係依據各種實施例之範例微電子總成的側截面圖，其包括由至少一DB區130及一氣密密封環區145所耦接之微電子組件102之多個「層階」。圖7A例示一微電子總成100，其包括經由DB區130-3且經由一氣密密封環區145A而耦接至一中介件150、並且經由一DB區130-4且經由一氣密密封環區145B而耦接至一第二微電子組件102-2的一第一微電子組件102-1。該氣密密封環區145可包括繞著該DB區130之一或多個密封環143。在一些實施例中，密封環143可藉由透過將一防護環141直接接合至另一個防護環141的耦接而形成(例如，如氣密密封環區145B所示，其中防護環141-1B係經由各別的表面接點147-1B及147-2耦接至防護環141-2)。在一些實施例中，密封環143可藉由透過將一防護環141直接接合至一周壁109的耦接而形成(例如，如氣密密封環區145A所示，其中防護環141-1A係經由各別的表面接點147-1A及147-3耦接至周壁109)。在一些實施例中，密封環143可藉由透過一表面接點147而將一防護環141直接接合到一傳導接點的耦接來形成(例如，如下文參照圖8B所說明)。在一些實施例中，一密封環143可形成於一微電子組件102之一個以上的表面上，且一個以上之密封環143可被形成。舉例而言，如圖7A所示，該第一微電子組件102-1可被稱為一雙側組件，因為在多個表面上有傳導接點，且可包括在多個表面上的密封環143。該第一微電子組件102-1可包括第一頂部防護環141-1B，其從各別的頂部表面接點147-1B延伸穿過該微電子組件102-1之厚度的至少一部分且沿著該微電子組件102-1之周邊延伸。第二微電子組件102-2可包括第二防護環141-2，其從各別的表面接點147-2延伸穿過該微電子組件102-2之厚度的至少一部分且沿著該微電子組件102-2之周邊延伸。該第一頂部防護環141-1B可經由直接接合而耦接到該第二防護環141-2，其係經由該第一頂部表面接點147-1B及該第二表面接點147-2，以在該第一及第二微電子組件102-1、102-2之間、繞著該DB區130-4形成兩個同心密封環143(例如，位在鄰近於該第一及第二微電子組件102-1、102-2的一外緣、在一氣密密封環區145B中)。密封環143藉由將第一微電子組件102-1之第一頂部防護環141-1B的第一接點147-1B分別耦接至第二微電子組件102-2之第二防護環141-2的第二接點147-2、並形成「延伸阻障壁」來提供DB區130-4周圍的一氣密阻障。第一微電子組件102-1可進一步包括一第一底部防護環141-1A，其自一底部表面接點147-1A延伸穿過微電子組件102-1之厚度的至少一部分並沿著微電子組件102-1之周邊延伸。中介件150可包括第一襯裡材料107-1、第二襯裡材料107-2、延伸穿過中介件150之厚度之至少一部分且沿著連接至第一襯裡材料107-1及第二襯裡材料107-2的該中介件150之周邊延伸的周壁109、以及耦接至周壁109的一表面接點147-3(例如，如上於圖4B所示)。該第一底部防護環141-1A可經由直接接合而耦接到該周壁109，其係經由該第一底部表面接點147-1A與該表面接點147-3，以在該第一微電子組件102-1與該中介件150之間、繞著該DB區130-3形成一同心密封環143(例如，被位在鄰近於該第一微電子組件102-1及該中介件150的一外緣、在一氣密密封環區145A中)。一表面接點147可包括一柱體、一襯墊或其他結構。於一些實施例中，一表面接點147可為一DB接點110。防護環141可為浮動(例如，沒有電氣耦接至一矽材料以外之其他組件且可作用為連接至接地點)，可耦接至接地點，或可耦接至電力輸送網路(例如，將用作為一用以遞送電力之周圍路徑)。防護環141可使用任何合適技術形成，舉例而言，該防護環141可隨著微電子組件102正被形成而逐層地形成。密封環143(例如，防護環141及表面接點147)可由任何合適材料製成，包括一傳導材料。一密封環143可包括任一或多個傳導材料，諸如銅、錳、鈦、金、銀、鈀、鎳、銅及鋁(例如，呈一銅鋁合金之形式)、鉭(例如，鉭金屬，或呈氮化鉭之形式的鉭及氮)、鈷、鈷及鐵(例如，呈一鈷鐵合金之形式)，或前述中之任何者的任何合金(例如，呈錳鎳銅之形式的銅、錳及鎳)。在一些實施例中，微電子組件102可進一步包括在晶粒至晶粒接合介面之表面上的一阻障層(未展示)。
圖7B例示一微電子總成100，其包括經由焊料120-2及一底填材料138-2而耦接至一中介件150、並且經由一DB區130-4及一氣密密封環區145而耦接至一第二微電子組件102-2的一第一微電子組件102-1。雖然圖7展示在每一微電子組件102上有一特定數量的防護環141，但一微電子組件102可以具有任何合適數量的防護環141，包括一或一個以上(例如，如圖8所示)。雖然圖7例示包括周壁109及襯裡材料107之中介件150，但中介件150可不包括周壁109及/或襯裡材料107。
圖8A-8D為根據各種實施例之包括氣密式密封結構的微電子總成中之範例布置的側截面圖。圖8A例示一微電子總成100，其包括經由一DB區130及一氣密密封環區145而耦接至一第二微電子組件102-2的一第一微電子組件102-1，其中第一及第二微電子組件具有相同的接合表面尺寸。如圖8A中所示，第一及第二微電子組件102-1、102-2包括兩個防護環141，其等自一表面延伸穿過微電子組件102-1、102-2之至少一部分且沿著微電子組件102-1、102-2之周邊延伸，並且經由表面接點147耦接，以在第一及第二微電子組件102-1、102-2之間、於氣密密封環區145中形成兩個同心密封環143。
圖8B例示一微電子總成100，其包括經由一DB區130及一氣密密封環區145耦接到一第二微電子組件102-2的一第一微電子組件102-1，其中第一微電子組件102-1比第二微電子組件102-2具有更大的接合表面面積。在該等微電子組件102在一接合介面(例如，不同表面面積)具有不同尺寸的實施例中，該密封環143之一尺寸係基於具有一較小尺寸之微電子組件來決定。如圖8B所示，第一及第二微電子組件102-1、102-2包括三個防護環141，其等自一表面延伸穿過微電子組件102-1、102-2之至少一部分及沿著微電子組件102-1、102-2之周邊延伸。第二微電子組件102-2之三個防護環141係經由表面接點147藉由直接接合耦接至第一微電子組件102-1之表面處的各別傳導接點113，以在第一微電子組件102-1與第二微電子組件102-2之間、於氣密密封環區145中形成三個同心密封環143。如圖8B中所示，第一微電子組件102-1之表面可包括提供一氣密阻障的一襯裡材料133(例如，諸如上文參照圖1所說明之襯裡材料107)。在一些實施例中，如圖8B中所示，襯裡材料133可覆蓋第一微電子組件102-1之表面區域之未由第二微電子102-2覆蓋的一部分。在一些實施例中，襯裡材料133可為覆蓋第一微電子組件102-1之整個表面區域的一額外層，且DB介電質108可安置於襯裡材料133(未示出)上。於一些實施例中，如於圖8C中所示，DB介電質108可作用為一氣密阻障。
圖8C例示一微電子總成100，其包括經由一DB區130及一氣密密封環區145耦接至一第二微電子組件102-2及一第三微電子組件102-3的一第一微電子組件102-1。如圖8C所示，第一、第二及第三微電子組件102-1，102-2、102-3包括三個防護環141，其等自一表面延伸穿過微電子組件102-1，102-2、102-3之至少一部分及沿著微電子組件102-1、102-2、102-3之周邊延伸。第二及第三微電子組件102-2、102-3之三個防護環141係經由表面接點147耦接至第一微電子組件102-1之表面處的各別傳導接點113，以在氣密密封環區145中、在第一微電子組件102-1與第二微電子組件102-2之間以及在第一微電子組件102-1與第三微電子組件102-3之間，形成三個同心密封環143。如圖8C所示，第一微電子組件102-1之表面上的DB介電質108可提供一氣密阻障。如圖8C所示，該微電子總成100可進一步包括一模塑材料126在該等第二及第三微電子組件102-2、102-3周圍。
圖8D例示一微電子總成100，其包括經由一DB區130及一氣密密封環區145耦接到一第二微電子組件102-2的一第一微電子組件102-1，其中第一微電子組件102-1比第二微電子組件102-2具有更小的接合表面面積。在該等微電子組件102在一接合介面(例如，不同表面面積)具有不同尺寸的實施例中，該密封環143之一尺寸係基於具有一較小尺寸之微電子組件來決定。如圖8D所示，第一及第二微電子組件102-1、102-2包括三個防護環141，其等自一表面延伸穿過微電子組件102-1、102-2之至少一部分及沿著微電子組件102-1、102-2之周邊延伸。第一微電子組件102-1之三個防護環141係經由表面接點147耦接至第二微電子組件102-2之表面處的各別傳導接點113，以在第一微電子組件102-1與第二微電子組件102-2之間、於氣密密封環區145中形成三個同心密封環143。如圖8D所示，該微電子總成100可進一步包括一模塑材料126。在一些此等實施例中，微電子總成100可進一步包括穿模通孔149(TMV)，其等將第二微電子組件102-2耦接至一中介件150(未示出)(例如，用以將電源、接地及/或訊號直接提供給第二微電子組件102-2的傳導路徑)。
圖9為根據各種實施例之一微電子總成100中之包括氣密式密封結構的微電子組件102之範例布置的一俯視圖。圖9例示布置在一第五微電子組件102-5上呈一網格之四個微電子組件102-1、102-2、102-3、102-4。每一個別微電子組件102包括三個防護環141，其等係與第五微電子組件102-5耦接，以在該第五微電子組件102-5與該等四個個別微電子組件102-1、102-2、102-3、102-4之每一者之間形成三個同心密封環143(例如，如虛線所示)。第五微電子組件102-5包括沿著形成一氣密阻障之一外緣的三個防護環141。雖然圖9顯示具有一特定布置之特定數目的微電子組件，但一微電子總成100可包括呈任何合適布置之任何數目的微電子組件。雖然圖9展示防護環141及從而密封環143為具有帶有方形轉角的一矩形形狀，但是該防護環141及表面傳導接點147連同相關聯的密封環143可具有任何合適的形狀，包括線性、非線性及/或曲形(例如，如上文參照圖5所說明之形狀中的任一者)。
本文所揭露之微電子組件102及微電子總成100可被包括在任何合適電子組件中。圖8-11例示於合適時可包括或被包括在本文所揭露之微電子組件102及微電子總成100中之任一者的設備之各種範例。
圖10為可包括在本文所揭露之微電子組件102中之任一者中之一晶圓1500及晶粒1502的一俯視圖。舉例而言，一晶粒1502可作為一微電子組件102，或可被包括在一微電子組件102中。晶圓1500可由半導體材料構成且可包括具有形成於晶圓1500之一表面上之IC結構的一或多個晶粒1502。晶粒1502中每一者可係包括任何合適IC之一半導體產品的一重複單元。在該半導體產品製造完成之後，晶圓1500可經歷一單粒化程序，其中晶粒1502被彼此分開，以提供該半導體產品的分立「晶片」。晶粒1502可包括一或多個電晶體(例如，下文所論述之圖11的一些電晶體1640)及/或用以將電氣信號安排路由至該等電晶體的支援電路系統。在一些實施例中，晶圓1500或晶粒1502可包括一記憶體裝置(例如，一隨機存取記憶體(RAM)裝置，諸如一靜態RAM (SRAM)裝置、一磁性RAM (MRAM)裝置、一電阻RAM (RRAM)裝置、一傳導性-橋接RAM (CBRAM)裝置等)、一邏輯裝置(例如，一AND、OR、NAND或NOR閘)，或任何其他合適之電路元件。這些裝置中之多個裝置可組合在一單個晶粒1502上。舉例而言，由多個記憶體裝置所形成之一記憶體陣列可與經組配來將資訊儲存在記憶體裝置中或施行儲存於記憶體陣列中之指令的一處理裝置(例如圖13之處理裝置1802)或其他邏輯形成於同一晶粒1502上。
圖11為可包括在本文所揭露之微電子組件102中之任一者中之一IC裝置1600的一側截面圖。舉例而言，IC裝置1600(例如，如上文參看圖10所論述之一晶粒1502的一部分)可作為一微電子組件102，或可包括於一微電子組件102中。一或多個IC裝置1600可被包括在一或多個晶粒1502中(圖10)。IC裝置1600可形成在一基體1602(例如，圖10之晶圓1500)上，且可包括在一晶粒(例如，圖10之晶粒1502)中。基體1602可係一半導體基體，其由包括例如n型或p型材料系統(或兩者之一組合)的半導體材料系統所組成。基體1602可包括例如使用一大塊矽或一絕緣體上矽(SOI)子結構形成之一結晶基體。在一些實施例中，基體1602可使用替代材料形成，其可以或可不與矽結合，其包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵。亦可使用分類為II-VI、III-V或IV族之其他材料來形成基體1602。雖然在此說明可形成基體1602之材料的數個範例，但可使用可作為一IC裝置1600之一基礎的任何材料。基體1602可係一單粒化晶粒(例如，圖10之晶粒1502)或一晶圓(例如，圖10之晶圓1500)的部分。
IC裝置1600可包括安置在基體1602上之一或多個裝置層1604。裝置層1604可包括形成在基體1602上之一或多個電晶體1640(例如，金屬氧化物半導體場效電晶體(MOSFET))的形貌體。裝置層1604可包括例如一或多個源極及/或汲極(S/D)區1620、用以對S/D區1620之間的電晶體1640中之電流流動進行控制之一閘極1622、以及用以就進/出S/D區1620之電氣信號安排路由的一或多個S/D接點1624。電晶體1640可包括為了清楚起見而未繪示的額外形貌體，諸如裝置隔離區、閘極接點等，及類似者。電晶體1640不限於圖11中所繪示之類型及配置，且可包括廣泛變化之其他類型及配置，諸如例如平面電晶體、非平面電晶體或兩者之組合。平面電晶體可包括雙極接面電晶體(BJT)、異質接面雙極電晶體(HBT)或高電子移動性電晶體(HEMT)。非平面電晶體可包括FinFET電晶體，諸如雙閘極電晶體或三閘極電晶體，以及包繞式或全包圍式閘極電晶體，諸如奈米帶及奈米線電晶體。
每一電晶體1640可包括由至少兩層，一閘極介電質及一閘極電極，所形成之一閘極1622。該閘極介電質可包括一層或一多層之堆疊。該一或多層可包括氧化矽、二氧化矽、碳化矽及/或一高k介電材料。該高k介電材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮及鋅之元素。可用於該閘極介電質之高k材料的範例包括但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。在一些實施例中，當使用一高k材料時，可在該閘極介電質上實施一退火程序以改善其品質。
該閘極電極可形成於該閘極介電質上，且可包括至少一p型功函數金屬或n型功函數金屬，取決於電晶體1640係一p型金屬氧化物半導體(PMOS)或者一n型金屬氧化物半導體(NMOS)電晶體。在一些實行方式中，該閘極電極可由二或更多金屬層之堆疊所構成，其中一或多個金屬層係功函數金屬層，且至少一金屬層係一填充金屬層。為了其他目的可包括其他金屬層，諸如一阻障層。對一PMOS電晶體而言，可用於該閘極電極之金屬包括但不限於：釕、鈀、鉑、鈷、鎳、傳導金屬氧化物(例如，氧化釕)以及下文提及一NMOS電晶體(例如，用於功函數調整)所論述之任何金屬。對一NMOS電晶體而言，可用於該閘極電極之金屬包括但不限於：鉿、鋯、鈦、鉭、鋁、這些金屬之合金、這些金屬之碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁)以及上文提及一PMOS電晶體(例如，用於功函數調整)所論述之任何金屬。
在一些實施例中，當沿著該源極-通道-汲極方向觀看電晶體1640之一截面時，該閘極電極可由一U形結構構成，該U形結構包括與基體之表面實質上平行之一底部部分及與基體之頂部表面實質上垂直之二側壁部分。在其他實施例中，形成該閘極電極之該等金屬層中的至少一者可僅為一實質上平行於基體之頂部表面的平面層，而不包括實質上垂直於該基體之頂部表面的側壁部分。在其他實施例中，該閘極電極可由U形結構及平面非U形結構的一組合所構成。舉例而言，該閘極電極可由在一或多個平面、非U形層之頂上所形成之一或多個U形金屬層所組成。
在一些實施例中，可在閘極堆疊之相對側形成一對側壁間隔件以托圍該閘極堆疊。該等側壁間隔件可自諸如氮化矽、氧化矽、碳化矽、摻雜有碳之氮化矽及氮氧化矽之材料形成。用於形成側壁間隔件之程序係業界所熟知且通常包括沉積及蝕刻程序步驟。在一些實施例中，可使用複數對間隔件；例如，可在該閘極堆疊之相對側上形成兩對、三對或四對的側壁間隔件。
S/D區1620可形成於基體1602內鄰近於每一電晶體1640之閘極1622。S/D區1620可例如使用一植入/擴散程序或一蝕刻/沉積程序來形成。在前者程序中，諸如硼、鋁、銻、磷或砷之摻雜物可被離子植入至基體1602中以形成S/D區1620。活化該等摻雜物且致使它們更深地擴散進入基體1602中的一退火程序可接在該離子植入程序之後。在後者程序中，基體1602可首先經蝕刻以在S/D區1620之位置形成凹部。然後可進行一磊晶沉積程序，以用使用來製造S/D區1620的材料來填充該等凹部。在一些實行方式中，S/D區1620可使用一矽合金製造，諸如矽鍺或碳化矽。在一些實施例中，磊晶沉積矽合金可用諸如硼、砷或磷之摻雜物來進行原位摻雜。在一些實施例中，S/D區1620可使用一或多種替代半導體材料來形成，諸如鍺或一III-V族材料或合金。在其他實施例中，一或多個金屬層及/或金屬合金層可用來形成S/D區1620。
諸如電力及/或輸入/輸出(I/O)信號之電氣信號可安排路由進及/或出裝置層1604之裝置(例如電晶體1640)、通過安置在裝置層1604上之一或多個互連層(在圖11中被例示為互連層1606-1610)。舉例而言，裝置層1604之導電形貌體(例如，閘極1622及S/D接點1624)可與互連層1606-1610之互連結構1628電氣耦接。一或多個互連層1606-1610可形成IC裝置1600之一金屬化堆疊(亦稱為一「ILD堆疊」)1619。
互連結構1628可根據廣泛變化之設計布置在互連層1606-1610中以安排電氣信號之路由(特定而言，該布置不限於圖11所繪示之互連結構1628之特定配置)。雖然在圖11中繪示了一特定數量的互連層1606-1610，但本揭露內容之實施例包括具有比所繪示者更多或更少互連層的IC裝置。
在一些實施例中，互連結構1628可包括用諸如一金屬之一導電材料所填充的線路1628a及/或通孔1628b。線路1628a可被布置成以實質上平行於其上形成有裝置層1604之基體1602之一表面的一平面方向，安排電氣信號之路由。舉例而言，從圖11之觀點，線路1628a可以進出頁面之方向安排電氣信號之路由。通孔1628b可被布置成以實質上垂直於其上形成有裝置層1604之基體1602之該表面的一平面方向，安排電氣信號之路由。在一些實施例中，通孔1628b可將不同互連層1606-1610之線路1628a電氣耦接在一起。
互連層1606-1610可包括安置在互連結構1628之間的一介電材料1626，如圖11中所示。在一些實施例中，安置在不同互連層1606-1610的互連結構1628之間的介電材料1626可具有不同的組成；在其他實施例中，不同互連層1606-1610之間的介電材料1626的組成可為相同。
一第一互連層1606可形成於裝置層1604上面。在一些實施例中，第一互連層1606可包括線路1628a及/或通孔1628b，如所示。第一互連層1606之線路1628a可與裝置層1604之接點(例如，S/D接點1624)耦接。
一第二互連層1608可形成於第一互連層1606上面。在一些實施例中，第二互連層1608可包括用以耦接第二互連層1608之線路1628a與第一互連層1606之線路1628a的通孔1628b。雖然為了清楚起見，線路1628a及通孔1628b在結構上係以每一互連層內(例如，第二互連層1608內)之一線路來繪示，在一些實施例中，線路1628a及通孔1628b在結構上及/或在材料上仍可相連(例如，在一雙鑲嵌程序期間同時被填充)。
一第三互連層1610(及如所欲之額外互連層)可根據關連於第二互連層1608或第一互連層1606所說明之相似技術及配置接續形成在第二互連層1608上。在一些實施例中，在IC裝置1600之金屬化堆疊1619中「更高向上」(亦即，更遠離裝置層1604)的互連層可為更厚。
IC裝置1600可包括形成在互連層1606-1610上之一阻焊材料1634(例如，聚醯亞胺或相似材料)及一或多個傳導接點1636。在圖11中，傳導接點1636被例示為採取接合墊之形式。傳導接點1636可與互連結構1628電氣耦接且組配成將電晶體1640之電氣信號安排路由至其他外部裝置。舉例而言，焊料接合可形成在一或多個傳導接點1636上，以便機械式及/或電氣耦接包括IC裝置1600之一晶片及另一組件(例如，一電路板)。IC裝置1600可包括額外或替代的結構，以自互連層1606-1610安排電氣信號之路由；例如，傳導接點1636可包括將電氣信號安排路由至外部組件之其他類似形貌體(例如柱)。
圖12為可包括本文所揭露之微電子組件102及/或微電子總成100中之任一者之一IC裝置總成1700的一側截面圖。IC裝置總成1700包括安置在一電路板1702(其可例如為一主機板)上之數個組件。IC裝置總成1700包括安置在電路板1702之一第一面1740上及在電路板1702之一相對的第二面1742上的組件；通常，組件可被安置在面1740及1742的一者或兩者上。下文提及IC裝置總成1700所論述之IC封裝體中之任一者可包括本文所揭露之微電子總成100之實施例中之任一者(例如，可包括藉由直接接合耦接在一起之多個微電子組件102)。
在一些實施例中，電路板1702可係一PCB，其包括藉由介電材料層而彼此分開且藉由導電通孔互連之多個金屬層。該等金屬層中之任一或多者可以一所欲電路圖案形成，以便就電氣信號在與電路板1702耦接之組件間安排路由(任擇地結合其他金屬層)。在其他實施例中，電路板1702可係一非PCB基體。
圖12中例示之IC裝置總成1700包括一中介件上封裝體結構1736，其藉由耦接組件1716耦接至電路板1702的第一面1740。耦接組件1716可將中介件上封裝體結構1736電氣及機械式耦接至電路板1702，且可包括焊料球(如圖12中所示)、一插座之公及母部分、一黏著劑、一底填材料，及/或任何其他合適電氣及/或機械式耦接結構。
中介件上封裝體結構1736可包括由耦接組件1718耦接至一封裝體中介件1704的一IC封裝體1720。耦接組件1718可採用任何合適的形式以供應用，諸如上文提及耦接組件1716所論述之形式。雖然圖12中顯示一單個IC封裝體1720，但多個IC封裝體可耦接至封裝體中介件1704；實際上，額外中介件可耦接至封裝體中介件1704。封裝體中介件1704可提供用以橋接電路板1702及IC封裝體1720的一中介基體。舉例而言，IC封裝體1720可係或包括一晶粒(圖10之晶粒1502)、一IC裝置(例如圖11之IC裝置1600)，或任何其他合適組件。一般而言，封裝體中介件1704可將一連接擴展至一較寬間距或將一連接重排路由到一不同連接。舉例而言，封裝體中介件1704可將IC封裝體1720 (例如一晶粒)耦接至耦接組件1716之一組BGA傳導接點以耦接至電路板1702。圖12中例示之實施例中，IC封裝體1720及電路板1702係附接至封裝體中介件1704之相對側；在其他實施例中，IC封裝體1720及電路板1702可附接至封裝體中介件1704之相同側。在一些實施例中，三或更多個組件可藉由封裝體中介件1704互連。
在一些實施例中，封裝體中介件1704可形成為一PCB，其包括藉由介電材料層彼此分開且藉由導電通孔互連之多個金屬層。在一些實施例中，封裝體中介件1704可由一環氧樹脂、一玻璃纖維強化環氧樹脂、具有無機填料之一環氧樹脂、一陶瓷材料，或諸如聚醯亞胺之一聚合物材料形成。在一些實施例中，封裝體中介件1704可由替代的剛性或撓性材料形成，其可包括上述用於一半導體基體中之相同材料，諸如矽、鍺、及其他III-V族及IV族材料。封裝體中介件1704可包括金屬線路1710及通孔1708，包括但不限於TSV 1706。封裝體中介件1704可進一步包括嵌入式裝置1714，包括被動及主動裝置兩者。此等裝置可包括但不限於電容器、解耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器、靜電放電(ESD)裝置及記憶體裝置。諸如射頻裝置、功率放大器、電力管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置之更複雜裝置可亦形成在封裝體中介件1704上。中介件上封裝體結構1736可採取如業界所知之任何中介件上封裝體結構的形式。
IC裝置總成1700可包括藉由耦接組件1722耦接至電路板1702之第一面1740的一IC封裝體1724。耦接組件1722可採取上文提及耦接組件1716所論述之實施例中之任一者的形式，且IC封裝體1724可採取上文提及IC封裝體1720所論述之實施例中之任一者的形式。
圖12中例示之IC裝置總成1700包括一堆疊式封裝結構1734，其係藉由耦接組件1728耦接至電路板1702的第二面1742。堆疊式封裝結構1734可包括一IC封裝體1726及一IC封裝體1732，其藉由耦接組件1730耦接在一起，以使得IC封裝體1726安置在電路板1702與IC封裝體1732之間。耦接組件1728及1730可採取上文論述之耦接組件1716之任何實施例的形式，且IC封裝體1726及1732可採取上文所論述之IC封裝體1720之任何實施例的形式。堆疊式封裝結構1734可根據業界所知之堆疊式封裝結構中之任一者組配。
圖13為可包括本文所揭露之微電子組件102及/或微電子總成100中之任一者之一範例電氣裝置1800的一方塊圖。舉例而言，電氣裝置1800之組件中之任何合適者可包括一或多個本文所揭露之IC裝置總成1700、IC裝置1600或晶粒1502。數個組件係在圖13中例示為包括於電氣裝置1800中，但在合適於應用時可忽略或重複這些組件中之任一或多者。在一些實施例中，電氣裝置1800中所包括的組件中之一些或全部可附接至一或多個主機板。在一些實施例中，這些組件中之一些或全部係製造於一單個系統單晶片(SoC)晶粒上。
另外，在各種實施例中，電氣裝置1800可不包括圖13中所例示組件中之一或多者，但電氣裝置1800可包括用於耦接至一或多個組件之介面電路系統。舉例而言，電氣裝置1800可不包括一顯示裝置1806，但可包括一顯示裝置1806可耦接之顯示裝置介面電路系統(例如，一連接器及驅動器電路系統)。在另一組範例中，電氣裝置1800可不包括一音訊輸入裝置1824或一音訊輸出裝置1808，但可包括音訊輸入裝置1824或音訊輸出裝置1808可耦接之音訊輸入或輸出裝置介面電路系統(例如，一連接器及支援電路系統)。
電氣裝置1800可包括一處理裝置1802(例如，一或多個處理裝置)。在本文使用時，用語「處理裝置」或「處理器」係指處理來自暫存器及/或記憶體之電子資料以便將該電子資料轉換成可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或一裝置之一部分。該處理裝置1802可包括：一或多個數位信號處理器(DSP)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、密碼處理器(執行硬體內之密碼演算法的專門處理器)、伺服器處理器、或任何其他合適的處理裝置。電氣裝置1800可包括一記憶體1804，其本身可包括一或多個記憶體裝置，諸如依電性記憶體(例如，動態隨機存取記憶體(DRAM))、非依電性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體，及/或一硬碟。在一些實施例中，記憶體1804可包括與處理裝置1802共享一晶粒的記憶體。此記憶體可用作一快取記憶體，且可包括內嵌式動態隨機存取記憶體(eDRAM)或自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)。
在一些實施例中，電氣裝置1800可包括一通訊晶片1812(例如，一或多個通訊晶片)。舉例而言，通訊晶片1812可經組配以用於管理無線通訊，以從電氣裝置1800轉移資料及將資料轉移至電氣裝置1800。用語「無線」及其衍生詞可用以說明可透過非固態媒體經由使用調變電磁輻射來傳達資料之電路、裝置、系統、方法、技術、通訊頻道等。該用語不暗示該等相關裝置不包含任何導線，雖然在一些實施例中它們能不包含。
通訊晶片1812可實行數個無線標準或協定中之任一者，其包括但不限於電氣電子工程師學會(IEEE)標準，包括Wi-Fi (IEEE 802.11系列)、IEEE 802.16標準(例如IEEE 802.16-2005修正案)、長期演進(LTE)計劃以及任何修正、更新及/或修訂(例如，進階LTE計劃、超級行動寬頻(UMB)計劃(亦被稱作「3GPP2」)等)。IEEE 802.16相容之寬頻無線存取(BWA)網路通常稱為WiMAX網路，即代表全球互通微波存取的縮寫，其係通過IEEE 802.16標準之一致性與互通性測試之產品的認證標記。通訊晶片1812可根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進型HSPA (E-HSPA)或LTE網路來操作。通訊晶片1812可根據增強型GSM演進資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸地無線電存取網路(UTRAN)或演進型UTRAN (E-UTRAN)來操作。通訊晶片1812可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強型無線電信(DECT)、演進資料最佳化(EV-DO)及其衍生物、以及命名為3G、4G、5G及往後者之任何其他無線協定而操作。通訊晶片1812在其他實施例中可根據其他無線協定操作。電氣裝置1800可包括一天線1822以促進無線通訊及/或接收其他無線通訊(諸如，AM或FM無線電傳輸)。
在一些實施例中，通訊晶片1812可管理有線通訊，諸如電氣、光學或任何其他合適的通訊協定(例如，乙太網路)。如上文所記述，通訊晶片1812可包括多個通訊晶片。例如，一第一通訊晶片1812可專用於較短範圍無線通訊，諸如Wi-Fi及藍牙，且一第二‎通訊晶片1812可專用於較長範圍無線通訊，諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他。在一些實施例中，一第一通訊晶片1812可專用於無線通訊，且一第二通訊晶片1812可專用於有線通訊。
電氣裝置1800可包括電池/電源電路系統1814。電池/電源電路系統1814可包括一或多個能量儲存裝置(例如，電池或電容器)及/或用於將電氣裝置1800之組件耦接至與電氣裝置1800分開之一能源(例如，AC線電源)的電路系統。
電氣裝置1800可包括一顯示裝置1806(或對應的介面電路系統，如上文所論述)。顯示裝置1806可包括任何視覺指示器，諸如一抬頭顯示器、一電腦監視器、一投影機、一觸控式螢幕顯示器、一液晶顯示器(LCD)、一發光二極體顯示器，一或平板顯示器。
電氣裝置1800可包括一音訊輸出裝置1808(或對應的介面電路系統，如上文所論述)。音訊輸出裝置1808可包括產生一可聽指示符之任何裝置，諸如揚聲器、頭戴式耳機、或耳塞式耳機。
電氣裝置1800可包括一音訊輸入裝置1824(或對應的介面電路系統，如上文所論述)。音訊輸入裝置1824可包括產生表示一聲音之一信號的任何裝置，諸如麥克風、麥克風陣列或數位儀器(例如，具有一樂器數位介面(MIDI)輸出之儀器)。
電氣裝置1800可包括一GPS裝置1818(或對應的介面電路系統，如上文所論述)。GPS裝置1818可與以衛星為基之系統通訊且可接收電氣裝置1800之位置，如業界所知。
電氣裝置1800可包括一其他輸出裝置1810(或對應的介面電路系統，如上文所論述)。其他輸出裝置1810之範例可包括一音訊編解碼器、一視訊編解碼器、一印表機、用於向其他裝置提供資訊之一有線或無線傳送器，或一額外儲存裝置。
電氣裝置1800可包括一其他輸入裝置1820(或對應的介面電路系統，如上文所論述)。其他輸入裝置1820之範例可包括一加速度計、一陀螺儀、一羅盤、一影像擷取裝置、一鍵盤、諸如一滑鼠之一游標控制裝置、一電筆、一觸控板、一條碼讀取器、一快速回應(QR)碼讀取器、任何感測器，或一無線射頻識別(RFID)讀取器。
電氣裝置1800可具有任何所欲型式因子，諸如一手持式或行動電氣裝置(例如，一行動電話、一智慧型手機、一行動網際網路裝置、一音樂播放器、一平板電腦、一膝上型電腦、一筆記型電腦、一超輕薄筆電、一個人數位助理(PDA)、一超輕薄行動個人電腦等)、一桌上型電氣裝置、一伺服器或其他網路運算組件、一印表機、一掃描器、一監視器、一機上盒、一娛樂控制單元、一車輛控制單元、一數位攝影機、一數位錄影機，或一穿戴式電氣裝置。在一些實施例中，電氣裝置1800可係處理資料之任何其他電子裝置。
下列段落提供在本文所揭露之實施例的各種範例。
範例1A係一種微電子總成，其包括一中介件，其包括一介電材料，且進一步包括在一第一表面處之一第一襯裡材料；在相對的一第二表面處之一第二襯裡材料；及一周壁，其穿過該介電材料且連接至該第一襯裡材料及該第二襯裡材料；以及一微電子組件，其藉由一直接接合區耦接至該中介件之該第二表面。
範例2A可包括範例1A之標的，且可進一步指定該第一襯裡材料及該第二襯裡材料包括矽及氮、矽及碳及氮、矽及氧及碳及氮、矽及碳、鋁及氮、鋁及氧，或鋁及氧及氮。
範例3A可包括範例2A之標的，該第一襯裡材料為與該第二襯裡材料相同的材料。
範例4A可包括範例2A之標的，且可進一步指定該第一襯裡材料為與該第二襯裡材料不同的材料。
範例5A可包括範例1A之標的，且可進一步指定第一襯裡材料及第二襯裡材料之厚度在100奈米與20微米之間。
範例6A可包括範例1A之標的，且可進一步指定第一襯裡材料之厚度在100奈米與10微米之間，且第二襯裡材料之厚度在100奈米與20微米之間。
範例7A可包括範例1A之標的，且可進一步指定該直接接合區包括一直接接合傳導接點，且該第二襯裡材料沿著該直接接合傳導接點之至少一部分延伸。
範例8A可包括範例1A之標的，且可進一步指定該周壁之一材料包括矽及氮、矽及碳及氮、矽及氧及碳及氮、矽及碳、鋁及氮、鋁及氧、鋁及氧及氮、銅、銀、鎳、金、鋁、或其他金屬或合金、以及其等之組合。
範例9A可包括範例8A之標的，且可進一步指定該周壁之一材料為與該第一襯裡材料及該第二襯裡材料相同的一材料。
範例10A可包括範例8A之標的，且可進一步指定該周壁之該材料係與該第一襯裡材料及該第二襯裡材料不同之一材料。
範例11A係一種微電子總成，其包括一中介件，該中介件具有一第一表面及相對的一第二表面，且更包括複數個介電材料層；在該第一表面處的一第一襯裡材料，其中該第一襯裡材料為該等複數個介電材料層內之一層；在該第二表面處的一第二襯裡材料；及一周壁，其穿過該等複數個介電材料層且連接至該第一襯裡材料及該第二襯裡材料；以及一微電子組件，其藉由一直接接合區耦接至該中介件之該第二表面。
範例12A可包括範例11A之標的，且可進一步指定該第一襯裡材料、該第二襯裡材料、及該周壁之一材料包括矽及氮、矽及碳及氮、矽及氧及碳及氮、矽及碳、鋁及氮、鋁及氧，或鋁及氧及氮。
範例13A可包括範例11A之標的，且可進一步指定第一襯裡材料之厚度在100奈米與20微米之間。
範例14A可包括範例11A之標的，且可進一步指定該周壁具有線性側壁。
範例15A可包括範例11A之標的，且可進一步指定該周壁為一第一周壁，且該中介件進一步包括一第二周壁，其穿過該等複數個介電材料層且連接至該第一及第二襯裡材料，其中，該第二周壁係在該第一周壁與該中介件的一外緣之間。
範例16A係一種微電子總成，其包括具有一第一表面及相對的一第二表面之一中介件；在該中介件之該第一表面的一襯裡材料；藉由一直接接合區耦接至該中介件之該第二表面的一微電子組件；在該微電子組件周圍的一模塑材料；以及在該模塑材料上的一囊封材料，其在該中介件周圍且連接至在該中介件之該第一表面的該襯裡材料。
範例17A可包括範例16A之標的，且可進一步指定該囊封材料包括銅、鋁、銀、鑽石、石墨烯、陶瓷、矽及碳、硼及氮，或鋁及氮。
範例18A可包括範例16A之標的，且可進一步包括：經由焊料耦接至該中介件之該第一表面的一電路板；以及在該焊料周圍的一底填材料。
範例19A可包括範例18A之標的，且可進一步指定該囊封材料係進一步連接至該底填材料。
範例20A可包括範例19A之標的，且可進一步指定該襯裡材料包括矽及氮、矽及碳及氮、矽及氧及碳及氮、矽及碳、鋁及氮、鋁及氧，或鋁及氧及氮。
範例1B係一種微電子總成，其包括：一第一微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第二表面延伸通過該第一微電子組件之一厚度的至少一部分且沿著該第一微電子組件之一周邊；一第二微電子組件，其具有一第一表面及相對的一第二表面，包括一防護環，該防護環係從該第一表面延伸穿過該第二微電子組件之一厚度的至少一部分且沿著該第二微電子組件之一周邊，其中該第一微電子組件的該第二表面係經由一直接接合區電氣耦接至該第二微電子組件的該第一表面；以及一密封環，其在該第一與第二微電子組件之間，其中，在該第一微電子組件之該第二表面處的該防護環係耦接至該第二微電子組件之該第一表面處的該防護環，以形成該密封環。
範例2B可包括範例1B之標的，且可進一步指定該密封環之一材料包括銅、錳、鈦、金、銀、鈀、鎳、銅及鋁、鉭、鉭及氮、鈷、鈷及鐵、或其等之一合金。
範例3B可包括範例1B之標的，且可進一步指定該密封環圍封該直接接合區。
範例4B可包括範例1B之標的，且可進一步指定在該第一及第二微電子組件中之該防護環為一第一防護環，且可進一步包括：在該第一微電子組件中之一第二防護環，該第二防護環係從該第二表面延伸穿過該第一微電子組件之該厚度的至少一部分且沿著該第一微電子組件之該周邊；在該第二微電子組件中之一第二防護環，該第二防護環係從該第一表面延伸穿過該第二微電子組件之該厚度的至少一部分且沿著該第二微電子組件之該周邊；以及一第二密封環，其在該等第一與第二微電子組件之間，其中，在該第一微電子組件之該第二表面處的該第二防護環係耦接至該第二微電子組件之該第一表面處的該第二防護環，以形成該第二密封環。
範例5B可包括範例4B之標的，且可進一步指定該第二密封環與該第一密封環同心。
範例6B可包括範例1B之標的，且可進一步包括在該第一微電子組件之該第二表面處的一阻障層。
範例7B可包括範例1B之標的，且可進一步指定該第一微電子組件包括一穿基體通孔(TSV)，且可進一步包括一中介件，其在該第一微電子組件的該第一表面處耦接至該TSV。
範例8B可包括範例7B之標的，且可進一步指定該中介件係藉由直接接合耦接至該TSV。
範例9B可包括範例7B之標的，且可進一步指定該中介件係藉由焊料耦接至該TSV。
範例10B可包括範例9B的該標的，且可進一步包括在該焊料周圍的一底填材料。
範例11B係一種微電子總成，其包括：一第一微電子組件，其具有一第一表面及相對的一第二表面，其在該第二表面處包括一傳導接點，其中該第一微電子組件具有一第一接合表面面積；一第二微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第一表面延伸穿過該第二微電子組件之一厚度的至少一部分且沿著該第二微電子組件之一周邊，其中該第一微電子組件的該第二表面係經由一直接接合區電氣耦接至該第二微電子組件的該第一表面，且其中，該第二微電子組件具有一第二接合表面面積，其小於該第一接合表面面積；以及一密封環，其在該第一與第二微電子組件之間，其中在該第一微電子組件之該第二表面處的該傳導接點係耦接至該第二微電子組件之該第一表面處的該防護環，以形成該密封環。
範例12B可包括範例11B之標的，且可進一步指定該密封環之一材料包括銅、錳、鈦、金、銀、鈀、鎳、銅及鋁、鉭、鉭及氮、鈷、鈷及鐵、或其等之一合金。
範例13B可包括範例11B之標的，且可進一步指定該密封環圍封該直接接合區。
範例14B可包括範例11B之標的，且可進一步指定在該第一微電子組件之該第二表面處的該傳導接點為一第一傳導接點，其中，在第二微電子組件中之該防護環為一第一防護環，且可進一步包括：在該第一微電子組件之該第二表面處的一第二傳導接點；在該第二微電子組件中之一第二防護環，該第二防護環係從該第一表面延伸穿過該第二微電子組件之該厚度的至少一部分且沿著該第二微電子組件之該周邊；以及一第二密封環，其在該等第一與第二微電子組件之間，在該第一微電子組件之該第二表面處的該第二傳導接點係耦接至該第二微電子組件之該第一表面處的該第二防護環，以形成該第二密封環，其中該第二密封環係與第一密封環同心。
範例15B可包括範例14B之標的，且可進一步指定：該第一微電子組件進一步包括一防護環，其係從該第二表面延伸穿過該第一微電子組件之一厚度的至少一部分且沿著該第一微電子組件之一周邊。
範例16B係一種微電子總成，其包括：一第一微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第二表面延伸通過該第一微電子組件之一厚度的至少一部分且沿著該第一微電子組件之一周邊，在該第二表面處包括一傳導接點，其中該第一微電子組件具有一第一接合表面面積；一第二微電子組件，其具有一第一表面及相對的一第二表面，在該第一表面處包括一傳導接點，其中該第一微電子組件的該第二表面係經由一直接接合區電氣耦接至該第二微電子組件的該第一表面，且其中，該第二微電子組件具有一第二接合表面面積，其大於該第一接合表面面積；以及一密封環，其在該第一與第二微電子組件之間，其中，在該第一微電子組件之該第二表面處的該防護環係耦接至該第二微電子組件之該第一表面處的該傳導接點，以形成該密封環。
範例17B可包括範例16B之標的，且可進一步指定該密封環之一材料包括銅、錳、鈦、金、銀、鈀、鎳、銅及鋁、鉭、鉭及氮、鈷、鈷及鐵、或其等之一合金。
範例18B可包括範例16B之標的，且可進一步指定該防護環之一材料包括銅、錳、鈦、金、銀、鈀、鎳、銅及鋁、鉭、鉭及氮、鈷、鈷及鐵、或其等之一合金。
範例19B可包括範例16B之標的，且可進一步包括一封裝體基體，其係耦接至第一微電子組件的第一表面；以及一模塑材料，其圍繞第一及第二微電子組件。
範例20B可包括範例19B之標的，且可進一步包括將該第二微電子組件耦接至該封裝體基體之一穿模通孔(TMV)。
100:微電子總成 102,102-1,102-2,102-3,102-4,102-5:微電子組件 104:載體 106:(有機)絕緣材料 107,133:襯裡材料 107-1:第一襯裡材料 107-2:第二襯裡材料 108:DB介電質 109:周壁 109-1:第一周壁 109-2:第二周壁 110:DB接點 111:囊封材料 112:傳導路徑 113,118,1636:傳導接點 114,1628a:線路 116:傳導通孔 120,120-2:焊料 126:模塑材料 128:間距 130,130-1,130-2,130-3,130-4:直接接合(DB)區 138,138-2:底填材料 141:防護環 141-1A:(第一底部)防護環 141-1B:(第一頂部)防護環 141-2:(第二)防護環 143:密封環 145,145A,145B:氣密密封環區 147:表面(傳導)接點 147-1A:(第一底部)表面接點 147-1B:第一(頂部)接點,(頂部)表面接點 147-2:第二(表面)接點,表面接點 147-3:表面接點 149:穿模通孔 150:中介件 151-1:第一表面 151-2:第二表面 180,180-1,180-1A,180-1B,180-2,180-2A,180-2B:DB介面 182:支撐組件 184,188,190:厚度 1500:晶圓 1502:晶粒 1600:IC裝置 1602:基體 1604:裝置層 1606:(第一)互連層 1608:(第二)互連層 1610:(第三)互連層 1619:金屬化堆疊 1620:源極及/或汲極(S/D)區 1622:閘極 1624:S/D接點 1626:介電材料 1628:互連結構 1628b,1708:通孔 1634:阻焊材料 1640:電晶體 1700:IC裝置總成 1702:電路板 1704:封裝體中介件 1706:TSV 1710:金屬線路 1714:嵌入式裝置 1718,1722,1728,1730:耦接組件 1720,1724,1726,1732:IC封裝體 1734:堆疊式封裝結構 1736:中介件上封裝體結構 1740:(第一)面 1742:(第二)面 1800:電氣裝置 1802:處理裝置 1804:記憶體 1806:顯示裝置 1808:音訊輸出裝置 1810:其他輸出裝置 1812:(第一/二)通訊晶片 1814:電池/電源電路系統 1818:GPS裝置 1820:其他輸入裝置 1822:天線 1824:音訊輸入裝置
實施例將藉由以下結合隨附之圖式之詳細說明而易於理解。為了利於此說明，類似的數字表示類似的結構元件。在隨附圖式之圖中藉由範例之方式且非限制性地例示實施例。
圖1為根據各種實施例之包括氣密式密封結構之一範例微電子總成的一側截面圖。
圖2為根據各種實施例之圖1之微電子總成之一部分的側截面分解圖。
圖3A-3C為根據各種實施例之包括氣密式密封結構之各種範例微電子總成的側截面圖。
圖4A-4D係圖3A之點鏈線部分的側橫截面放大圖，其根據各種實施例例示出範例接合介面。
圖5A至5C為根據各種實施例之包括氣密式密封結構之範例微電子總成的俯視圖。
圖6A-6E為根據各種實施例之製造圖1之微電子總成之一部分之範例階段的側截面圖。
圖7A-7B為根據各種實施例之包括氣密式密封結構之範例微電子總成的側截面圖。
圖8A至8D為根據各種實施例之包括氣密式密封結構的微電子總成中之範例布置的側截面放大圖。
圖9為根據各種實施例之一微電子總成中之包括氣密式密封結構的微電子組件之範例布置的一俯視圖。
圖10為根據本文所揭露之實施例中之任一者之可包括在一微電子組件中之一晶圓及晶粒的俯視圖。
圖11為根據本文所揭露之實施例中之任一者之可包括在一微電子組件中之一積體電路(IC)裝置的側截面圖。
圖12為根據本文所揭露之實施例中之任一者之可包括一微電子總成之一IC裝置總成的側截面圖。
圖13為根據本文所揭露之實施例中之任一者之可包括一微電子總成之一範例電氣裝置的方塊圖。
100:微電子總成
102-1,102-2:微電子組件
107-1:第一襯裡材料
107-2:第二襯裡材料
109:周壁
118:傳導接點
120:焊料
130-3,130-4:直接接合(DB)區
141-1A:(第一底部)防護環
141-1B:(第一頂部)防護環
141-2:(第二)防護環
143:密封環
145A,145B:氣密密封環區
147-1A:(第一底部)表面接點
147-1B:第一(頂部)接點，(頂部)表面接點
147-2:第二(表面)接點，表面接點
147-3:表面接點
150:中介件
182:支撐組件

Claims (20)

  1. 一種微電子總成，其包含： 一第一微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第二表面延伸穿過該第一微電子組件之一厚度的至少一部分且沿著該第一微電子組件之一周邊； 一第二微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第一表面延伸穿過該第二微電子組件之一厚度的至少一部分且沿著該第二微電子組件之一周邊，其中該第一微電子組件的該第二表面係經由一直接接合區電氣耦接至該第二微電子組件的該第一表面；以及 一密封環，其係在該第一微電子組件與第二微電子組件之間，其中在該第一微電子組件之該第二表面處的該防護環係耦接至在該第二微電子組件之該第一表面處的該防護環，以形成該密封環。
  2. 如請求項1之微電子總成，其中該密封環之一材料包括銅、錳、鈦、金、銀、鈀、鎳、銅及鋁、鉭、鉭及氮、鈷、鈷及鐵、或其等之一合金。
  3. 如請求項1之微電子總成，其中該密封環圍封該直接接合區。
  4. 如請求項1至3中任一項之微電子總成，其中在該第一微電子組件及該第二微電子組件中之該防護環為一第一防護環，且進一步包含： 在該第一微電子組件中之一第二防護環，該第二防護環係從該第二表面延伸穿過該第一微電子組件之該厚度的至少一部分且沿著該第一微電子組件之該周邊； 在該第二微電子組件中之一第二防護環，該第二防護環係從該第一表面延伸穿過該第二微電子組件之該厚度的至少一部分且沿著該第二微電子組件之該周邊；以及 在該第一微電子組件與該第二微電子組件之間的一第二密封環，其中在該第一微電子組件之該第二表面處的該第二防護環係耦接至在該第二微電子組件之該第一表面處的該第二防護環，以形成該第二密封環。
  5. 如請求項4之微電子總成，其中該第二密封環係與該第一密封環同心。
  6. 如請求項1至3中任一項之微電子總成，其進一步包含： 在該第一微電子組件之該第二表面處的一阻障層。
  7. 如請求項1至3中任一項之微電子總成，其中該第一微電子組件包括一穿基體通孔(TSV)，且進一步包含： 一中介件，其在該第一微電子組件的該第一表面處耦接至該TSV。
  8. 如請求項7之微電子總成，其中該中介件係藉由直接接合耦接至該TSV。
  9. 如請求項7之微電子總成，其中該中介件係藉由焊料耦接至該TSV。
  10. 如請求項9之微電子總成，其進一步包含： 一底填材料，其在該焊料周圍。
  11. 一種微電子總成，其包含： 一第一微電子組件，其具有一第一表面及相對的一第二表面，其在該第二表面處包括一傳導接點，其中該第一微電子組件具有一第一接合表面面積； 一第二微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第一表面延伸穿過該第二微電子組件之一厚度的至少一部分且沿著該第二微電子組件之一周邊，其中該第一微電子組件的該第二表面係經由一直接接合區電氣耦接至該第二微電子組件的該第一表面，且其中該第二微電子組件具有小於該第一接合表面面積之一第二接合表面面積；以及 一密封環，其係在該第一微電子組件與第二微電子組件之間，其中在該第一微電子組件之該第二表面處的該傳導接點係耦接至在該第二微電子組件之該第一表面處的該防護環，以形成該密封環。
  12. 如請求項11之微電子總成，其中該密封環之一材料包括銅、錳、鈦、金、銀、鈀、鎳、銅及鋁、鉭、鉭及氮、鈷、鈷及鐵、或其等之一合金。
  13. 如請求項11之微電子總成，其中該密封環圍封該直接接合區。
  14. 如請求項11至13中任一項之微電子總成，其中在該第一微電子組件之該第二表面處的該傳導接點係一第一傳導接點，其中在該第二微電子組件中的該防護環係一第一防護環，並且進一步包含： 在該第一微電子組件之該第二表面處的一第二傳導接點； 在該第二微電子組件中之一第二防護環，該第二防護環係從該第一表面延伸穿過該第二微電子組件之該厚度的至少一部分且沿著該第二微電子組件之該周邊；以及 一第二密封環，其在該第一微電子組件與該第二微電子組件之間，在該第一微電子組件之該第二表面處的該第二傳導接點係耦接至在該第二微電子組件之該第一表面處的該第二防護環，以形成該第二密封環，其中該第二密封環係與該第一密封環同心。
  15. 如請求項14之微電子總成，其中該第一微電子組件進一步包括： 一防護環，該防護環係從該第二表面延伸穿過該第一微電子組件之一厚度的至少一部分且沿著該第一微電子組件之一周邊。
  16. 一種微電子總成，其包含： 一第一微電子組件，其具有一第一表面及相對的一第二表面，其包括一防護環，該防護環係從該第二表面延伸穿過該第一微電子組件之一厚度的至少一部分且沿著該第一微電子組件之一周邊，並且其在該第二表面處包括一傳導接點，其中該第一微電子組件具有一第一接合表面面積； 一第二微電子組件，其具有一第一表面及相對的一第二表面，其在該第一表面處包括一傳導接點，其中該第一微電子組件的該第二表面係經由一直接接合區電氣耦接至該第二微電子組件的該第一表面，且其中該第二微電子組件具有大於該第一接合表面面積之一第二接合表面面積；以及 一密封環，其係在該第一微電子組件與第二微電子組件之間，其中在該第一微電子組件之該第二表面處的該防護環係耦接至在該第二微電子組件之該第一表面處的該傳導接點，以形成該密封環。
  17. 如請求項16之微電子總成，其中該密封環之一材料包括銅、錳、鈦、金、銀、鈀、鎳、銅及鋁、鉭、鉭及氮、鈷、鈷及鐵、或其等之一合金。
  18. 如請求項16或17之微電子總成，其中該防護環之一材料包括銅、錳、鈦、金、銀、鈀、鎳、銅及鋁、鉭、鉭及氮、鈷、鈷及鐵、或其等之一合金。
  19. 如請求項16或17之微電子總成，其進一步包含： 一封裝體基體，其耦接至該第一微電子組件的該第一表面；以及 一模塑材料，其係在該第一微電子組件及該第二微電子組件周圍。
  20. 如請求項19之微電子總成，其進一步包含： 一穿模通孔(TMV)，其將該第二微電子組件耦接至該封裝體基體。
TW110134952A 2020-12-14 2021-09-17 在具有直接接合之微電子總成中之氣密式密封結構 TW202224037A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/120,958 2020-12-14
US17/120,958 US20220192042A1 (en) 2020-12-14 2020-12-14 Hermetic sealing structures in microelectronic assemblies having direct bonding

Publications (1)

Publication Number Publication Date
TW202224037A true TW202224037A (zh) 2022-06-16

Family

ID=81941815

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110134952A TW202224037A (zh) 2020-12-14 2021-09-17 在具有直接接合之微電子總成中之氣密式密封結構

Country Status (6)

Country Link
US (1) US20220192042A1 (zh)
EP (1) EP4260370A1 (zh)
CN (1) CN116438653A (zh)
NL (2) NL2034679B1 (zh)
TW (1) TW202224037A (zh)
WO (1) WO2022132273A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495536B2 (en) * 2020-11-24 2022-11-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming thereof
US20220352044A1 (en) * 2021-04-22 2022-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
CN116230555B (zh) * 2023-05-06 2023-08-29 芯盟科技有限公司 芯片载体、其形成方法以及晶圆键合结构的形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8217473B2 (en) * 2005-07-29 2012-07-10 Hewlett-Packard Development Company, L.P. Micro electro-mechanical system packaging and interconnect
US8674518B2 (en) * 2011-01-03 2014-03-18 Shu-Ming Chang Chip package and method for forming the same
JP6076068B2 (ja) * 2012-12-17 2017-02-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置
WO2015040798A1 (ja) * 2013-09-20 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US11152343B1 (en) * 2019-05-31 2021-10-19 Kepler Computing, Inc. 3D integrated ultra high-bandwidth multi-stacked memory

Also Published As

Publication number Publication date
NL2029641B1 (en) 2023-06-13
WO2022132273A1 (en) 2022-06-23
NL2034679A (en) 2023-06-21
CN116438653A (zh) 2023-07-14
NL2029641A (en) 2022-07-08
US20220192042A1 (en) 2022-06-16
EP4260370A1 (en) 2023-10-18
NL2034679B1 (en) 2024-04-08

Similar Documents

Publication Publication Date Title
US11557579B2 (en) Microelectronic assemblies having an integrated capacitor
TW202234610A (zh) 在具有直接接合之微電子總成中之氣密式密封結構
TW202224037A (zh) 在具有直接接合之微電子總成中之氣密式密封結構
US20220199546A1 (en) Shield structures in microelectronic assemblies having direct bonding
US20220399294A1 (en) Microelectronic assemblies having a hybrid bonded interposer for die-to-die fan-out scaling
US11721649B2 (en) Microelectronic assemblies
US20220093492A1 (en) Direct bonding in microelectronic assemblies
EP4016615A1 (en) Inter-component material in microelectronic assemblies having direct bonding
US20220189839A1 (en) Inter-component material in microelectronic assemblies having direct bonding
US20220093561A1 (en) Direct bonding in microelectronic assemblies
US11749628B2 (en) Sacrificial redistribution layer in microelectronic assemblies having direct bonding
WO2019132962A1 (en) Thermal structures for microelectronic assemblies