CN104051519A - 器件、高电子迁移率晶体管及控制其工作的方法 - Google Patents

器件、高电子迁移率晶体管及控制其工作的方法 Download PDF

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Abstract

器件、高电子迁移率晶体管及控制其工作的方法。一种器件包括发送和接收电子电荷的源和漏。所述器件还包括提供所述源与所述漏之间的传导路径的至少一部分的第一叠层和第二叠层，其中，所述第一叠层包括第一极性的第一氮化镓（GaN）层，所述第二叠层包括第二极性的第二氮化镓（GaN）层，并且其中，所述第一极性不同于所述第二极性。至少一个栅在工作上连接到至少所述第一叠层以控制所述电子电荷的传导，使得在所述器件的工作期间，所述传导路径包括形成在所述第一GaN层中的第一二维电子气（2DEG）沟道以及形成在所述第二GaN层中的第二2DEG沟道。

Description

器件、高电子迁移率晶体管及控制其工作的方法
技术领域
本发明总体上涉及基于氮化镓（GaN）的高电子迁移率晶体管（HEMT），更具体地讲，涉及具有多个导电沟道的晶体管。
背景技术
高电子迁移率晶体管（HEMT）也称作异质结构FET（HFET）或调制掺杂的FET（MODFET）晶体管，其包括层叠的半导体层。这些层的厚度、排列和材料随不同类型的晶体管而变化。HEMT叠层可包括在具有较窄带隙的另一材料的顶部生长的宽带隙半导体层。具有不同带隙的两种材料的结称作异质结。
如本文所使用的，异质结是出现在异种晶体半导体或其它材料的两个层或区域之间的界面。常用材料组合是GaAs与AlGaAs，其中引入调制掺杂以用于二维电子气（2DEG）生成。另一种使用的材料组合是GaN与AlGaN，其中引入极化电荷以用于2DEG生成。材料组合的选择可根据应用而变化。
为了实现传导，利用杂质对半导体进行掺杂，所述杂质贡献移动电子（或空穴）。然而，那些电子由于与用于生成电子的杂质（掺杂物）的碰撞而减速。HEMT通过使用利用异质结生成的高迁移率电子来避免这种情况。异质结允许非常高浓度的高度移动传导电子的非常薄的层，从而给予沟道非常低的电阻，即，高电子迁移率。
使用氮化镓（GaN）HEMT的HEMT在高功率下表现良好。如本文所使用的，适合于晶体管的GaN材料可包括二元、三元或四元材料。
图1示出美国专利公开第2009/0146185号中描述的传统GaN HEMT器件的示例，其可被设计为具有-3V的阈值电压。层10是诸如SiC、蓝宝石、Si或GaN的基板，层11是GaN缓冲层，层12是AlGaN（作为示例具有20%Al组成（Al0.2Ga0.8N））。层11和12均为Ga面（Ga-face）材料。需要负栅电压以使栅下的2DEG耗尽，从而使器件截止。
GaN HEMT器件可包括一个III族氮化物半导体本体，其上形成有至少两个III族氮化物层。形成III族氮化物层12的材料（例如，AlGaN）的带隙大于形成缓冲层11的材料（例如，GaN）的带隙。由相邻III族氮化物层中的不同材料导致的极化场在两个层的结9附近（具体地讲，在具有较窄带隙的层中）诱发导电二维电子气（2DEG）区域。在附图中始终将2DEG区域或沟道示出为虚线。传导电流的一个层是沟道层。本文中，载流沟道或2DEG沟道所在的较窄带隙层称作沟道层。器件还包括栅电极18以及在栅电极18一侧的源电极16和漏电极17。栅与漏以及栅与源之间的使得能够穿过器件传导电流的区域是访问区7。栅电极18下方的区域是栅区6。
对GaN器件的设计的改进聚焦于单栅单沟道Ga极性GaN基HEMT。然而，传统Ga极性HEMT在制备增强模式（E模式）器件中通常需要诸如栅凹陷结构、氟处理或帽层的高级工艺技术。那些技术可耗尽栅区下面的2DEG，但遭受可控性问题或晶格损伤问题。
N极性GaN HEMT器件具有反转的极化场，并且可在制备具有低访问电阻的单沟道E模式器件方面优于Ga极性器件，特别是对于低压工作而言（参见例如美国专利第7,948,011号）。然而，尽管N极性器件的性能提高，但是N极性GaN HEMT在低偏压下的驱动电流小于最新技术的Ga极性GaN HEMT。此驱动电流局限使RF放大能力劣化，并且限制了器件的输出功率密度。
由Rongming Chu在“AlGaN-GaN Double-Channel HEMTs”（IEEE Transactions onElectron Device Letters，第52卷，第4期，第438页，2005年4月）中描述的耗尽模式单栅双沟道Ga极性GaN HEMT在各个GaN层中生成沟道，但是对两个沟道均缺少栅控制，并且不适合于电力故障保护应用。
因此，需要改进HEMT器件的电流驱动能力、输出功率性能和栅可控性。
发明内容
本发明要解决的问题
本发明的一个目的在于提供一种具有增强的载流能力的器件（例如高电子迁移率晶体管（HEMT））。一些实施方式的另一目的在于提供一种具有多沟道传导路径的HEMT器件。一些实施方式的另一目的在于提供一种在保留载流能力的同时在低压下工作的HEMT。一些实施方式的另一目的在于提供一种具有对称和不对称栅控制这二者并且灵活地生成沟道传导路径的HEMT。一些实施方式的另一目的在于提供一种具有E模式/D模式或混合的E模式和D模式工作的HEMT。
技术方案
本发明的一些实施方式基于这样的认识：可使用不同极性氮化物叠层来生成具有多个沟道的HEMT，所述沟道形成源与漏之间的传导路径的至少一部分。具体地讲，如果HEMT的叠层具有不同的极性，则与由相同极性的叠层形成的沟道的干扰相比，沟道之间的干扰最小化。
在一些实施方式中，各个叠层包括对应极性的GaN层和可选的势垒层。沟道可通过由GaN层和势垒层制成的异质结或者通过栅与GaN层之间的电容关系来形成。在各个叠层中形成双沟道将导致在器件内生成多个沟道。另外，由于器件内的各个沟道的量子限制而抑制了沟道干扰。
还认识到，仔细选择栅电介质材料和厚度将是有利的。这是因为在栅与GaN层之间的电容耦合的控制下，栅电介质层的性质与栅电压有关。例如，在一些实施方式中，表面栅电介质层的等效氧化物厚度与金属-绝缘体-氧化物电容成反比。仔细选择应该确保最小电压足以控制2DEG沟道并且生成和控制反转载流子沟道。
一些实施方式利用了将叠层的层的厚度最小化直至最佳厚度，从而避免双沟道之间的干扰。这可针对双栅和单栅多沟道器件这二者执行。
还认识到，栅控制的灵活性可生成多个沟道。这是因为沟道生成是施加到栅的电压的函数。在本发明的具有双栅结构的一些实施方式中，通过应用对称或不对称栅控制，可在不同的栅偏压下诱发各种数量的沟道。在本发明的具有单栅结构的一些实施方式中，通过在不同的电压下应用栅控制，可生成各种数量的沟道。
因此，一个实施方式公开了一种器件，该器件包括：源，该源发送电子电荷；漏，该漏接收所述电子电荷；第一叠层，该第一叠层提供所述源与所述漏之间的传导路径的至少一部分，其中，所述第一叠层包括第一极性的第一组层，该第一组层包括所述第一极性的第一氮化镓（GaN）层；第二叠层，该第二叠层提供所述源与所述漏之间的所述传导路径的至少一部分，其中，所述第二叠层包括第二极性的第二组层，该第二组层包括所述第二极性的第二氮化镓（GaN）层，并且其中，所述第一极性不同于所述第二极性；以及至少一个栅，所述栅在工作上连接到至少所述第一叠层以控制所述电子电荷的传导，使得在所述器件的工作期间，所述传导路径包括形成在所述第一GaN层中的第一二维电子气（2DEG）沟道以及形成在所述第二GaN层中的第二2DEG沟道。
另一实施方式公开了一种高电子迁移率晶体管（HEMT），该HEMT包括：源，该源通过传导路径发送电子电荷；源，该源发送电子电荷；漏，该漏接收所述电子电荷；第一叠层，该第一叠层提供所述源与所述漏之间的传导路径的至少一部分，其中，所述第一叠层包括第一极性的第一组层，该第一组层包括所述第一极性的第一氮化镓（GaN）层；第二叠层，该第二叠层提供所述源与所述漏之间的所述传导路径的至少一部分，其中，所述第二叠层包括第二极性的第二组层，该第二组层包括所述第二极性的第二氮化镓（GaN）层，并且其中，所述第一极性不同于所述第二极性；第一栅，该第一栅电连接到所述第一叠层；第二栅，该第二栅电连接到所述第二叠层；以及控制器，该控制器控制所述第一栅的第一电压和所述第二栅的第二电压，其中，所述传导路径包括基于由所述控制器选择的所述第一电压和所述第二电压生成的可变数量的沟道。
另一实施方式公开了一种控制高电子迁移率晶体管（HEMT）的工作的方法，该方法包括以下步骤：确定将电子电荷从所述HEMT的源发送到漏所需的传导路径的沟道的数量；确定要应用于所述HEMT的至少一个栅以生成所需数量的沟道的控制模式；以及生成将所述电压施加于所述栅的命令。所述方法的步骤可由处理器执行。
本发明的效果
根据本发明，可提供一种具有增强的载流能力的器件（例如，高电子迁移率晶体管（HEMT））、一种具有多沟道传导路径的HEMT器件、一种在保留载流能力的同时在低压下工作的HEMT、一种具有对称和不对称栅控制这二者并且灵活地生成沟道传导路径的HEMT以及一种具有E模式/D模式或混合的E模式和D模式工作的HEMT。
附图说明
图1是具有单沟道的传统高电子迁移率晶体管（HEMT）的示图；
图2A是根据本发明的实施方式的器件的示意图；
图2B是根据本发明的实施方式的在N极性GaN叠层的顶部上具有Ga极性GaN叠层的高电子迁移率晶体管的示意图；
图3A是根据本发明的实施方式的在Ga极性GaN叠层的顶部上具有N极性GaN叠层的双栅多沟道高电子迁移率晶体管的示意图；
图3B是根据本发明的实施方式的在Ga极性GaN叠层的顶部上具有N极性GaN叠层的另一双栅多沟道高电子迁移率晶体管的示意图；
图4是根据本发明的实施方式的在Ga极性GaN叠层的顶部上具有N极性叠层的单栅多沟道高电子迁移率晶体管的示意图；
图5是根据本发明的一些实施方式设计的HEMT的工作的控制方法的流程图；
图6A和图6B是根据本发明的一些实施方式的HEMT的设计方法的示图；
图7A是根据本发明的一些实施方式的E模式双栅多沟道HEMT器件在零偏压下的能带图；
图7B是根据本发明的一些实施方式的器件在4V栅偏压下的导电带的能带图；
图7C是根据本发明的一些实施方式的双栅双沟道HEMT器件的输入特性的曲线图；
图7D是根据本发明的一些实施方式的双栅双沟道HEMT器件的输出特性的曲线图；
图8A是根据本发明的一些实施方式的多沟道HEMT在零偏压下的能带图；
图8B是根据本发明的一些实施方式的多沟道HEMT在4V栅偏压下的能带图；
图8C是根据本发明的一些实施方式的双栅多沟道HEMT器件的输入特性的曲线图；
图8D是根据本发明的一些实施方式的双栅双沟道HEMT器件的输出特性的曲线图；
图9A是根据本发明的一些实施方式的E模式单栅双沟道HEMT器件的能带图；
图9B是具有足够的正栅偏压的根据本发明的一些实施方式的E模式单栅双沟道HEMT器件的能带图；
图9C是具有足够的正栅偏压的根据本发明的一些实施方式的单栅多沟道HEMT器件的能带图；
图9D是根据本发明的一些实施方式的单栅双沟道HEMT器件的输入特性的曲线图；
图9E是根据本发明的一些实施方式的单栅双沟道HEMT器件的输出特性的曲线图；
图9F是根据本发明的一些实施方式的单栅多沟道HEMT器件的输入特性的曲线图；以及
图9G是根据本发明的一些实施方式的单栅多沟道HEMT器件的输出特性的曲线图。
具体实施方式
图2A示出根据本发明的一些实施方式设计的器件200的示意图。该器件可以是高电子迁移率晶体管（HEMT），其包括发送电子载流子的源201以及接收电子载流子的漏202。该器件还包括用于提供源与漏之间的传导路径的至少一部分的不同极性的两个叠层，即，第一叠层210和第二叠层220。该器件还可包括层叠在第一叠层和第二叠层之间的中间层207以及在工作上连接到至少第一叠层以控制电子电荷的传导的至少一个栅205。
在各种实施方式中，第一叠层和第二叠层是包括氮化镓（GaN）层的异质结构以用于由于异质结处的极化差异而生成二维电子气（2DEG）沟道。例如，栅205控制电子电荷的传导，使得在器件的工作期间，传导路径包括形成在第一GaN层269中的第一二维电子气（2DEG）沟道279以及形成在第二GaN层268中的第二2DEG沟道278。
本发明的一些实施方式基于这样的认识：不同极性氮化物叠层可用于生成具有多个沟道的HEMT，所述多个沟道形成源与漏之间的传导路径的至少一部分。
例如，具有一个极性的器件结构（例如，AlGaN/GaN/AlGaN/GaN结构）可用于生成传导路径的最多两个沟道。另外，单极性结构在控制方面更具挑战，可仅具有一个控制模式（例如，D模式）。相比之下，具有不同极性的叠层的器件可增加沟道的数量，并且提高控制能力。
利用各种绝缘体技术，不同极性的两个叠层可集成在一起以生成最多四个沟道。与由相同极性的叠层形成的那些沟道相比，属于不同极性的不同叠层的沟道之间的干扰可降低。
因此，在本发明的各种实施方式中，第一叠层210包括第一极性的第一组层，即，该第一组层包括第一GaN层269和相关的第一极性的极化层，第二叠层220包括第二极性的第二组层，即，该第二组层包括第二GaN层268和相关的第二极性的极化层。根据上述认识，第一极性不同于第二极性。例如，第一叠层可为Ga极性的极性（例如，Wurtzite[0001]Ga极性），第二叠层可为N极性的极性（例如，[0001]N极性）。叠层的极性可反转。
在各种实施方式中，基于器件的设计和目的来选择中间层207的类型。分离氮化物叠层的绝缘体为能带工程提供两个准独立的体系以便于传导路径生成的灵活栅控制。例如，在一个实施方式中，中间层包括绝缘体，例如氮化铝/氧化铝（AlN/AlOx）绝缘体。在一个实施方式中，为了实现极性反转并维持两个不同叠层的独立工作，中间层的厚度为至少5nm。
在另选的实施方式中，通过经由等离子体辅助分子束外延方法（命名为Mg+N处理）生长的氮化镁化合物来实现极性反转。通过Mg+N处理，相反极性GaN叠层可附着在一起，而无需为了上面一个的生长而引入缓冲层。此实施方式允许两个叠层中的沟道生成的同步单栅控制。
还认识到，如果正确选择栅的电介质材料的厚度和/或叠层的厚度和结构，则栅与叠层的层之间的电容关系可生成传导路径的附加沟道，即，反转载流子沟道。另外，在本发明的一些实施方式中，在器件200的工作期间，传导路径可包括最多四个沟道，即，最多两个2DEG沟道278和279以及最多两个反转载流子沟道276和277。
在本发明的一些实施方式中，器件可包括两个栅，例如，电连接到第一叠层的第一栅205以及电连接到第二叠层的第二栅206。这些实施方式使得能够更好地控制对应叠层中的沟道的生成。另外，这些实施方式使得能够对称和不对称地控制器件，即，提供具有第一栅和第二栅的对称和不对称控制这二者的HEMT。在对称控制期间，供应给第一栅和第二栅的电压相同。在不对称控制期间，供应给第一栅的电压不同于供应给第二栅的电压。对称和不对称控制使得能够生成传导路径的可变数量的沟道。
例如，在一个实施方式中，器件200在工作上连接到控制器500以控制第一栅的第一电压和第二栅的第二电压。传导路径包括根据由控制器选择的第一电压和第二电压生成的可变数量的沟道。所述可变数量的沟道包括最多四个沟道，所述最多四个沟道是从由以下各项构成的组中选择出的：形成在第一GaN层中的第一二维电子气（2DEG）沟道、形成在第一叠层的第二GaN层中的第二2DEG沟道、形成在第一GaN层中的第一反转载流子沟道以及形成在第二叠层的第二GaN层中的第二反转载流子沟道（从下往上数）。
如上所述，由于异质结而在第一GaN层和第二GaN层中形成第一2DEG沟道和第二2DEG沟道，由于第一栅与第一GaN层之间的电容关系而形成第一反转载流子沟道，由于第二栅与第二GaN层之间的电容关系而形成第二反转载流子沟道。对于一些应用而言，具有通过传导路径发送电子载流子的可变数量的沟道的HEMT是有利的。
在一些实施方式中，栅的电介质层的等效氧化物厚度与形成反转载流子沟道的金属-绝缘体-氧化物电容成反比。控制器确定足以生成并控制2DEG沟道和反转载流子沟道的最小电压。另外，选择表面栅电介质和栅电子材料以建立足够的肖特基势垒高度，从而防止栅漏。还认识到，仔细选择GaN层的厚度是有利的。这是因为，栅电场渗透与层厚度成反比。例如，在单栅多沟道器件的各种实施方式中，第一叠层的GaN层的厚度的减小增强了第二叠层的GaN层中的沟道的栅控制。
图2B示出根据本发明的一个实施方式设计的器件200的示意图。在此实施方式的器件200中，第一叠层210包括Ga极性GaN叠层，第二叠层220包括N极性GaN叠层。第一叠层210包括Ga极性缓冲层215、层叠在Ga极性缓冲层上的第一Ga极性势垒层214、层叠在第一Ga极性势垒层上的Ga极性GaN层213、层叠在Ga极性GaN层上的第二Ga极性势垒层212以及层叠在第二Ga极性势垒层上的第一绝缘体层211。层的其它变化也是可能的。
类似地，第二叠层220包括第二绝缘体层221、层叠在第二绝缘体层上的第一N极性势垒层222、层叠在第一N极性势垒层上的N极性GaN层223、层叠在N极性GaN层上的第二N极性势垒层224以及层叠在第二N极性势垒层上的N极性GaN缓冲层225。中间层230将N极性GaN叠层和Ga极性GaN叠层这二者集成在一个器件内。应用双栅241和242以用于GaN沟道层中的沟道生成。
GaN层223和213是沟道层。在器件200的对称或不对称工作期间，一个二维电子气（2DEG）沟道260形成在Ga极性GaN层213中；另一二维电子气（2DEG）沟道261形成在N极性GaN层223中。沟道260、261形成源与漏之间的传导路径的至少一部分。因此，由于双2DEG沟道传导路径，器件200可增强载流能力。
图3A示出根据本发明的另一实施方式设计的器件300的示意图。器件300包括N极性GaN叠层310和Ga极性GaN叠层320。叠层310包括绝缘体层311、表面极化势垒层312、GaN沟道层313、背极化势垒314和缓冲层315。类似地，叠层320包括绝缘体321、表面极化势垒322、GaN沟道层323、背极化势垒324和缓冲层325。中间层330将Ga极性GaN叠层和N极性GaN叠层集成在一个器件内。应用双栅341和342以用于GaN沟道层中的沟道生成。在器件300的对称或不对称工作期间，反转载流子沟道360和二维电子气（2DEG）沟道350可形成在N极性层310中。另一反转载流子沟道361和二维电子气（2DEG）沟道351可形成在Ga极性层320中。沟道350、351、360、361形成源与漏之间的传导路径的至少一部分。
反转载流子沟道360、361归因于由341/311/312/313层和/或由342/321/322/323层形成的金属-绝缘体-半导体（MIS）电容器处施加的栅电压。因此，根据四个可能沟道的生成的栅控制，器件300可具有更大的载流能力以及特定数量的沟道。
图3B示出根据本发明的另一实施方式的双栅多沟道HEMT器件301。在此实施方式中，分别插入栅源叠层370、371和栅漏叠层380、381。对区域370、371、380和381的表面进行超浅掺杂390，以确保连接源和漏的完整传导路径（包括用于N极性叠层的沟道360、366和367以及用于Ga极性叠层的沟道361、368和369）以用于表面反转载流子沟道。
类似地，势垒层也在延伸区域中延伸以诱发2DEG沟道356、357、358和359，以形成完全传导路径。应该注意的是，可以按照几纳米控制表面掺杂的扩散深度，以使表面反转载流子沟道与2DEG沟道之间的交叠最小化。延伸区域370、371、380和381的长度可对称或不对称。栅漏区域的长度的增加可减小漏电流，并且减轻栅边缘的漏侧处的峰值电场，以提高器件击穿性能。
还认识到，对于器件200和300，通过选择势垒层的厚度，双栅极性反转GaNHEMT能够提供E模式/D模式或者混合的E模式和D模式工作。因此，本发明的一些实施方式基于预定模式来选择势垒层的厚度。
图4示出根据本发明的实施方式设计的器件400的示意图。器件400包括N极性GaN叠层410和Ga极性GaN叠层420。叠层410包括栅绝缘体411、表面极化势垒412、GaN沟道层413和背极化势垒414。
类似地，叠层420包括表面极化势垒422、GaN沟道层423、背极化势垒424和缓冲层425。中间层430包括通过特定处理实现的薄掺杂层。例如，在一个实施方式中，掺杂层通过Mg+N处理形成。其它实施方式使用不同的技术。掺杂层将Ga极性GaN叠层和N极性GaN叠层这二者集成在一个器件内。应用栅440以用于GaN沟道层中的沟道生成。通过选择Mg+N处理以调整固定的电荷以抵消极性反转界面处的极化电荷，可在器件内生成多个沟道。在N极性GaN层中可诱发反转沟道450和2DEG沟道460，而在Ga极性GaN层中可仅诱发2DEG沟道461。
在此实施方式中，2DEG沟道460和461分别被限制在通过界面426和427处的对应异质结形成的量子阱中。反转载流子沟道450归因于由440/411/412/413形成的MIS电容器处施加的栅电压。因此，由于多沟道，器件400可增强载流能力。还可根据栅控制来生成特定数量的沟道。
在器件400中，叠层410和420的排列可反转。然而，对于单栅多沟道器件，与Ga极性叠层布置在N极性叠层顶部的结构相比，在Ga极性叠层420的顶部布置N极性叠层410可对沟道提供更好的栅控制。在图4所示的器件的设计中，两个2DEG沟道460和461之间的压降仅涉及两个薄势垒层，这提供了两个沟道的更加同步的栅控制。
势垒层的选择改变沟道生成。例如，具有2/20/2nm N极性叠层410和3/20/3nmGa极性叠层420的单栅多沟道器件可仅生成N极性GaN层中的反转沟道和Ga极性GaN层中的2DEG沟道。这是因为Ga极性表面势垒层422的较强极化抵消了N极性背势垒414对N极性GaN层413中的2DEG沟道生成的影响。
N极性GaN层413的减小加强了对N极性GaN层和Ga极性GaN层（413和423）中的两个2DEG沟道的栅控制。例如，除了N极性GaN层和Ga极性GaN层中的2DEG沟道460和461之外，具有2/10/2nm N极性叠层410和2/20/2nm Ga极性叠层420的单栅多沟道器件可在N极性GaN层中生成另一反转沟道450。这是因为通过相等的势垒极化和减小的表面层厚度，使2DEG生成同步，并且加强沟道位置处的电场。
图5示出根据本发明的一些实施方式设计的HEMT的工作的控制方法的流程图。该方法可由控制器500利用例如处理器来实现。控制器500可以是HEMT的内部模块，或者可被实现为单独的装置。
方法500确定（510）将电子电荷从HEMT的源发送到漏所需的沟道的数量。例如，可基于目标电流值和半导体性质（例如材料、制造工艺以及器件的结构），来确定沟道的数量。接下来，所述方法确定（520）要应用于HEMT的至少一个栅和漏端以生成所需数量的沟道的控制模式。接下来，生成（530）应用上述控制模式的命令。控制模式包括参照源接地端的栅偏压和漏电源电压。有利的是，此方法使得能够独立地控制栅以生成可变数量的沟道。
所需数量的沟道根据电压而变化，并且包括由于异质结而形成的二维电子气（2DEG）沟道以及由于HEMT的至少一个层与HEMT的栅之间的电容关系而形成的反转载流子沟道中的一个或者它们的组合。例如，反转载流子沟道的引入增加了沟道的数量。为了生成反转沟道，一些实施方式通过优化MIS结构来增大栅电容。
图6A示出根据本发明的一些实施方式设计的HEMT的器件结构的确定方法的流程图。该方法从功率器件的规格（600）开始，所述规格可包括晶体管类型、击穿电压、功率运载能力、功率效率等中的一个或它们的组合。利用该规格，确定正规化电流驱动能力（601）以指定所需数量的沟道（602）。另外，确定器件工作模式（611）（例如，E模式或D模式），进而可限定GaN极化叠层（603）。
根据步骤602和603的结果，确定叠层分层（613）和栅控制模式（604）。在一些实施方式中，可根据标准确定器件的结构（605）。例如，不对称栅控制或四元沟道器件需要双栅VPIH（垂直极性反转异质结构）可导致结构（606）。另一方面，对于对称栅控制，可使用单栅和双栅VPIH（607）二者。通过2DEG和反转沟道的组合来实现多沟道。
图6B示出如上所述的多沟道HEMT的设计方法680。在设计HEMT之后，可对应地制造（640）HEMT。在步骤610处选择上述N极性层和Ga极性层的规格。在器件工作模式步骤620中，根据器件的模式621或625来确定（623和627）绝缘体层和势垒层这二者的极化材料、厚度。一些实施方式还确定包括阱和固定电荷的层的表面条件以用于阈值电压调整。
在工作条件步骤630期间，确定（655）漏偏压规格650，这包括（但不限于）漏栅长度、绝缘体层长度和绝缘体材料的选择。
为了增强击穿电压，确定（665）漏电流规格660，这包括（但不限于）器件的总长度、栅的长度、N极性和Ga极性厚度、绝缘体和势垒的材料和厚度的选择。
确定（675）栅偏压规格670，这包括（但不限于）绝缘体材料和绝缘体厚度以及N极性和Ga极性层厚度的选择。如上所述，在进行器件组件的选择时需要在器件性能规格之间进行权衡。方法600的一些步骤利用处理器来确定。
例如，在一个实施方式中，根据在工作期间施加到栅的电压来选择绝缘体层的厚度。换言之，绝缘体层可与设定进行工作的栅电压的范围的阈值电压有关。
尽管沟道生成于同一层中，但是反转载流子沟道生成和底部2DEG沟道生成的物理现象不同。可根据仅最新技术下的工艺技术和经验来调整2DEG组件的阈值电压。为了诱发足够的反转载流子，一个实施方式诱发栅偏压达到阈值电压VT，该阈值电压VT被定义为
V T = φ ms - Q f C i + 2 ψ B + 4 ∈ s q N A ψ B C i ,
其中，Φms是栅与GaN之间的功函数差，Qf是绝缘体层中的固定电荷，Ci是绝缘体电介质的总电容，ΨB是由GaN材料确定的固有变量，NA被视作GaN层表面与电介质层之间的界面处的净极化电荷密度的值。当选择了特定栅电介质和栅材料时，NA、ΨB和Φms的值固定，然后对栅绝缘体的生长厚度和质量进行调整任务。
在一些实施方式中，绝缘体层的厚度是绝缘体层的材料的介电常数的比例函数。例如，按照大栅绝缘体厚度或低介电常数材料或者通过工艺引入的负界面电荷的小电容需要大的施加的栅偏压以形成双沟道。另一方面，金属-绝缘体-半导体电容的增加或正电荷的量的增加可导致反转载流子沟道比2DEG早生成，这进行可影响E模式工作并引起不需要的泄漏消耗。
为了进一步改进驱动电流，一些实施方式考虑GaN层厚度的垂直缩放和优化。随着GaN层厚度减小，表面反转载流子密度不受太大影响，但是由于2DEG与栅电极之间的距离减小，施加有栅偏压的电场更强，所以2DEG密度增大。
图7A示出E模式双栅多沟道器件200的能带图，其中，利用层叠的叠层212/213/214和222/223/224，在零偏压下在栅层下方2DEG耗尽。层212和222分别耗尽由另一对应的极化势垒层214和224诱发的2DEG260和261。就能带图而言，这些层212和222用于将量子阱720和721远离电子准费米能级710提升，以避免在未施加栅偏压时电子积聚。
随着施加的栅偏压进一步增大至足够高的正值，N极性和Ga极性叠层内的量子阱720和721（示出于图7B中）最后降至电子准费米能级710。图7B示出器件在4V栅偏压下的传导能带图。准费米能级下方的量子阱指示2DEG沟道260和261。
图7C和图7D是进一步示出双栅双沟道HEMT的优点的曲线图。例如，一个优点在于小阈值电压。如图7C所示，输入特性表明，双栅双沟道器件具有1.6V的阈值电压，其适合于低压E模式工作。另一优点在于漏电流的提升。如图7D所示，在低偏压下（Vgs=4V并且Vds=4V），双沟道的最大正规化漏电流达到大约3.0A/mm，这几乎是传统单沟道器件在相同偏压条件下的最大载流能力的四倍。驱动电流的增大是由势垒层和多个2DEG沟道所导致的更强极化促成的。
漏电流的这种进一步增大还可通过可减少缺陷并因此减少散射的界面条件改进来实现。可通过外延层的分子束外延生长以使制造期间的缺陷最小化来改进界面条件。
图8A和图8B示出对于多个2DEG沟道350、351以及其它可能的反转沟道360和361，随着施加的栅偏压进一步增大，N极性叠层和Ga极性叠层中的量子阱逐渐接近电子准费米能级并最终在栅电压到达特定值时降至电子准费米能级。通过包括311和312的优化栅电介质层，当栅电介质层的等效氧化物厚度最小化时，GaN表面传导带也可向下弯曲。低于准费米能级的量子阱823和824指示2DEG沟道350和351。栅绝缘体叠层界面处的量子阱825和826指示反转沟道360和361。费米能级810和能带分布820和821示出能带分布如何随着施加的偏压而改变。
图8C和图8D是进一步示出双栅多沟道HEMT301相对于单沟道HEMT器件的优点的曲线图。例如，一个优点在于小阈值电压。如图8C所示，输入特性表明，双栅多沟道器件具有1.0V的阈值电压，其适合于低压E模式工作。另一优点在于漏电流的提升。如图8D所示，在低偏压下（Vgs=4V并且Vds=4V），双沟道的最大正规化漏电流达到大约4.6A/mm，这几乎是单沟道器件在相同偏压条件下的最大载流能力的六倍。驱动电流的增大是由势垒层、反转沟道的引入以及附加的一对2DEG和反转传导路径所导致的更强极化促成的。另外，对于器件301，由于反转载流子沟道360和361与2DEG沟道350和351分离，所以各个沟道的限制使电子载流子迁移率的降低最小化。还应该注意的是，在Ga极性GaN层和N极性GaN层这二者内，可对各个层的厚度优化以实现沟道的良好限制，从而使载流子迁移率劣化最小化。
可通过表面反转载流子沟道组件或底部2DEG片状沟道组件或其二者的工程设计来进一步改进载流能力。例如，表面反转载流子沟道的电流驱动能力与界面的条件、电子密度和载流子限制有关。界面条件可利用上述方法来改进。可通过使层厚度变薄以加强电场或增加异质结处的极化差异来增大电子密度。
还可通过针对势垒层使用重掺杂的宽带隙极化材料来增大2DEG电流传导性。预计宽带隙极化材料靠近界面326和327生成诱发更多2DEG的更大净极化差异。还可通过垂直缩放GaN层来实现2DEG沟道电流成分的增强。后一种方法采用在垂直方向上具有较小电阻的垂直缩放的GaN层。这种缩放强化了底部界面326和327处的电场调制，因此导致2DEG片材的反转密度更高。
图9A示出E模式单栅多沟道器件400的能带图，其中，利用层叠的叠层411/412/413和422/423/424，在零偏压下在栅层下方2DEG耗尽。层412和422分别耗尽由另一对应极化势垒层414和424诱发的2DEG460和461。就能带图而言，这些层412和422用于将量子阱920和921远离费米能级910提升，以避免在零偏压下电子积聚。
对于包括反转沟道450和2DEG沟道461的多沟道，随着施加的栅偏压进一步增大至足够高的正值，Ga极性叠层中的量子阱921（示出于图9B中）最终降至电子准费米能级911。然而，Ga极性势垒层422的更强极化防止量子阱920到达准费米能级。在这种情况下，无法在N极性GaN叠层中生成2DEG沟道460。但是，GaN表面传导带922由于施加的强栅偏压而向下弯曲。这种弯曲处理类似于金属氧化物半导体场效应晶体管（MOSFET）表面反转层形成。随着施加足够的正电压，负电荷在靠近表面界面的GaN层中累积。最初此电荷归因于从绝缘体-半导体界面开始的半导体耗尽。耗尽层宽度随着越来越大的栅电压而进一步增加，但是其受到GaN层厚度的限制。随着栅电压进一步增大，表面传导带922在界面处朝着费米能级弯曲。
对于包括2DEG沟道460、461和另一可能的反转沟道450的多沟道，随着施加的栅偏压进一步增大，N极性叠层和Ga极性叠层中的量子阱926和927（示出于图9C中）逐渐接近电子准费米能级716并最终在栅电压达到特定值时降至电子准费米能级。通过包括411和412的优化栅电介质层，当栅电介质层的等效氧化物厚度最小化时，GaN表面传导带928也可向下弯曲。在这种情形下，对于N极性GaN HEMT，此表面反转载流子沟道450与靠近底部界面的2DEG沟道460分离。
图9D和图9E是进一步示出单栅双沟道HEMT的优点的曲线图。例如，一个优点在于小阈值电压。如图9D所示，输入特性表明，单栅多沟道器件具有0.22V的阈值电压，其适合于低压E模式工作。另一优点在于漏电流的提升。如图9E所示，在低偏压下（Vgs=5V并且Vds=4V），双沟道的最大正规化漏电流达到大约2.1A/mm，这几乎是传统单沟道器件在相同偏压条件下的最大载流能力的两倍。驱动电流的增大是由除了在Ga极性叠层中生成2DEG沟道461之外在N极性GaN叠层中引入反转沟道450促成的。
图9F和图9G是进一步示出单栅多沟道HEMT的优点的曲线图。例如，一个优点在于小阈值电压。如图9F所示，输入特性表明，单栅多沟道器件具有0.24V的阈值电压，其适合于低压E模式工作。另一优点在于漏电流的提升。如图9G所示，在低偏压下（Vgs=5V并且Vds=4V），双沟道的最大正规化漏电流达到大约3.2A/mm，这几乎是单沟道器件在相同偏压条件下的最大载流能力的三倍。驱动电流的增大是由N极性GaN层和Ga极性GaN层二者中的双2DEG沟道460和461以及N极性GaN层中引入的反转沟道450促成的。还应该指出的是，在N极性GaN层413内，N极性GaN层的厚度可被优化，以实现各个沟道的限制，从而使载流子迁移率劣化最小化。

Claims (20)

1.一种器件，该器件包括：
源，该源发送电子电荷；
漏，该漏接收所述电子电荷；
第一叠层，该第一叠层提供所述源与所述漏之间的传导路径的至少一部分，其中，所述第一叠层包括第一极性的第一组层，该第一组层包括所述第一极性的第一氮化镓GaN层；
第二叠层，该第二叠层提供所述源与所述漏之间的所述传导路径的至少一部分，其中，所述第二叠层包括第二极性的第二组层，该第二组层包括所述第二极性的第二氮化镓GaN层，并且其中，所述第一极性不同于所述第二极性；以及
至少一个栅，该至少一个栅在工作上连接到至少所述第一叠层以控制所述电子电荷的传导，使得在所述器件的工作期间，所述传导路径包括形成在所述第一GaN层中的第一二维电子气2DEG沟道以及形成在所述第二GaN层中的第二2DEG沟道。
2.根据权利要求1所述的器件，该器件还包括：
中间层，该中间层层叠在所述第一叠层与所述第二叠层之间。
3.根据权利要求2所述的器件，其中，所述中间层包括氮化铝/氧化铝绝缘体。
4.根据权利要求2所述的器件，其中，所述中间层包括掺杂层。
5.根据权利要求4所述的器件，其中，所述掺杂层是通过镁+氮化物处理而形成的。
6.根据权利要求1所述的器件，其中，所述至少一个栅包括电连接到所述第一叠层的第一栅以及电连接到所述第二叠层的第二栅。
7.根据权利要求1所述的器件，其中，所述第一叠层包括N极性势垒层、N极性GaN层和N极性缓冲层，并且其中，所述第二叠层包括Ga极性势垒层、Ga极性GaN层和Ga极性缓冲层。
8.根据权利要求1所述的器件，
其中，所述第一叠层包括Ga极性缓冲层、层叠在该Ga极性缓冲层上的第一Ga极性势垒层、层叠在该第一Ga极性势垒层上的Ga极性GaN层、层叠在该Ga极性GaN层上的第二Ga极性势垒层以及层叠在该第二Ga极性势垒层上的第一绝缘体层，
其中，所述第二叠层包括第二绝缘体层、层叠在该第二绝缘体层上的第一N极性势垒层、层叠在该第一N极性势垒层上的N极性GaN层、层叠在该N极性GaN层上的第二N极性势垒层以及层叠在该第二N极性势垒层上的N极性GaN缓冲层，并且
其中，所述至少一个栅包括电连接到所述第一叠层的第一栅以及电连接到所述第二叠层的第二栅，其中，所述第一叠层的所述第一绝缘体层靠近所述第一栅布置，并且其中，所述第二叠层的所述第二绝缘体层靠近所述第二栅布置。
9.根据权利要求8所述的器件，其中，所述第一绝缘体层的厚度和所述第二绝缘体层的厚度被选择为使得在所述器件的工作期间，所述传导路径包括形成在所述Ga极性层中的第一反转载流子沟道和形成在所述N极性层中的第二反转载流子沟道。
10.根据权利要求8所述的器件，其中，所述第一绝缘体层的厚度和所述第二绝缘体层的厚度与所述第一绝缘体层和所述第二绝缘体层的材料的介电常数成比例。
11.根据权利要求8所述的器件，其中，所述第一绝缘体层或所述第二绝缘体层的厚度被选择为使得足以生成所述第一2DEG沟道或所述第二2DEG沟道的最小电压也足以生成所述第一反转载流子沟道或所述第二反转载流子沟道。
12.一种高电子迁移率晶体管HEMT，该HEMT包括：
源，该源通过传导路径发送电子电荷；
源，该源发送电子电荷；
漏，该漏接收所述电子电荷；
第一叠层，该第一叠层提供所述源与所述漏之间的传导路径的至少一部分，其中，所述第一叠层包括第一极性的第一组层，该第一组层包括所述第一极性的第一氮化镓GaN层；
第二叠层，该第二叠层提供所述源与所述漏之间的所述传导路径的至少一部分，其中，所述第二叠层包括第二极性的第二组层，该第二组层包括所述第二极性的第二氮化镓GaN层，并且其中，所述第一极性不同于所述第二极性；
第一栅，该第一栅电连接到所述第一叠层；
第二栅，该第二栅电连接到所述第二叠层；以及
控制器，该控制器控制所述第一栅的第一电压和所述第二栅的第二电压，其中，所述传导路径包括基于由所述控制器选择的所述第一电压和所述第二电压生成的可变数量的沟道。
13.根据权利要求12所述的HEMT，其中，所述可变数量的沟道包括最多四个沟道，该最多四个沟道是从由以下各项构成的组中选择出的：形成在所述第一GaN层中的第一二维电子气2DEG沟道、形成在所述第二GaN层中的第二2DEG沟道、形成在所述第一GaN层中的第一反转载流子沟道以及形成在所述第二GaN层中的第二反转载流子沟道。
14.根据权利要求13所述的HEMT，其中，所述第一2DEG沟道和所述第二2DEG沟道是由于异质结而通过所述第一GaN层和所述第二GaN层形成的，所述第一反转载流子沟道是由于所述第一栅与所述第一GaN层之间的电容关系而形成的，并且所述第二反转载流子沟道是由于所述第二栅与所述第二GaN层之间的电容关系而形成的。
15.根据权利要求13所述的HEMT，该HEMT还包括：
第一源栅区域和第二源栅区域；以及
第一漏栅区域和第二漏栅区域，其中，对所述源栅区域和所述漏栅区域的表面进行了掺杂，以形成所述第一反转载流子沟道和所述第二反转载流子沟道的所述传导路径的至少一部分。
16.根据权利要求12所述的HEMT，
其中，所述第一叠层包括Ga极性缓冲层、层叠在该Ga极性缓冲层上的第一Ga极性势垒层、层叠在该第一Ga极性势垒层上的Ga极性GaN层、层叠在该Ga极性GaN层上的第二Ga极性势垒层以及层叠在该第二Ga极性势垒层上的第一绝缘体层，
其中，所述第二叠层包括第二绝缘体层、层叠在该第二绝缘体层上的第一N极性势垒层、层叠在该第一N极性势垒层上的N极性GaN层、层叠在该N极性GaN层上的第二N极性势垒层以及层叠在该第二N极性势垒层上的N极性GaN缓冲层，并且
其中，所述第一叠层的所述第一绝缘体层靠近所述第一栅布置，并且其中，所述第二叠层的所述第二绝缘体层靠近所述第二栅布置。
17.根据权利要求16所述的HEMT，其中，各个势垒层包括未掺杂的极化层，并且各个绝缘体层包括层叠在耗尽层上的电介质层，并且其中，所述第一GaN层和所述第二GaN层被无意地掺杂。
18.根据权利要求17所述的HEMT，其中，当未施加电压时，所述耗尽层耗尽所述第一栅和所述第二栅下方的所述第一2DEG沟道和所述第二2DEG沟道。
19.一种控制高电子迁移率晶体管HEMT的工作的方法，该方法包括以下步骤：
确定将电子电荷从所述HEMT的源发送到漏所需的传导路径的沟道的数量；
确定要应用于所述HEMT的至少一个栅以生成所需数量的沟道的控制模式；以及
生成将所述电压施加于所述栅的命令，其中，所述方法的步骤由处理器执行。
20.根据权利要求19所述的方法，其中，所需数量的沟道根据电压而变化，并且包括由于异质结而形成的二维电子气2DEG沟道和由于所述HEMT的至少一个层与所述HEMT的所述栅之间的电容关系而形成的反转载流子沟道中的一个或者它们的组合。
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