CN104010144A - 固态成像器件和电子设备 - Google Patents

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Abstract

本发明提供了固态成像器件和电子设备。更具体地，提供了包括第一和第二基底的固态成像器件。第一和第二基底堆叠在彼此的顶部上。第一基底包括像素阵列和外围电路。第二基底也包括外围电路。可以这样配置该装置使得在第二基底中形成所有电阻器，而不在第一基底中形成电阻器。可替换地，可以这样配置该装置使得在第二基底中形成所有电容器，而不在第一基底中形成电容器。作为另一种选择，可以这样配置第二基底使得其包含外围电路的所有电阻器和电容器，而不在第一基底的外围电路中形成电阻器和电容器。

Description

固态成像器件和电子设备
相关申请的交叉引用
本申请要求2013年2月26日提交的日本优先权专利申请JP2013-036303的权益，该申请的全部内容通过引用并入本文。
技术领域
本技术涉及一种固态成像器件和电子设备，并且尤其涉使得可以以低成本小尺寸来获得固态成像器件的固态成像器件和电子设备。
背景技术
在相关技术中，已知一种固态成像器件，其中在一个芯片中提供像素阵列单元和外围电路，在所述像素阵列单元中布置了每个都具有光电二极管及其它的多个单元像素，所述外围电路用于执行该单元像素的驱动或读出像素数据等。
当设计这样的固态成像器件时，如果使使芯片更小优先于像素数量，则像素数量减少越多，芯片中外围电路或焊盘所占用的区域相较于像素阵列单元的区域就越大。出于这个原因，芯片尺寸的下限值相较于外围电路和焊盘的区域二进行比率控制。
之后，已经提出了一种技术，其中通过在第一芯片中的外围电路之间安装高击穿电压晶体管型电路和所述像素阵列单元、在第二芯片中的外围电路之间安装低击穿电压晶体管型电路，并且将该两个芯片中的一个层叠在另一个之上来使得所述固态成像器件更小（例如，参见日本未经审查的专利申请公开No.2011-159958）。
发明内容
因此，利用上述技术，难以实现以较低的成本使得固态成像器件更小。
具体地，如果固态成像器件具有层叠结构，则可被做得比较小，但是，当构成该固态成像器件的芯片中（例如，第一芯片中）的外围电路包括电阻元件或电容元件时，用于制造该第一芯片必要的掩模数量增加。当这样做时，掩模成本增加，因此不可能以低成本制造该固态成像器件。
希望提供一种能够以低成本获得的小尺寸的固态成像器件。
根据本公开的实施例，提供了一种固态成像器件。该固态成像器件包括外围电路中具有像素阵列单元的第一基底。该装置还包括堆叠在第一基底上的第二基底。所述第二基底包括具有电阻元件或电容元件中的至少一个的外围电路。此外，第二基底的外围电路是以下至少一种：包括电阻元件并且所述第一基底的外围电路不包括电阻元件；包括电容元件并且所述第一基底的外围电路不包括电容元件；或包括电阻元件和电容元件两者，并且所述第一基底的外围电路既不包括电阻元件，也不包括电容元件。
根据本公开的进一步实施例，提供了一种电子设备。该电子设备包括光学系统，以及接收来自所述光学系统的光的固态成像器件。该固态成像器件包括具有像素阵列单元和外围电路的第一基底。该固态成像器件还包括堆叠在第一基底上的第二基底。所述第二基底包括其本身包括电阻元件或电容元件中的至少一个的外围电路。此外，第二基底的外围电路可以：包括电阻元件并且所述第一基底的外围电路不包括电阻元件；或者包括电容元件并且所述第一基底的外围电路不包括电容元件；或包括电阻元件和电容元件两者，并且所述第一基底的外围电路既不包括电阻元件，也不包括电容元件。该设备还包括生成提供给所述固态成像器件的时序信号的驱动电路，和对来自所述固态成像器件的输出信号进行信号处理的信号处理电路。
根据本公开的更进一步实施例，提供了一种成像器件。该成像器件包括第一基底和第二基底，其中第一基底堆叠在第二基底上。像素阵列单元包括在所述第一基底中。比较器包括在所述第一基底和第二基底中的第一个之中。基准信号供给单元包括在所述第一基底和第二基底中的第二个之中。此外，偏压生成电路包括在所述第一基底和第二基底中的第二个之中。
根据本技术的实施例，可以以低成本获得小尺寸的固态成像器件。
从下面的描述中，特别是当与附图一起使用时，本公开的实施例的附加特征和优点将变得更容易明白。
附图说明
图1是用于描述本技术的概要的图。
图2是示出固态成像器件的详细配置示例的图。
图3是示出该固态成像器件的详细配置示例的图。
图4是示出该固态成像器件的详细配置示例的图。
图5是示出该固态成像器件的详细配置示例的图。
图6是示出偏压生成电路的配置示例的图。
图7是示出负电势生成电路的配置示例的图。
图8是用于描述被提供给负电势生成电路的时钟和控制信号的图。
图9是示出该固态成像器件的详细配置示例的图。
图10是示出该负电势生成电路的配置示例的图。
图11是示出该固态成像器件的详细配置示例的图。
图12是示出该负电势生成电路的配置示例的图。
图13是用于描述通过触点抑制噪音的图。
图14是用于描述通过信号线抑制噪音的图。
图15是示出电子设备的配置示例的图。
具体实施方式
下面参照附图描述应用本技术的实施例。
第一实施例
本技术的概要
向其应用本技术的固态成像器件是由诸如互补金属氧化物半导体（CMOS）图像传感器之类的固态成像元件制造的，并且具有如图1所示的层叠结构。
即，固态成像器件11具有层叠结构，其中上层芯片或基底21（CMOS图像传感器（CIS）芯片）层叠或堆叠在下层芯片或基底22（逻辑芯片）上。当捕获图像时，上层芯片21被布置在成像透镜的一侧。此外，例如，上层芯片21是使用CIS工艺制造的，下层芯片22是使用高速逻辑工艺制造的。
在构成固态成像器件11的上层芯片21上提供由多个单元像素组成的像素阵列单元31和控制该固态成像器件11的驱动的外围电路32-1，所述多个单元像素中的每一个从摄影对象接收入射光并光电转换所述光。
此外，在构成固态成像器件11的下层芯片22上提供控制固态成像器件11的驱动的外围电路32-2。例如，外围电路32-1和外围电路32-2控制像素阵列单元31的每个单元像素的驱动，或者控制在固态成像器件11中执行的各种处理任务，诸如读出在每个单元像素中获得的信号的处理，或者从该读出信号生成图像数据的处理之类。此外，当没有必要在它们之间特别区分时，外围电路32-1和外围电路32-2被统称为外围电路32。
顺便提及，在像素阵列单元31的面积大于所有外围电路32的总面积的情况下，如果仅在上层芯片21中布置像素阵列单元31而在下层芯片22中布置外围电路32，则可以实现用于最小化固态成像器件11的芯片的平面图。
另一方面，在像素阵列单元31的面积小于所有外围电路32的总面积的情况下，如果仅在上层芯片21中布置像素阵列单元31而在下层芯片22中布置外围电路32，则在上层芯片21中出现在其中没有整合的区域。总之，上层芯片21的区域保持未被占用。
因此，根据本技术，如图1的上部分所示，可通过在上层芯片21上不仅布置像素阵列单元31还布置外围电路32-1（外围电路32的一部分）来实现使得固态成像器件11更小。
此外，在固态成像器件11中，布置在上层芯片21中的外围电路32-1是至少不包括电阻元件也不包括电容元件的电路，并且布置在下层芯片22中的外围电路32-2是必要时在其中提供电阻元件或电容元件的电路。总之，在固态成像器件11中，至少在外围电路32内提供的电阻元件或电容元件都形成在下层芯片22中。
例如，在制造上层芯片21的情况下，当上层芯片21中的外围电路32-1包括电阻元件或电容元件时，制造上层芯片21所必需的掩模数量增加并且因此，上层芯片21的制造成本增加。
因此，根据本技术，当考虑掩模成本等时，通过设置不包括电阻元件的电路作为外围电路32-1或通过设置不包括电容元件的电路作为外围电路32-1来抑制上层芯片21的制造成本。因此，能够以较低的成本来制造固态成像器件11。
固态成像器件的配置示例
接下来，更详细地描述上述固态成像器件11的配置示例。
例如，该固态成像器件11被配置为如图2中详细所示。此外，在图2中，相同的参考标号被给予对应于图1中那些部件的相同部件，并且适当地省略对相同部件的描述。
由像素阵列单元31、时序控制电路61、垂直解码器62、垂直驱动电路63、基准信号供给单元64、比较器65、计数器电路66、水平扫描电路67、像素信号处理单元68、输出接口（IF）69、偏压生成电路70和负电势生成电路71配置图2中描述的固态成像器件11。
在该示例中，其中每一条都不包括低击穿电压晶体管和电阻元件，并由高击穿电压晶体管组成的电路被作为外围电路32-1集成到上层芯片21中。也就是说，像素阵列单元31、垂直解码器62、垂直驱动电路63和比较器65作为外围电路32-1被集成到上层芯片21。例如，以这样的方式配置比较器65使其不包括电阻元件。
在这点上，高击穿电压晶体管是其中栅氧化膜（栅绝缘膜）的厚度被设置为大于正常MOS晶体管的栅氧化膜厚度、并且可以毫无问题地在高电压下操作的晶体管。此外，低击穿电压晶体管是其中栅绝缘膜的厚度被设置为与正常MOS晶体管的栅绝缘膜的厚度相同或更小、并且能够以高速在低电压下操作并且击穿电压低于高击穿电压晶体管的晶体管。
例如，当高击穿电压晶体管和低击穿电压晶体管两者被集成在上层芯片21中时，在制造上层芯片21时掩模数量增加并且掩模成本增加。出于这个原因，从制造成本的角度，优选的是，高击穿电压晶体管和低击穿电压晶体管被分别地单独布置在上层芯片21和下层芯片22中。此外，优选的是，击穿电压高的元件被布置在像素阵列单元31的附近，因为在上层芯片21中提供的像素阵列单元31是以高电压驱动的。
因此，在固态成像器件11中，通过将包括高击穿电压晶体管的外围电路32布置在上层芯片21中并且通过将包括低击穿电压晶体管的外围电路32布置在下层芯片22中来实现以低成本制造固态成像器件11。
此外，在固态成像器件11中，时序控制电路61、基准信号供给单元64、计数器电路66、水平扫描电路67、像素信号处理单元68、输出IF69、偏压生成电路70和负电势生成电路71被作为外围电路32-2集成到下层芯片22中。
例如，时序控制电路61、计数器电路66、水平扫描电路67、像素信号处理单元68以及输出IF69是在其中优选使用具有比高击穿电压晶体管更高的性能的低击穿电压晶体管的电路。此外，基准信号供给单元64、偏压生成电路70和负电势生成电路71是包括电阻元件的电路。
在图2中，固态成像器件11具有未示出单元像的像素阵列单元31素，每个单元像素都包括光电换能器，单元像素是以行和列，也就是说，以矩阵的形状进行二维布置的。此外，在固态成像器件11中提供作为构成列处理单元81的电路的比较器65、计数器电路66。
在固态成像器件11中，时序控制电路61基于主时钟生成作为用于垂直驱动电路63、列处理单元81、基准信号供给单元64、负电势生成电路71、水平扫描电路67等的操作基准的时钟信号、控制信号等。
此外，驱动控制像素阵列单元31的每个单元像素的外围驱动机制，或者模拟机制，即，列处理单元81的垂直驱动电路63、比较器65等以与像素阵列单元31相同的方式被集成到上层芯片21中。另一方面，时序控制电路61、基准信号供给单元64、像素信号处理单元68、列处理单元81的计数器电路66和水平扫描电路67被集成到与上层芯片21分离的半导体基底——下层芯片22中。
虽然省略了其图示，但像素阵列单元31中提供的单元像素具有诸如光电二极管之类的光电换能器。除了光电换能器之外，该单元像素具有，例如，传输电荷（其是通过在光电换能器中进行光电转换得到的）到浮动扩散单元（以下简称为FD单元）的传输晶体管。
对于单元像素，可以应用三晶体管配置，它除了传输晶体管之外，还包括控制FD单元的电势的复位晶体管和输出依赖于FD单元的电势的信号的放大晶体管。可替换地，对于单元像素，可以采用独立地包括选择晶体管以便进一步执行像素选择的四晶体管配置等。
在像素阵列单元31中，m行和n列的单元像素被二维地布置，并且相对于该m行和n列的布置，为每行提供一行控制线用于布线，并且为每列提供一列信号线用于布线。行控制线的每个端部被连接到依赖于垂直驱动电路63的每个行的每个输出端。垂直驱动电路63由移位寄存器等配置而成，并经由行控制线在像素阵列单元31上执行行地址控制和行扫描控制。
对于单元像素的传输晶体管和选择晶体管，建议在截止时间对栅极应用负电压。利用传输晶体管可以防止暗信号的出现，并且利用选择晶体管可以防止漏电流。负电压在用作电荷泵电路的负电势生成电路71中生成，并且经由垂直驱动电路63被提供给像素阵列单元31内的传输晶体管和选择晶体管。
偏压生成电路70是生成基准电压和由诸如温度或电源电压的扰动不断地影响的基准电流的电路。偏压生成电路70中生成的基准电压和基准电流被提供给比较器65、基准信号供给单元64、负电势生成电路71以及输出IF69。
列处理单元81具有例如为像素阵列单元31中的每一列，即，为每一垂直信号线LSGN提供的模拟数字转换器（ADC），将作为从像素阵列单元31的每个单元像素向每一列输出的模拟信号转换为数字信号，并输出该转换的结果。
例如，基准信号供给单元64具有数字模拟转换器（DAC），其中电平随时间推移以倾斜形式变化，并该数字模拟转换器产生所谓的斜线波形的基准电压Vref。此外，生成斜线波形的基准电压Vref的单元不限于DAC。
由时序控制电路61所给出的控制信号的控制下，基准信号供给单元64的DAC基于时序控制电路61给出的时钟生成斜线波形的基准电压Vref并将所生成的基准电压Vref供给给列处理单元81的ADC。
另外，列处理单元81的每个ADC具有能够选择性地执行分别与逐行扫描方法中的正常帧速率模式的操作模式和高速帧速率模式的操作模式的AD转换操作对应的配置，在所述逐行扫描方法中所有单元像素中的信息被读出。
在这一点上，高速帧速率模式是这样一种操作模式，其中单元像素的曝光时间被设置为1/N，并相比于正常帧速率模式的情况增加帧速率到N倍之多，例如，到2倍之多。在时序控制电路61给出的控制信号的控制下执行到该操作模式的切换。此外，外部系统控制器（未示出）向时序控制电路61给出用于在正常帧速率模式的操作模式和高速帧速率模式的操作模式之间进行切换的指示信息。
另外，列处理单元81的所有ADC具有相同的配置，并且ADC由比较器65和计数器电路66组成。例如，ADC具有向上/向下计数器、传输开关和存储器装置。
比较器65将依赖于作为来自像素阵列单元31中第n列中每个单元像素的输出的信号的垂直信号线LSGN的信号电压与自基准信号供给单元64供给的斜线波形的基准电压Vref进行比较。
例如，在比较器65中，当基准电压Vref大于信号电压时，输出Vco处于“H”水平，而当基准电压Vref是信号电压或更小时，输出Vco处于“L”水平。
计数器电路66，即，向上/向下计数器，是一个异步计数器，并且来自时序控制电路61的控制信号被供给到计数器电路66。时钟被供给到基准信号供给单元64的DAC，并在同一时间，给出来自时序控制电路61的时钟。
计数器电路66与来自时序控制电路61的时钟同步，并且通过执行向下计数或向上计数，从比较器中比较操作的开始到比较操作的结束测量比较时段。
以这种方式，经由列信号线从像素阵列单元31的每个单元像素供给到每一列的模拟信号由比较器65、计数器电路66和向上/向下计数器的每一个操作转换为N位数字信号，并存储在存储器装置中。
水平扫描电路67由移位寄存器等配置，并在列处理单元81中的ADC上执行列地址控制和列扫描控制。
在水平扫描电路67的控制下，在每个ADC中AD转换过的N位数字信号被水平信号线LHR逐一读出，并且经由水平信号线LHR作为成像数据输出到像素信号处理单元68。
像素信号处理单元68是在成像数据上执行各种信号处理任务的电路，并且被配置为包括图像信号处理器（ISP）、微处理器、存储器电路等。在像素信号处理单元68中在其上进行信号处理的成像数据经由输出IF69输出到外部。
根据本实施例，在安装在上层芯片21上的比较器65中，在依赖于作为从每个单元像素输出的信号的垂直信号线LSGN的信号电压和供给自基准信号供给单元64的斜线波形的基准电压Vref之间作出比较。然后，基于比较的结果，由安装在下层芯片22上的计数器电路66测量从比较操作开始到比较操作结束的比较时段。
根据上述本技术，每一个都不包括电阻元件的电路被集成到上层芯片21中，并且每一个都包括电阻元件的电路被集成到下层芯片22中，因此能够以低成本获得小尺寸的固态成像器件11。
第二实施例
固态成像器件的配置示例
此外，上面描述了其中每一个都不包括电阻元件的电路被设置作为集成到上层芯片21中的外围电路32-1的情况，但是其中每一个都不包括电容元件的电路可以被设置作为外围电路32-1。
在这种情况下，例如，如图3所示配置固态成像器件11。此外，在图3中，相同的参考标号被给予对应于图2中那些部件的相同部件，并且适当地省略对相同部件的描述。
根据图3中描述的固态成像器件11的平面图，每一个都不包括低击穿电压晶体管和电容元件的电路被作为外围电路32-1集成到上层芯片21中。在该示例中，包括电容元件的比较器65和负电势生成电路71被集成在下层芯片22中，不包括电容元件的基准信号供给单元64和偏压生成电路70被集成在上层芯片21中。
也就是说，像素阵列单元31、垂直解码器62、垂直驱动电路63、基准信号供给单元64和偏压生成电路70作为外围电路32-1被集成到上层芯片21中。
此外，时序控制电路61、比较器65、计数器电路66、水平扫描电路67、像素信号处理单元68、输出IF69、负电势生成电路71被作为外围电路32-2集成到下层芯片22中。
因为在上层芯片21和下层芯片22的每一个中还在图3所示的固态成像器件11中提供了外围电路32，所以可以由具有高自由度的电路布置来实现使得固态成像器件11更小。此外，在固态成像器件11中，作为增加掩模成本的原因的、每一个都包括电容元件的所有外围电路32被布置在下层芯片22中，因此，能够进一步抑制固态成像器件11的制造成本。
第三实施例
固态成像器件的配置示例
此外，上面描述了其中每一个既不包括电阻元件、也不包括电容元件的电路被设置作为集成到上层芯片21中外围电路32-1的情况，但是其中每一个既不包括电阻元件、也不包括电容元件的电路可以被设置作为外围电路32-1。
在这种情况下，例如，如图4所示配置固态成像器件11。此外，在图4中，相同的参考标号被给予对应于图2中那些部件的相同部件，并且适当地省略对相同部件的描述。
根据图4中描述的固态成像器件11的平面图，每一个都不包括低击穿电压晶体管、电阻元件、电容元件的电路被作为外围电路32-1集成到上层芯片21中。在该示例中，其中每一个都包括电阻元件或电容元件的比较器65、基准信号供给单元64、偏压生成电路70、负电势生成电路71被集成到下层芯片22中。
也就是说，像素阵列单元31、以及垂直解码器62和垂直驱动电路63作为外围电路32-1被集成到上层芯片21中。此外，时序控制电路61、基准信号供给单元64、比较器65、计数器电路66、水平扫描电路67、像素信号处理单元68、输出IF69、偏压生成电路70和负电势生成电路71被作为外围电路32-2集成到下层芯片22中。
还因为在图4所示的固态成像器件11中，在下层芯片22和层叠在下层芯片22上的上层芯片21中的每一个中提供外围电路32，使得可以实现固态成像器件11更小。此外，在固态成像器件11中，作为增加掩模成本的原因的、其中每一个都包括电阻元件或电容元件的所有外围电路32被布置在下层芯片22中，因此，能够进一步抑制固态成像器件11的制造成本。
第四实施例
固态成像器件的配置示例
此外，根据上述第一实施例，描述了其中不包括电阻元件的电路被设置作为外围电路32-1的示例，但是一个电路的一部分作为外围电路32可以被集成到上层芯片21中而包括电阻元件的其余部分可被集成到下层芯片22中。
例如，其中每一个都不包括低击穿电压晶体管和电阻元件的电路被作为外围电路32-1集成到上层芯片21中，并实现一个功能的预定电路被划分为包含电阻元件的一个部分和不包括电阻元件的其它部分，并且所述一个部分和其它部分被分别集成到上层芯片21和下层芯片22。
例如，如果根据本平面图布置每个电路，则固态成像器件11被配置为如图5所示。此外，在图5中，相同的参考标号被给予对应于图2中那些部件的相同部件，并且适当地省略对相同部件的描述。
根据图5中描述的固态成像器件11的平面图，实现输出基准电流到预定电路的功能的一个偏压生成电路70被划分为两个电路——偏压生成子电路201和偏压生成子电路202，并且这两个电路被分别集成到上层芯片21和下层芯片22中。
在这一点上，偏压生成子电路201是由构成偏压生成电路70的元件之中不同于低击穿电压晶体管和电阻元件的元件组成的电路，并且被布置在上层芯片21中。此外，偏压生成子电路202是由构成偏压生成电路70的元件之中至少包括电阻元件的若干元件组成的电路，并且被布置在下层芯片22中。
然后，偏压生成子电路201和偏压生成子电路202经由上层芯片21和下层芯片22之间提供的触点电连接到彼此，并且在偏压生成子电路201和偏压生成子电路202之间传送和接收模拟信号。
类似地，在固态成像器件11中，用作电荷泵的一个负电势生成电路71被划分为两个电路——负电势生成子电路203和负电势生成子电路204，并且这两个电路被分别集成到上层芯片21和下层芯片22中。
在这一点上，负电势生成子电路203是由构成负电势生成电路71的元件之中不同于低击穿电压晶体管和电阻元件的元件组成的电路，并且被布置在上层芯片21中。此外，负电势生成子电路204是由构成负电势生成电路71的元件之中至少包括电阻元件的若干元件组成的电路，并且被布置在下层芯片22中。
然后，负电势生成子电路203和负电势生成子电路204经由上层芯片21和下层芯片22之间提供的触点电连接到彼此，并且在负电势生成子电路203和负电势生成子电路204之间传送和接收模拟信号。
此外，在该示例中，像素阵列单元31、垂直解码器62、垂直驱动电路63、比较器65、偏压生成子电路201、负电势生成子电路203作为外围电路32-1被集成到上层芯片21中。
此外，时序控制电路61、基准信号供给单元64、计数器电路66、水平扫描电路67、像素信号处理单元68、输出IF69、偏压生成子电路202和负电势生成子电路204被作为外围电路32-2集成到下层芯片22中。
还因为在图5所示的固态成像器件11中，在每个下层芯片22和层叠在下层芯片22上的上层芯片21中提供外围电路32，可以由具有高自由度的电路布置实现使得固态成像器件11更小。
具体地，诸如偏压生成电路70或负电势生成电路71的一个电路被划分成两个子电路，并在该两个子电路被分别布置在上层芯片21和下层芯片22中。因此，可以进一步实现高自由度的平面图。也就是说，例如，在外围电路32中，可以以高自由度来确定布置在上层芯片21中的子电路和布置在下层芯片22中的子电路。因此，能够更简单地进行固态成像器件11的芯片尺寸的优化，并且进一步可以实现使得该固态成像器件11更小。
此外，在固态成像器件11中，作为增加掩模成本的原因的、其中每一个都包括电阻元件的所有外围电路32被布置在下层芯片22中，因此，能够进一步抑制固态成像器件11的制造成本。
偏压电路的配置示例
此外，图5中描述的固态成像器件11中的偏压生成电路70被描述为被划分成偏压生成子电路201和偏压生成子电路202，但是，例如，在这种情况下，如图6所更详细示出地配置偏压生成电路70。此外，在图6中，相同的参考标号被给予对应于图5中那些部件的相同部件，并且适当地省略对相同部件的描述。
在图6中，虚线上方是上层芯片21的区域，虚线下方是下层芯片22的区域。
在该示例中，偏压生成子电路201配置自放大器231、晶体管232、晶体管233和晶体管234。此外，偏压生成子电路202配置自电阻元件235，并且偏压生成子电路201和偏压生成子电路202经由触点236和触点237电连接到彼此。
基准电压被应用到放大器231的正侧输入端子，并且放大器231的负侧输入端子经由触点236连接到电阻元件235。此外，放大器231的输出端子被连接到晶体管232的栅极。
晶体管232的一端经由触点237被连接到电阻元件235，晶体管232的另一端被连接到晶体管233和晶体管234。此外，晶体管233的栅极和晶体管234的栅极彼此连接。
另外，晶体管233和晶体管234还连接到电源，并且与连接触点236和触点237的另一端相对的电阻元件235的一端被接地。
以这种方式，偏压生成子电路201配置自不同于低击穿电压晶体管或电阻元件的元件，并且偏压生成子电路202配置自电阻元件。
在放大器231、晶体管232和电阻元件235向其连接的节点A11处，偏压生成电路70被强制为在放大器231、晶体管232和电阻元件235向其连接的节点A11处具有与基准电压相同的电势。
当这样做时，节点A11的电势，也就是从基准电压和电阻元件235确定的电流，流过晶体管232和晶体管233。利用电流镜像配置，通过晶体管233的电流被镜像到晶体管234。该镜像电流被供给作为从晶体管234到基准信号供给单元64、比较器65、输出IF69和负电势生成子电路203的基准电流。
负电势生成电路的配置示例
此外，在图5所示的固态成像器件11中的负电势生成电路71被描述为被划分为负电势生成子电路203和负电势生成子电路204，但是，例如，在这种情况下，如图7所更详细示出地配置负电势生成电路71。此外，在图7中，相同的参考标号被给予对应于图5中那些部件的相同部件，并且适当地省略对相同部件的描述。
在图7中，虚线上方是上层芯片21的区域，虚线下方是下层芯片22的区域。
在该示例中，负电势生成子电路203由晶体管261、晶体管262、激励电容器263、晶体管264和晶体管265配置。此外，负电势生成子电路204由放大器266、电阻元件267、电阻元件268和负电压输出节点269配置。然后，负电势生成子电路203和负电势生成子电路204经由触点270和触点271电连接到彼此。
晶体管261的一端经由触点270被连接到放大器266的输出端子，晶体管261的另一端被连接到晶体管262和激励电容器263。此外，与连接晶体管261和激励电容器263的另一端相对的晶体管262的一端连接到电源。此外，来自时序控制电路61的时钟被供给到晶体管261和晶体管262的栅极。
组成激励电容器263的一个电极被连接到晶体管261和晶体管262，而组成激励电容器263的另一电极被连接到晶体管264和晶体管265。此外，与连接到激励电容器263的另一端相对的晶体管264的一端经由触点271被连接到负电压输出节点269和电阻元件268。与连接到激励电容器263的另一端相对的晶体管265的一端被接地。
此外，基准电压被施加到放大器266的正侧输入端子，放大器266的负侧输入端被连接到电阻元件267和电阻元件268。电阻元件267的一端被连接到电源，另一端被连接到电阻元件268和放大器266的负侧输入端子。电阻元件268的一端被连接到负电压输出节点269和晶体管264，另一端被连接到电阻元件267和放大器266的负侧输入端子。
以这种方式，负电势生成子电路203由不同于低击穿电压晶体管或电阻元件的元件配置，并且负电势生成子电路204由包括电阻元件的若干元件配置。在此示例中，由于激励电容器263的尺寸大，所以当激励电容器263被布置在上层芯片21中时，得到大的电路划分效果。
接着，描述图7所示的负电势生成电路71的操作。
例如，由图8所示的方波C11、方波C12和方波C13表示的信号被提供给负电势生成电路71中晶体管262和晶体管261的栅极、晶体管265的栅极以及晶体管264的栅极。此外，在图8中，纵向表示电压，横向表示时间。
在图8中，由方波C11所表示的时钟CLK由时序控制电路61供给到晶体管261和晶体管262的栅极。此外，用由方波C12表示的控制信号SW2和用由方波C13所表示的控制信号SW1被从时序控制电路61分别供给到晶体管265和晶体管264的栅极。
在该示例中，在时间段T1期间，由方波C11表示时钟CLK接通晶体管262，由方波C12表示的控制信号SW2接通晶体管265。因此，晶体管262和晶体管265处于导通状态，晶体管261和晶体管264处于非导通状态。
此时，电源电压经由晶体管262应用至激励电容器263的正侧电极，接地电压经由晶体管265应用到激励电容器263的负侧电极。然后，依赖于电源和地之间的电势差的电荷被累积在激励电容器263中。
此外，在接着时间段T1的时间段T2期间，用由方波C11表示时钟CLK接通晶体管261。因此，晶体管261处于导通状态，而晶体管262、晶体管264和晶体管265处于非导通状态。
此时，放大器266的输出端子的电压被应用到激励电容器263的正侧电极，并且因此，正侧电极的电势是放大器266的输出电势，浮动被应用到激励电容器263的负侧电极。在这一点上，因为放大器266的输出电势低于电源的电势，所以在激励电容器263的负侧电极处出现负电荷。
此外，在时间段T3期间，用由方波C11表示时钟CLK接通晶体管261，并且用由方波C13表示的控制信号SW1接通晶体管264。因此，晶体管261和晶体管264处于导通状态，而晶体管262和晶体管265处于非导通状态。
此时，在激励电容器263的负侧电极中累积的负电荷被供给到负电压输出节点269。因此，由负电压输出节点269将负电压应用到垂直驱动电路63。然后，接着，反复进行上的操作，并且执行负电势生成操作。
在负电势生成电路71中，为了以目标值稳定负电势，由利用电阻元件267和电阻元件268将电能和负电势分压而产生的电势被反馈到放大器266的负侧输入端子。
如果负电压输出节点269处于这样一种状态，使得其电势高于目标负电势，采用接近接地电势的电势作为放大器266的输出电势，并且增加了生成负电势的能力。如果负电压输出节点269处于使得其电势低于目标负电势的状态，采用接近电源电势的电势作为放大器266的输出电势，并且减小了生成负电势的能力。利用此机制，负电势接近目标值，并且被稳定。
第五实施例
固态成像器件的配置示例
此外，根据上述第二实施例，描述了其中不包括电容元件的电路被设置为外围电路32-1的示例，但是一个电路的一部分作为外围电路32可以被集成到上层芯片21中，而包括电容元件的剩余部分可以继承到下层芯片22中。
例如，每一个均不包括低击穿电压晶体管和电容元件的的电路作为外围电路32-1被集成到上层芯片21，并且实现一个功能的预定电路被划分为包含电容元件的部分和不包括电容元件的部分，并且这两个部分被分别集成到上层芯片21。
如果根据本平面图布置每个电路，例如，固态成像器件11被配置为如图9所示。此外，在图9中，相同的参考标号被给予对应于图2中那些部件的相同部件，并且适当地省略对相同部件的描述。
根据图9所示的固态成像器件11的平面图，用作电荷泵的一个负电势生成电路71被划分为两个电路——负电势生成子电路301和负电势生成子电路302，并且这两个电路分别被集成到上层芯片21和下层芯片22中。
在这一点上，负电势生成子电路301是构成负电势生成电路71的元件之中不同于低击穿电压晶体管和电容元件的元件组成的电路，并且被布置在上层芯片21中。此外，负电势生成子电路302是由构成负电势生成电路71的元件之中至少包括电容元件的若干元件组成的电路，并且被布置在下层芯片22中。
然后，负电势生成子电路301和负电势生成子电路302经由上层芯片21和下层芯片22之间提供的触点电连接到彼此，并且在负电势生成子电路301和负电势生成子电路302之间传送和接收模拟信号。
此外，在该示例中，像素阵列单元31、垂直解码器62、垂直驱动电路63、基准信号供给单元64、偏压生成电路70、负电势生成子电路301作为外围电路32-1被集成到上层芯片21中。
此外，时序控制电路61、比较器65、计数器电路66、水平扫描电路67、像素信号处理单元68、输出IF69和负电势生成子电路302被作为外围电路32-2集成到下层芯片22中。
还因为在图9所示的固态成像器件11中，在每个下层芯片22和层叠在下层芯片22上的上层芯片21中提供外围电路32，可以由具有高自由度的电路布置实现使得固态成像器件11更小。具体地，负电势生成电路71被划分成两个子电路，并在该两个子电路被分别布置在上层芯片21和下层芯片22中。因此，可以进一步实现高自由度的平面图。因此，能够更简单地进行固态成像器件11的芯片尺寸的优化，并且进一步可以实现使得该固态成像器件11更小。
此外，在固态成像器件11中，作为增加掩模成本的原因的、其中每一个都包括电容元件的所有外围电路32被布置在下层芯片22中，因此，能够进一步抑制固态成像器件11的制造成本。
负电势生成电路的配置示例
此外，图9中描述的固态成像器件11中的负电势生成电路71被描述为被划分成负电势生成子电路301和负电势生成子电路302，但是，例如，在这种情况下，如图10所更详细示出地配置负电势生成电路71。此外，在图10中，相同的参考标号被给予对应于图9中那些部件或图7中那些部件的相同部件，并且适当地省略对相同部件的描述。
在图10中，虚线上方是上层芯片21的区域，而虚线下方是下层芯片22的区域。
在该示例中，负电势生成子电路301由放大器266、电阻元件267和电阻元件268配置。此外，负电势生成子电路302由晶体管261、晶体管262、激励电容器263、晶体管264、晶体管265和负电压输出节点269配置。
此外，在图10中，电阻元件268经由触点271电连接至负电压输出节点269和晶体管264，而放大器266的输出端子经由触点270电连接至晶体管261。
以这种方式，负电势生成子电路301由不同于低击穿电压晶体管或电容元件的元件配置，并且负电势生成子电路302由包括电容元件的若干元件配置。
此外，虽然负电势生成电路71由负电势生成子电路301和负电势生成子电路302配置，但是从构成负电势生成电路71的晶体管261到负电压输出节点269的部件之间的连接关系是与图7中相同的。也就是说，图7所示的负电势生成电路71和图10所示的负电势生成电路71之间的差异在于每个元件是被布置在上层芯片21中还是下层芯片22中。因此，图10所示的负电势生成电路71执行与参照图8描述的操作相同的操作，并应用负电压到垂直驱动电路63。
第六实施例
固态成像器件的配置示例
此外，根据上述第三实施例，描述了其中不包括电阻元件和电容元件的电路被设置作为外围电路32-1的示例，但是一个电路的一部分作为外围电路32可以被集成到上层芯片21中，并且包括电阻元件或电容元件的其余部分可以被集成到下层芯片22中。
例如，每一个都不包括低击穿电压晶体管和电阻元件的电路被作为外围电路32-1集成到上层芯片21中，而偏压生成电路70和负电势生成电路71中的每一个被划分为两个电路，并且所述两个电路中的每一个被分别集成到上层芯片21和下层芯片22。
例如，如果根据本平面图布置每个电路，则固态成像器件11被配置为如图11所示。此外，在图11中，相同的参考标号被给予对应于图5中那些部件的相同部件，并且适当地省略对相同部件的描述。
根据图11中描述的固态成像器件11的平面图，实现输出基准电流到预定电路的功能的一个偏压生成电路70被划分为两个电路——偏压生成子电路201和偏压生成子电路202，并且这两个电路被分别集成到上层芯片21和下层芯片22中。此外，如图6所示，偏压生成子电路201具有既不包括电阻元件也不包括电容元件的电路配置，而偏压生成子电路202具有包括电阻元件的电路配置。
此外，用作电荷泵的一个负电势生成电路71被划分为两个电路——负电势生成子电路331和负电势生成子电路332，并且这两个电路被分别集成到上层芯片21和下层芯片22中。
在这一点上，负电势生成子电路331是由构成负电势生成电路71的元件之中不同于低击穿电压晶体管、电阻元件和电容元件的元件组成的电路，并且被布置在上层芯片21中。此外，负电势生成子电路332是由构成负电势生成电路71的元件之中至少包括电阻元件或电容元件的若干元件组成的电路，并且被布置在下层芯片22中。
然后，负电势生成子电路331和负电势生成子电路332经由上层芯片21和下层芯片22之间提供的触点电连接到彼此，并且在负电势生成子电路331和负电势生成子电路332之间传输和接收模拟信号。
此外，在该示例中，像素阵列单元31、以及垂直解码器62、垂直驱动电路63、偏压生成子电路201、和负电势生成子电路331作为外围电路32-1被集成到上层芯片21中。
此外，时序控制电路61、基准信号供给单元64、比较器65、计数器电路66、水平扫描电路67、像素信号处理单元68、输出IF69、偏压生成子电路202和负电势生成子电路332被作为外围电路32-2集成到下层芯片22中。
还因为在图11所示的固态成像器件11中，在每个下层芯片22和层叠在下层芯片22上的上层芯片21中提供外围电路32，所以可以由具有高自由度的电路布置实现使得固态成像器件11更小。
具体地，实现一个功能的偏压生成电路70和负电势生成电路71中的一个被划分成两个子电路，并在该两个子电路中的每一个被分别布置在上层芯片21和下层芯片22中。因此，可以进一步实现高自由度的平面图。因此，能够更简单地进行固态成像器件11的芯片尺寸的优化，并且进一步可以实现使得该固态成像器件11更小。
此外，在固态成像器件11中，作为增加掩模成本的原因的、其中每一个都包括电阻元件或电容元件的所有外围电路32被布置在下层芯片22中，因此，能够进一步抑制固态成像器件11的制造成本。
负电势生成电路的配置示例
此外，图11中描述的固态成像器件11中的负电势生成电路71被描述为被划分成负电势生成子电路331和负电势生成子电路332，但是，例如，在这种情况下，如图12所更详细示出地配置负电势生成电路71。此外，在图12中，相同的参考标号被给予对应于图7中那些部件的相同部件，并且适当地省略对相同部件的描述。
在图12中，虚线上方是上层芯片21的区域，而虚线下方是下层芯片22的区域。
在该示例中，负电势生成子电路331由放大器266配置。此外，负电势生成子电路332由晶体管261、晶体管262、激励电容器263、晶体管264、晶体管265、电阻元件267、电阻元件268和负电压输出节点269配置。
此外，在图12中，放大器266的输出端子经由触点361电连接至晶体管261，而放大器266的负侧输入端子经由触点362电连接至电阻元件267和电阻元件268。
以这种方式，负电势生成子电路331由不同于低击穿电压晶体管、电阻元件和电容元件的元件配置，并且负电势生成子电路332由包括电阻元件和电容元件的若干元件配置。
此外，虽然负电势生成电路71由负电势生成子电路331和负电势生成子电路332配置，但是从晶体管261到负电压输出节点269的部件之间的连接关系是与图7中相同的。也就是说，图7所示的负电势生成电路71和图12所示的负电势生成电路71之间的差异在于每个元件是被布置在上层芯片21中还是下层芯片22中。因此，图12所示的负电势生成电路71执行与参照图8描述的操作相同的操作，并施加负电压到垂直驱动电路63。
应对模拟信号的噪音问题
顺便提及，与负电势生成子电路331和负电势生成子电路332的情况一样，如果外围电路32被划分成两个子电路，并且该两个子电路被布置在上层芯片21和下层芯片22中，则有必要利用用于模拟信号的信号线来应对噪音问题，该信号线电连接至上层芯片21和下层芯片22。
例如，如图13所示，如果在上层芯片21和下层芯片22之间提供用于模拟信号的触点361，则可以对于成为噪音源的信号在触点361和触点363之间布置用作屏蔽层的触点362。
在图13中，例如，每个触点为当从深度方向观看图1时所示。也就是说，图13中从触点361到触点363的上端表示在上层芯片21中提供的触点的端部，而图13中从触点361到触点363的下端表示在下层芯片22中提供的触点的端部。
例如，在上层芯片21和下层芯片22中提供的连接用于模拟信号的信号线的触点361在图12中被定义为触点362和触点361，在图6中被定义为触点236和触点237，等等。
此外，该噪音源的代表性示例是从时序控制电路61、低击穿电压电源、低击穿电压接地等等输出的时钟和控制信号。因此，例如，如果负电势生成电路71被配置为如图7所示，用于在上层芯片21和下层芯片22之间等电连接信号线、连接时序控制电路61和晶体管261的栅极的触点被定义为触点363。
此外，用于在上层芯片21和下层芯片22之间电连接用于高击穿电压电源和高击穿电压接地的信号线的触点可以被用作用作屏蔽层的触点362。
例如，高击穿电压电源是连接到图12中电阻元件267的电源或连接到晶体管262的电源，或是图6中连接到晶体管233和晶体管234的电源，等等。此外，例如，高击穿电压接地是连接到图12中晶体管265的接地，或是连接到图6中电阻元件235的接地。
以这种方式，用作屏蔽层的触点362被布置在触点361和触点363之间，触点361在上下层芯片间连接用于模拟信号的信号线，触点363连接成为噪音源的信号线，因此，可以抑制由于触点363的影响而在触点361中出现的噪音。也就是说，模拟信号从噪音源接收的噪音可以通过该屏蔽层来抑制。
以这种方式应对噪音问题的措施不仅在触点、芯片之间的连接部分中是可行的，在芯片中的布线中也是可行的。
例如，在上层芯片21和下层芯片22之间电连接用于模拟信号的信号线的情况下，经由触点的长距离布线是必要的。此时，如果成为噪音源的信号线出现在用于模拟信号的信号线的附近，则该模拟信号被成为噪音源的信号影响，并且因此，该噪音出现在该模拟信号中。
因此，例如，如图14所示，如果在用于模拟信号的信号线391和用于成为噪音源的信号的信号线393之间提供了用作屏蔽层的信号线392，可有效地抑制由该模拟信号导致的噪音的出现。
此外，在图14中，例如，当从图1上部观看时，利用诸如外围电路32之类的信号线表示图1中的上层芯片21或下层芯片22。
例如，信号线391被定义为图12中链接上层芯片21中的放大器266和下层芯片22中的电阻元件267的信号线之中的在上层芯片21中提供的信号线等。在这种情况下，以这样一种方式对信号线391至信号线393进行布线，使其在平行于上层芯片21的表面的方向。
噪音源的代表性示例是从时序控制电路61输出的时钟和控制信号、低击穿电压电源、低击穿电压接地等。因此，例如，用于成为噪音源的信号的信号线393是在时序控制电路61和负电势生成子电路331之间提供的信号线。
此外，用作屏蔽层的信号线392被设置为用于高击穿电压电源或高击穿电压接地的信号线。
以这种方式，用作屏蔽层的信号线392被布置在用于模拟信号的信号线391和成为噪音源的信号线393之间，并且因此，可以抑制由信号线393导致的信号线391中噪音的出现。
此外，参照图13和图14描述的应对噪音问题的措施不限定于根据第六实施例的固态成像器件11，并且当然，可以被应用到根据第一至第五实施例的固态成像器件11。
电子设备的配置示例
顺便提及，上面描述了本技术被应用到固态成像器件的情况，但本技术不限于固态成像器件，并且可以应用于诸如数字照相机或视频摄像机的电子设备。
例如，如果本技术被应用到具有上述固态成像器件11的电子设备，则这种电子设备被配置成如图15所示。此外，在图15中，相同的参考标号被给予对应于图1中那些部件的相同部件，并且适当地省略对相同部件的描述。
图15所示的电子设备601具有上述固态成像器件11。此外，电子装置601具有在成像表面上对入射光进行成像的透镜611，将其作为将入射光引导到固态成像器件11的像素阵列单元31并对摄影对象进行成像的光学系统。
此外，电子装置601具有用于驱动固态成像器件11的驱动电路612和用于处理来自固态成像器件11的输出信号的信号处理电路613。
驱动电路612具有生成包括在固态成像器件11内驱动电路的起始脉冲或时钟脉冲的各种时序信号的时序生成器，并以预定的时序信号驱动固态成像器件11。
此外，信号处理电路613对来自固态成像器件11的输出信号执行预定的信号处理。例如，在信号处理电路613中处理后的图像信号被记录在诸如存储器的记录介质中。由打印机等将记录在记录介质中的图像信息打印出来用于硬拷贝。此外，在信号处理电路613中处理后的图像信号被作为运动图像投影在由液晶显示器等组成的监视器上。
如上所述，在诸如数字照相机的电子设备中，当配备有该固态成像器件11时，可以实现高精度相机。
此外，上面描述了由CMOS图像传感器组成固态成像器件11的示例，但该固态成像器件11可以配置自背照式CMOS图像传感器、电荷耦合器件（CCD）等。
注意，目前公开的技术也可以采用以下配置：
A.一种固态成像器件，包括：
第一基底，该第一基底包括：
像素阵列单元；
外围电路；
第二基底，其中该第二基底堆叠在第一基底上，该第二基底包括：
外围电路，其中该第二基底的外围电路包括电阻元件或电容元件中的至少一个，
其中以下之一：
第二基底的外围电路包括电阻元件并且第一基底的外围电路不包括电阻元件，以及
第二基底的外围电路包括电容元件并且第一基底的外围电路不包括电容元件，以及
第二基底的外围电路包括电阻元件和电容元件两者，并且其中第一基底的外围电路既不包括电阻元件，也不包括电容元件。
B.根据权利要求A所述的固态成像器件，其中第二基底的外围电路包括电阻元件，并且其中第一基底的外围电路不包括电阻元件。
C.根据权利要求A或B所述的固态成像器件，其中第一基底的外围电路进一步包括比较器。
D.根据权利要求A至C中任一项所述的固态成像器件，其中第一基底的外围电路进一步包括垂直解码器和垂直驱动电路。
E.根据权利要求A至D中任一项所述的固态成像器件，其中第一基底不包括电容元件。
F.根据权利要求A至D中任一项所述的固态成像器件，其中第二基底的外围电路包括电容元件，并且其中第一基底的外围电路不包括电容元件。
G.根据权利要求A至F中任一项所述的固态成像器件，其中第一基底的外围电路进一步包括基准信号供给单元和偏压生成电路。
H.根据权利要求A至C或E至G中任一项所述的固态成像器件，其中第一基底的外围电路进一步包括垂直解码器和垂直驱动电路。
I.根据权利要求A至G中任一项所述的固态成像器件，其中第二基底的外围电路进一步包括时序控制电路、比较器、计数器电路、水平扫描电路、像素信号处理单元、输出IF和负电势生成电路。
J.根据权利要求A至I中任一项所述的固态成像器件，其中第一基底不包括电阻元件。
K.根据权利要求A所述的固态成像器件，其中第二基底的外围电路包括电阻元件和电容元件两者，并且其中第一基底的外围电路既不包括电阻元件也不包括电容元件。
L.一种电子设备，包括：
光学系统；
固态成像器件，其中该固态成像器件从该光学系统接收光，该固态成像器件包括：
第一基底，该第一基底包括：
像素阵列单元；
外围电路；
第二基底，其中该第二基底堆叠在第一基底上，该第二基底包括：
外围电路，其中该第二基底的外围电路包括电阻元件或电容元件中的至少一个，
其中以下之一：
第二基底的外围电路包括电阻元件并且第一基底的外围电路不包括电阻元件，以及
第二基底的外围电路包括电容元件并且第一基底的外围电路不包括电容元件，以及
第二基底的外围电路包括电阻元件和电容元件两者，并且其中所述第一基底的外围电路既不包括电阻元件，也不包括电容元件；
驱动电路，其中该驱动电路生成提供给固态成像器件的时序信号；
信号处理电路，其中该信号处理电路在来自固态成像器件的输出信号上执行信号处理。
M.根据权利要求L所述的电子设备，其中第二基底的外围电路包括电阻元件，并且其中第一基底的外围电路不包括电阻元件。
N.根据权利要求L或M所述的电子设备，其中第一基底不包括电容元件。
O.根据权利要求L至N中任一项所述的电子设备，其中第二基底的外围电路包括电容元件，并且其中第一基底的外围电路不包括电容元件。
P.根据权利要求L所述的电子设备，其中第二基底的外围电路包括电阻元件和电容元件两者，并且其中第一基底的外围电路既不包括电阻元件也不包括电容元件。
Q.一种成像器件，包括：
第一基底；
第二基底，其中第一基底堆叠在第二基底上；
像素阵列单元，其中该像素阵列单元包括在第一基底中；
比较器，其中该比较器包括在第一基底和第二基底中的第一个之中；
基准信号供给单元，其中该基准信号供给单元包括在第一基底和第二基底中的第二个之中；
偏压生成电路，其中该偏压生成电路包括在第一基底和第二基底中的第二个之中。
R.根据权利要求Q所述的成像器件，其中比较器包括在第一基底中，其中基准信号供给单元和偏压生成电路包括在第二基底中，其中第一基底包括电容元件，并且其中第二基底包括电阻元件。
S.根据权利要求Q或R所述的成像器件，其中第二基底不包括任何电容元件。
T.根据权利要求Q所述的成像器件，其中比较器包括在第二基底中，其中基准信号供给单元和偏压生成电路包括在第一基底中，其中第一基底包括电阻元件，其中第二基底包括电容元件，并且其中第二基底不包括任何电阻元件。
此外，本技术的实施例不限于上述实施例，并且可以在不偏离本技术的要点的范围内做出各种修改。

Claims (20)

1.一种固态成像器件，包括：
第一基底，该第一基底包括：
像素阵列单元；
外围电路；
第二基底，其中该第二基底堆叠在第一基底上，该第二基底包括：
外围电路，其中该第二基底的外围电路包括电阻元件或电容元件中的至少一个，
其中以下之一：
第二基底的外围电路包括电阻元件并且第一基底的外围电路不包括电阻元件，以及
第二基底的外围电路包括电容元件并且第一基底的外围电路不包括电容元件，以及
第二基底的外围电路包括电阻元件和电容元件两者，并且其中第一基底的外围电路既不包括电阻元件也不包括电容元件。
2.根据权利要求1所述的固态成像器件，其中第二基底的外围电路包括电阻元件，并且其中第一基底的外围电路不包括电阻元件。
3.根据权利要求2所述的固态成像器件，其中第一基底的外围电路进一步包括比较器。
4.根据权利要求3所述的固态成像器件，其中第一基底的外围电路进一步包括垂直解码器和垂直驱动电路。
5.根据权利要求2所述的固态成像器件，其中第一基底不包括电容元件。
6.根据权利要求1所述的固态成像器件，其中第二基底的外围电路包括电容元件，并且其中第一基底的外围电路不包括电容元件。
7.根据权利要求6所述的固态成像器件，其中第一基底的外围电路进一步包括基准信号供给单元和偏压生成电路。
8.根据权利要求7所述的固态成像器件，其中第一基底的外围电路进一步包括垂直解码器和垂直驱动电路。
9.根据权利要求8所述的固态成像器件，其中第二基底的外围电路进一步包括时序控制电路、比较器、计数器电路、水平扫描电路、像素信号处理单元、输出IF和负电势生成电路。
10.根据权利要求6所述的固态成像器件，其中第一基底不包括电阻元件。
11.根据权利要求1所述的固态成像器件，其中第二基底的外围电路包括电阻元件和电容元件两者，并且其中第一基底的外围电路既不包括电阻元件也不包括电容元件。
12.一种电子设备，包括：
光学系统；
固态成像器件，其中该固态成像器件从该光学系统接收光，该固态成像器件包括：
第一基底，该第一基底包括：
像素阵列单元；
外围电路；
第二基底，其中该第二基底堆叠在第一基底上，该第二基底包括：
外围电路，其中该第二基底的外围电路包括电阻元件或电容元件中的至少一个，
其中以下之一：
第二基底的外围电路包括电阻元件并且第一基底的外围电路不包括电阻元件，以及
第二基底的外围电路包括电容元件并且第一基底的外围电路不包括电容元件，以及
第二基底的外围电路包括电阻元件和电容元件两者，并且其中所述第一基底的外围电路既不包括电阻元件也不包括电容元件；
驱动电路，其中该驱动电路生成提供给固态成像器件的时序信号；
信号处理电路，其中该信号处理电路在来自固态成像器件的输出信号上执行信号处理。
13.根据权利要求12所述的电子设备，其中第二基底的外围电路包括电阻元件，并且其中第一基底的外围电路不包括电阻元件。
14.根据权利要求13所述的电子设备，其中第一基底不包括电容元件。
15.根据权利要求12所述的电子设备，其中第二基底的外围电路包括电容元件，并且其中第一基底的外围电路不包括电容元件。
16.根据权利要求12所述的电子设备，其中第二基底的外围电路包括电阻元件和电容元件两者，并且其中第一基底的外围电路既不包括电阻元件也不包括电容元件。
17.一种成像器件，包括：
第一基底；
第二基底，其中第一基底堆叠在第二基底上；
像素阵列单元，其中该像素阵列单元包括在第一基底中；
比较器，其中该比较器包括在第一基底和第二基底中的第一个之中；
基准信号供给单元，其中该基准信号供给单元包括在第一基底和第二基底中的第二个之中；
偏压生成电路，其中该偏压生成电路包括在第一基底和第二基底中的第二个之中。
18.根据权利要求17所述的成像器件，其中比较器包括在第一基底中，其中基准信号供给单元和偏压生成电路包括在第二基底中，其中第一基底包括电容元件，并且其中第二基底包括电阻元件。
19.根据权利要求18所述的成像器件，其中第二基底不包括任何电容元件。
20.根据权利要求17所述的成像器件，其中比较器包括在第二基底中，其中基准信号供给单元和偏压生成电路包括在第一基底中，其中第一基底包括电阻元件，其中第二基底包括电容元件，并且其中第二基底不包括任何电阻元件。
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