CN103928349B - 鳍式场效晶体管中栅极的分离方法 - Google Patents
鳍式场效晶体管中栅极的分离方法 Download PDFInfo
- Publication number
- CN103928349B CN103928349B CN201410174584.4A CN201410174584A CN103928349B CN 103928349 B CN103928349 B CN 103928349B CN 201410174584 A CN201410174584 A CN 201410174584A CN 103928349 B CN103928349 B CN 103928349B
- Authority
- CN
- China
- Prior art keywords
- grid
- layer
- fin
- effect transistor
- sacrifice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 19
- 238000000926 separation method Methods 0.000 title claims abstract description 9
- 239000010410 layer Substances 0.000 claims abstract description 78
- 239000011241 protective layer Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 16
- 239000011265 semifinished product Substances 0.000 description 15
- 238000000227 grinding Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000002353 field-effect transistor method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
本发明公开了一种鳍式场效晶体管中栅极的分离方法，其包括：在所述鳍式场效晶体管中鳍的顶端设置一保护层，并形成一栅极层以及位于栅极层上表面的牺牲层；对所述栅极层上表面设置的牺牲层进行化学机械研磨，并停止于所述鳍的保护层；有选择地在栅极层中一栅极对应的栅极层和牺牲层上表面形成一光罩；通过刻蚀工艺刻蚀掉所述栅极层中一栅极之上的光罩，并停止于对应位置处的保护层；以及刻蚀掉所述栅极层中另一栅极上的保护层，以裸露所述栅极层中另一栅极；以及去除所述栅极层之上的剩余的牺牲层。本发明中，在分离栅极时，由于在前期结构中增加了牺牲层，可以准确的控制刻蚀的准确度，避免对结构的损伤，从而可以降低自对准的难度。
Description
技术领域
本发明属于半导体技术领域，具体地说，涉及一种鳍式场效晶体管中栅极的分离方法。
背景技术
鳍式场效晶体管(FinField-effecttransistor，简称FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。是对传统标准的Fet(晶体管—场效晶体管,Field-effecttransistor，FET)的改进。鳍式场效晶体管FinFET可以根据需要调节器件的阈值电压，进一步降低静态能耗(static powerconsumption)。
目前，鳍式场效晶体管FinFET包括三端FinFET(3 terminal FinFet，简称3T-FinFet)、四端FinFET(4 terminal FinFet，简称4T-FinFet)。图1为现有技术中3T-FinFet的简要结构示意图；如图1所示，其包括一个源极S 101、一个漏极D 102，以及一个栅极G103，共计三个端头。现有技术中3T-FinFet的等效电路示意图如图2所示。图3为现有技术中4T-FinFet的简要结构示意图；如图3所示，其包括一个源极S 201、一个漏极D 202，以及一个栅极G1203、另外一个栅极G2 204，共计4个端头。现有技术中4T-FinFet的等效电路示意图如图4所示。
其中，对于4T-FinFet来说，为了得到两个栅极，现有技术提供了两种解决技术方案：第一种方式是利用化学机械研磨(chemical mechanical polishing，简称CMP)将鳍Fin300顶端的栅极研磨掉，其研磨前后的结构示意图，如图5和图6所示；第二种方式是增加一道光罩400，将鳍Fin300顶端的栅极刻蚀掉，刻蚀前后的结构示意图如图7和图8所示。
但是，利用上述工艺形成两个栅极时，如果栅极与源/漏区域之间存在有间隙的话，则器件工作时沟道就不能导通，因此，在栅极与源/漏区域之间需要设置了一定的重叠覆盖部分。但是，如果此重叠部分过大、使得栅-源之间和栅-漏之间的寄生电容增大，导致器件的高频特性变坏。所以，为了使器件能够导通，而又不致使器件的高频特性劣化，就要求栅-源之间或栅-漏之间的重叠部分尽量的小，即达到高精度的对准，即自对准。
但是，发明人在实现本发明的过程中发现，由于刻蚀或者研磨，容易造成结构的损伤，进一步很难准确保证在栅极与源/漏区域之间重叠覆盖部分，因此，导致自对准程度难以控制。
发明内容
本发明所要解决的技术问题是提供一种鳍式场效晶体管中栅极的分离方法及鳍式场效晶体管半成品结构，用以解决现有技术中由于刻蚀或者研磨容易造成结构的损伤，导致自对准程度难以控制。
为了解决上述技术问题，本发明提供了一种鳍式场效晶体管中栅极的分离方法，其包括：
在所述鳍式场效晶体管中鳍的顶端设置一保护层，并形成一栅极层以及位于栅极层上表面的牺牲层；
对所述栅极层上表面设置的牺牲层进行化学机械研磨，并停止于所述鳍的保护层；
有选择地在栅极层中一栅极对应的栅极层和牺牲层上表面形成一光罩；
通过刻蚀工艺刻蚀掉所述栅极层中一栅极之上的光罩，并停止于对应位置处的保护层；以及刻蚀掉所述栅极层中另一栅极上的保护层，以裸露所述栅极层中另一栅极；
去除所述栅极层之上的剩余的牺牲层。
为了解决上述技术问题，本发明提供了一种鳍式场效晶体管半成品结构，其包括：
栅极层；
保护层，位于所述鳍式场效晶体管的鳍顶端；
牺牲层，位于所述栅极层上表面。
优选地，在本发明的一实施例中，半成品结构还包括一光罩，位于经化学机械研磨停止所述保护层。
优选地，在本发明的一实施例中，所述保护层的材料为SiN或SiON。
优选地，在本发明的一实施例中，所述牺牲层的材料为氧化物材料。
与现有的方案相比，在分离栅极时，由于在前期结构中增加了牺牲层，可以准确的控制刻蚀的准确度，避免对结构的损伤，从而可以降低自对准的难度。
附图说明
图1为现有技术中3T-FinFet的简要结构示意图；
图2为现有技术中3T-FinFet的等效电路示意图；
图3为现有技术中4T-FinFet的简要结构示意图；
图4为现有技术中4T-FinFet的等效电路示意图；
图5和图6为现有技术中晶体管研磨前后的结构示意图；
图7和图8为现有技术中晶体管刻蚀前后的结构示意图；
图9为本发明实施例一鳍式场效晶体管中栅极的分离方法流程示意图；
图10为经步骤S901之后的晶体管半成品结构示意图；
图11为经步骤S902处理之后的晶体管半成品结构示意图；
图12为经步骤S903处理之后的晶体管半成品结构示意图；
图13为经步骤S904处理之后的晶体管半成品结构示意图；
图14为经步骤S905、S906处理之后的晶体管半成品结构示意图；
图15为经步骤S907处理之后的晶体管半成品结构示意图。
具体实施方式
以下将配合图式及实施例来详细说明本发明的实施方式，藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
图9为本发明实施例一鳍式场效晶体管中栅极的分离方法流程示意图；如图9所示，本实施例中的具体技术方案可以包括：
步骤S901、在所述鳍式场效晶体管中鳍的顶端设置一保护层，并形成一栅极层；
图10为经步骤S901之后的晶体管半成品结构示意图；如图10所示，鳍1001和栅极层1002可形成于一埋置氧化层1000(buried oxide，简称BOX)的上表面，此处是以SOIwafer做例子，实际上，鳍1001和栅极层1002也可以形成于实用体硅wafer上。
步骤S902、在所述栅极层上表面设置一牺牲层；
图11为经步骤S902处理之后的晶体管半成品结构示意图；如图11所示，在栅极层1002上表面形成有一牺牲层1003，以防止在后续化学机械研磨过程中损伤到牺牲层1003下方的结构。具体地，可以通过沉积技术如化学气相沉积将氧化物材料沉积在保护层的上表面。栅极层1002的材料一般选用poly Si，牺牲层1003可以选氧化硅。栅极层1002和牺牲层1003均可用化学气相沉积。
优选地，在本实施例中，具体的沉积工艺参数为：温度400-700℃，压力300-600torr，TEOS流量1-5克/分钟，载气He流量10000-20000sccm，载气N2流量20000-35000sccm，反应气体O3流量20000-40000sccm。
步骤S903、对所述栅极层上表面设置的牺牲层进行化学机械研磨，并停止于所述鳍的保护层；
本实施例中，化学机械研磨的具体工艺参数为：转盘的转速在60-100rpm之间，所述研磨头的转速在80-120rpm之间。对所述研磨头中央区域施加1-5psi之间的下压力，边缘区域施加2-10psi之间的下压力，过研磨时间设置为主研磨时间的20％-50％，提供的研磨液的流量可以设置在100-500ml/min之间。
图12为经步骤S903处理之后的晶体管半成品结构示意图；如图12所示，经过化学机械研磨，使设置牺牲层1003之后的结构表面平坦化。
步骤S904、有选择地在栅极层中一栅极对应的栅极层和牺牲层上表面形成一光罩；
本实施中，可以通过光蚀刻技术形成光罩。
图13为经步骤S904处理之后的晶体管半成品结构示意图；如图13所示，栅极层1002和牺牲层1003上表面形成一光罩1004(photo resist，简称PR)。
步骤S905、通过刻蚀工艺刻蚀掉所述栅极层中一栅极之上的光罩，并停止于对应位置处的保护层；
本实施例中，具体可以通过氧气等离子体方法去除光罩1004。
步骤S906、刻蚀掉所述栅极层中另一栅极上的保护层，以裸露所述栅极层中另一栅极；
本实施例中，具体的工艺参数比如为：采用湿法刻蚀，DHF浓度50:1-500:1。
图14为经步骤S905、S906处理之后的晶体管半成品结构示意图；如图14所示，光罩1004被刻蚀掉，鳍1001中一栅极上的栅极层1002被去除掉。
步骤S907、去除所述栅极层之上剩余的牺牲层。
本实施例中，可以通过湿法，去除掉剩余的牺牲层，其具体的工艺参数可以为：DHF浓度50:1-500:1。
图15为经步骤S907处理之后的晶体管半成品结构示意图；如图15所示，所有的牺牲层1003被去除，最终使晶体管的两个栅极分开开来。
需要说明的是，在上述实施例中，所述保护层的材料可以但不局限于为SiN或SiON。所述牺牲层的材料可以但不局限于为氧化物材料。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (3)
1.一种鳍式场效晶体管中栅极的分离方法，其特征在于，包括：
在所述鳍式场效晶体管中鳍的顶端设置一保护层，并形成一栅极层以及位于栅极层上表面的牺牲层；
对所述栅极层上表面设置的牺牲层进行化学机械研磨，并停止于所述鳍的保护层；
有选择地在栅极层中一栅极对应的栅极层和牺牲层上表面形成一光罩；
通过刻蚀工艺刻蚀掉所述栅极层中一栅极之上的光罩，并停止于对应位置处的保护层；以及刻蚀掉所述栅极层中另一栅极上的保护层，以裸露所述栅极层中另一栅极；
去除所述栅极层之上的剩余的牺牲层。
2.根据权利要求1所述的方法，其特征在于，所述保护层的材料为SiN或SiON。
3.根据权利要求1所述的方法，其特征在于，所述牺牲层的材料为氧化物材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410174584.4A CN103928349B (zh) | 2014-04-28 | 2014-04-28 | 鳍式场效晶体管中栅极的分离方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410174584.4A CN103928349B (zh) | 2014-04-28 | 2014-04-28 | 鳍式场效晶体管中栅极的分离方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103928349A CN103928349A (zh) | 2014-07-16 |
| CN103928349B true CN103928349B (zh) | 2017-03-15 |
Family
ID=51146529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410174584.4A Active CN103928349B (zh) | 2014-04-28 | 2014-04-28 | 鳍式场效晶体管中栅极的分离方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103928349B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104409357B (zh) * | 2014-11-28 | 2017-03-29 | 上海华力微电子有限公司 | 形成鳍式场效应晶体管的方法 |
| CN104409356B (zh) * | 2014-11-28 | 2017-12-05 | 上海华力微电子有限公司 | 形成鳍式场效应晶体管的方法 |
| CN104716046A (zh) * | 2015-03-16 | 2015-06-17 | 上海华力微电子有限公司 | 一种用于制备鳍式场效应晶体管的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101027772A (zh) * | 2004-09-29 | 2007-08-29 | 英特尔公司 | 在相同工艺流程内被独立访问的双栅和三栅晶体管 |
| CN103177965A (zh) * | 2011-12-22 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050062088A1 (en) * | 2003-09-22 | 2005-03-24 | Texas Instruments Incorporated | Multi-gate one-transistor dynamic random access memory |
-
2014
- 2014-04-28 CN CN201410174584.4A patent/CN103928349B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101027772A (zh) * | 2004-09-29 | 2007-08-29 | 英特尔公司 | 在相同工艺流程内被独立访问的双栅和三栅晶体管 |
| CN103177965A (zh) * | 2011-12-22 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103928349A (zh) | 2014-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11145748B2 (en) | Semiconductor arrangement with substrate isolation | |
| US9786755B2 (en) | Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit | |
| CN105990239B (zh) | 半导体元件及其制作方法 | |
| US9059215B2 (en) | Method for adjusting the threshold voltage of LTPS TFT | |
| CN103137542A (zh) | 均匀浅沟槽隔离区域及其形成方法 | |
| CN103928349B (zh) | 鳍式场效晶体管中栅极的分离方法 | |
| CN103227111B (zh) | 半导体器件的制造方法 | |
| CN107425058A (zh) | 间隔物整合的方法及所产生的装置 | |
| US9978602B2 (en) | Method of making a transistor | |
| CN103928348B (zh) | 双栅极的分离方法 | |
| CN105097434B (zh) | 一种平坦化的工艺方法 | |
| US20160284807A1 (en) | Method of formation of a substrate of the soi, in particular the fdsoi, type adapted to transistors having gate dielectrics of different thicknesses, corresponding substrate and integrated circuit | |
| CN104347410B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN103972103B (zh) | 增加光刻对准的栅极分离方法 | |
| TW201448226A (zh) | 在溝槽內形成多晶矽的方法 | |
| CN103943484B (zh) | 自对准的栅极分离方法 | |
| CN104701151A (zh) | 栅极的形成方法 | |
| CN109545676A (zh) | 半导体器件栅极高度平坦化方法 | |
| CN103187300B (zh) | 鳍式场效应晶体管及其形成方法 | |
| CN103996625B (zh) | 鳍结构的形成方法 | |
| CN104332401B (zh) | 沟槽型双层栅mos多晶硅间热氧介质层的制造方法 | |
| CN104167363A (zh) | 在FinFET器件上形成离子注入侧墙保护层的方法 | |
| CN104409357B (zh) | 形成鳍式场效应晶体管的方法 | |
| CN104157573A (zh) | 一种FinFET结构的制备方法 | |
| CN103928332B (zh) | 晶体管及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |