CN103888135A - 一种具有降低杂散功能的射频信号源 - Google Patents

Abstract

本发明提供一种具有降低杂散功能的射频信号源，包括参考时钟、直接数字频率合成器DDS、混频器和锁相环，锁相环包括鉴相器、压控振荡器和分频器；参考时钟的时钟频率为f_CLOCK，DDS的输出频率为f_DDS；第一带通滤波器，通带为f_CLOCK至f_DDS+f_CLOCK，连接于混频器与鉴相器之间；第二带通滤波器，通带为f_CLOCK-f_DDS至f_CLOCK，连接于混频器与鉴相器之间；开关单元，设置于第一、第二带通滤波器的至少一端；控制单元，当f_DDS和f_CLOCK在混频器处相加时，切换开关单元以仅选通第一带通滤波器；当f_CLOCK和f_DDS在混频器处相减时，切换开关单元以仅选通第二带通滤波器。该信号源可减小因DDS谐波与时钟谐波相混频产生的杂散。

Description

一种具有降低杂散功能的射频信号源

技术领域

本发明涉及测量测试领域，具体地涉及一种具有降低杂散功能的射频信号源。

背景技术

DDS是直接数字频率合成器的简称，其工作过程是先生成一系列离散的数字信号，然后通过DAC将其转换成连续的模拟信号。如图1示出的现有技术的DDS原理框图，DDS工作时，先是由单片机给出频率控制字到相位累加器，然后在每个时钟周期里相位累加器都累加一次，得到的相位值在每一个周期时钟内以二进制的形式送给正弦查询表，查询表再将相应的相位的幅度信号送到DAC，DAC不断收到离散化的正弦波形信息并将其不断转换成模拟信号，经过低通滤波器就可以得到相应的正弦波。

DDS信号输出通过DAC数模变换变成模拟信号，那么DDS信号及其多次谐波、参考时钟及其多次谐波在DAC内部将混频产生一些不想要的杂散信号，其中有些杂散信号落到DDS输出信号的频率附近，而且杂散幅度较大，以至于通过锁相环的环路滤波器也无法滤除，从而带入到VCO的输出，直至信号源的输出。这类杂散将构成信号源非谐波杂散的一部分。现有技术的方案中还无法很好地解决DDS谐波与时钟谐波的存在带来的杂散问题。

发明内容

本发明的目的在于，提供一种具有降低杂散功能的射频信号源，以减小因DDS的谐波与时钟的谐波相混频产生的杂散。

为达上述目的，一方面，本发明实施例提供了一种具有降低杂散功能的射频信号源，包括参考时钟、直接数字频率合成器DDS、混频器和锁相环，所述锁相环包括鉴相器压控振荡器和分频器；所述参考时钟的时钟频率为f_CLOCK，所述DDS的输出频率为f_DDS，所述信号源还包括：

第一带通滤波器，通带为f_CLOCK至f_DDS+f_CLOCK，连接于所述混频器与所述鉴相器之间；

第二带通滤波器，通带为f_CLOCK-f_DDS至f_CLOCK，连接于所述混频器与所述鉴相器之间；

开关单元，设置于所述第一带通滤波器和所述第二带通滤波器的至少一端；

控制单元，与所述开关单元连接，用于当所述f_DDS和所述f_CLOCK在所述混频器处相加时，切换所述开关单元以仅选通所述第一带通滤波器；当所述f_CLOCK和所述f_DDS在所述混频器处相减时，切换所述开关单元以仅选通所述第二带通滤波器。

为达上述目的，另一方面，本发明实施例提供了另一种具有降低杂散功能的射频信号源，包括参考时钟、直接数字频率合成器DDS、混频器和锁相环，所述锁相环包括鉴相器、压控振荡器和分频器；所述参考时钟的时钟频率为f_CLOCK，所述DDS的输出频率为f_DDS，所述压控振荡器的输出频率f_VCO，所述信号源还包括：

第一带通滤波器，通带为f_CLOCK至f_DDS+f_CLOCK，连接于所述混频器与所述鉴相器之间；

第二带通滤波器，通带为f_CLOCK-f_DDS至f_CLOCK，连接于所述混频器与所述鉴相器之间；

开关单元，设置于所述第一带通滤波器和所述第二带通滤波器的至少一端；

控制单元，与所述开关单元连接，用于根据所述f_DDS、所述f_CLOCK、所述f_VCO、所述DDS的谐波的次数m，以及所述参考时钟的谐波的次数n，确定所述锁相环的分频比N，并根据最终确定的所述锁相环的分频比N切换所述开关单元，以仅选通所述第一带通滤波器或者所述第二带通滤波器。

本发明技术方案的有益效果在于：

通过本发明，射频源的非线性杂散在大部分频段通过规避而减小。而且，还将DDS信号通过频谱搬移，抬高到一个较高的频率上，从而提高锁相环的鉴相频率，优化了相位噪声指标。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术的DDS原理框图；

图2为本发明实施例的用DDS激励PLL的锁相环方框图；

图3为本发明实施例的DDS+PLL中分频比N值的确定流程图；

图4为本发明实施例的控制单元的具体功能框图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一台射频信号源，本发明实施例的技术方案还可能应用于频谱分析仪中本振系统锁相环的设计。

本发明实施例的方案利用直接数字频率合成器DDS可以输出任何频率的特征，将DDS的输出信号经过频率搬移后送入锁相环，作为锁相环的参考电路（锁相环中的N分频器为整数），根据需要设置不同的DDS输出频率，对应锁相环的VCO将输出相对应的频率信号。

DDS输出的非线性杂散可以准确全面的计算出来，根据锁相环中环路滤波器的带宽，判断哪些杂散处于带宽之内，然后上下调整N分频器的值，改变DDS的输出频率，使得此时的杂散处于环路带宽之外，环路带宽之外的杂散将被环路抑制。因为锁相环鉴相频率较高，N值每变化1，DDS的频率变化范围相对较大，存在无法满足条件的情况，因此本发明实施例利用了混频器的上下两个边带，扩大了鉴相频率的变化范围。对应仍然无法满足杂散处于环路带宽之外的情况，需要尽量选择由次数较高的谐波产生的杂散，其功率也会大大降低，从而满足整机非谐波杂散的指标要求。

图2为本发明的一个实施例的用DDS激励PLL的锁相环方框图。如图2所示，本发明实施例的一种具有降低杂散功能的射频信号源，包括参考时钟1、直接数字频率合成器DDS、混频器5和锁相环，锁相环较佳地包括鉴相器8、第二低通滤波器9（可选的）、压控振荡器10和分频器11；参考时钟的时钟频率为f_CLOCK，DDS的输出频率为f_DDS，其中直接数字频率合成器较佳地包括依次连接的数字信号合成器2、数字模拟转换器3和第一低通滤波器4；该信号源还包括：

第一带通滤波器12，通带为f_CLOCK至f_DDS+f_CLOCK，连接于混频器5与鉴相器8之间；

第二带通滤波器13，通带为f_CLOCK-f_DDS至f_CLOCK，连接于混频器5与鉴相器8之间；

开关单元，设置于第一带通滤波器12和第二带通滤波器13的至少一端；

控制单元14，与开关单元连接，用于当f_DDS和f_CLOCK在混频器5处相加时，切换开关单元以仅选通第一带通滤波器12；当f_CLOCK和f_DDS在混频器5处相减时，切换开关单元以仅选通第二带通滤波器13。

具体地，本发明实施例在混频器5后设置两个带通滤波器12和13，两个带通滤波器的其中一个的通带为f_CLOCK至f_DDS+f_CLOCK，另一个的通带为f_CLOCK-f_DDS至f_CLOCK。带通滤波器12和带通滤波器13通过开关切换进行选择，开关的切换受控制单元14的控制。其中，开关较佳地是在两个带通滤波器两端分别设置一个，即图2中的6和7，也可仅设置一个。

在本发明的另一个实施例中，提供一种具有降低杂散功能的射频信号源，再参阅图2，其包括参考时钟1、直接数字频率合成器DDS（较佳地包括依次连接的数字信号合成器2、数字模拟转换器3和第一低通滤波器4，但只是一种可选的构成方式）、混频器5和锁相环，该锁相环包括鉴相器8、压控振荡器10和分频器11（较佳地还可包括作为可选的第二低通滤波器9）；该参考时钟1的时钟频率为f_CLOCK，该DDS的输出频率为f_DDS，该压控振荡器10的输出频率f_VCO，该信号源还包括：

第一带通滤波器12，通带为f_CLOCK至f_DDS+f_CLOCK，连接于混频器5与鉴相器8之间；

第二带通滤波器13，通带为f_CLOCK-f_DDS至f_CLOCK，连接于混频器5与鉴相器8之间；

开关单元，设置于第一带通滤波器12和第二带通滤波器13的至少一端；

控制单元14，与开关单元连接，用于根据该f_DDS、该f_CLOCK、该f_VCO、该DDS的谐波的次数m，以及该参考时钟的谐波的次数n，确定该锁相环的分频比N，并根据最终确定的锁相环的分频比N切换开关单元，以仅选通第一带通滤波器12或者第二带通滤波器13。

具体地，控制单元根据f_VCO与f_CLOCK的值得到N的整数取值，并根据该N的整数值与f_VCO的值得到鉴相频率f_C；当f_C大于所述f_CLOCK时，切换到滤波器12；当f_C小于所述f_CLOCK时，切换到滤波器13。其中，f_VCO为振荡器的输出频率；f_CKOCK为DDS的时钟；N为锁相环的分频比；f_C是锁相环的鉴相（参考）频率。

确定f_DDS和f_CLOCK的方法（两者混频后构成锁相环的参考频率f_C，由于DDS和CLOCK均具有取值范围，因此f_C也具有取值范围）包括：

f_C＝f_VCO/N，而f_VCO是根据用户设定的输出频率得到的；分频比N具有预置的取值范围（它的起始值设置为f_VCO/(f_CLOCK+f_{DDS_MAX})，取值范围为f_VCO/(f_CLOCK+f_{DDS_MAX})＜N＜f_VCO/(f_CLOCK-f_{DDS_MAX})，N取整数。

控制单元根据f_VCO和N值，计算得到f_C，进而确定混频器5是对两个信号进行加操作或者减操作，因此也确定了开关切换。

其中，f_DDS为DDS的输出频率；f_{DDS_MIN}为DDS输出频率的最低值；f_{DDS_MAX}为DDS输出频率的最高值；f_C为锁相环的鉴相参考频率，其是一个过渡值，相当于在图2中的混频器5后到鉴相器8之前那一段的频率值。

m是DDS的谐波的次数；n是DDS的参考时钟的谐波的次数；m和n分别是自然数，且有最大值（举例取5）。

控制单元将m和n分别由最小自然数开始，并逐步增大；依次判断得到的f_DDS和f_VCO是否满足公式（1）：

如果均不满足，则控制单元确定该f_DDS、f_VCO、N值；如果满足，则增加N值，再次判断，直到某一N值对应的f_DDS、f_VCO、n、m均不满足公式（1）。

如果N在其范围内均不能达到上述条件（均不满足公式（1）），则继续进行如下判断：获取每一N值对应的满足公式（1）的m值；比较上述m值，取最大m值对应的N值，并根据该N值确定f_DDS和f_C，进而确定了开关切换；如果有多个最大m值相等，则取对应的最小N值。

以下对图2所示的信号源的工作原理作进一步详细说明：

整机的参考时钟1，可以直接有恒温晶振提供，具有超低的相位噪声和高的频率稳定度，频率f₀从几十兆到几百兆之间。参考时钟1作为DDS的时钟，DDS的输出频率通常低于0.4f_CLOCK。由于DDS输出频率低于参考时钟，可以看作是由参考频率分频获得，因此相位噪声指标优于1。因为分频时，理论上相位噪声指标会优化：

通过数模转换器3将DDS信号进行数模转换，通过第一低通滤波器4输出，到这里DDS部分已经完成。

锁相环输出的相位噪声指标与参考信号（标号7处的输出信号）的相位噪声和频率的高低有关，近旁相位噪声可以由公式P_noise=f_noise+20logN计算得到，其中P_noise为VCO的输出相位噪声，f_noise为鉴相器8的参考信号，N为锁相环中的分频比。图2中，滤波器12和13的通带分别混频器5上下两个边带，为了尽量提高锁相环的鉴相频率，设定滤波器12通带频率较高。

结合锁相环的环路带宽，得到式（1）：

$-\frac{\mathrm{BW}}{2}/<({\mathrm{nf}}_{\mathrm{DDS}}-{\mathrm{mf}}_{\mathrm{CLOCK}})-f_{\mathrm{DDS}}<\frac{\mathrm{BW}}{2}$

其中：f_DDS是DDS输出频率；

f_CLOCK为DDS的时钟；

BW为锁相环的环路带宽；

m、n为自然数。

图2中标号7处的频率是锁相环的参考频率f_C，其频率值等于VCO频率f_VCO除以分频比N，而参考频率是由f_CLOCK±f_DDS而来。默认选择频带较高的滤波器12，判断是否落入式（1）范围之内；如果落入该范围需要更换f_DDS，再次根据式（1）进行判断。如果更换的f_DDS超出滤波器12的通带范围，将切换至滤波器13，同样进行判断是否落入式（1）；如果在滤波器12、13范围内，无论f_DDS怎么更换都落入到式（1）范围，则选择m值较大时的情况。

如何选择PLL中的N值，并且能够使鉴相器的参考频率（即图2中标号6处的频率）能够躲开DDS的非线性杂散，有时候连续更换几个N值，都无法找到这样合适的DDS输出频率。为解决此问题，根据PLL输出频率、N值的允许范围、DDS输出经混频器后的频率范围以及频率范围区间，先进行计算是否有符合条件的N值；如果没有，那选择DDS非线性杂散产生谐波次数较高的区间时的N值，尽量减小非线性杂散的大小。

图3为本发明实施例的DDS+PLL中分频比N值的确定流程图。根据该流程图，可以确定无杂散或杂散较低时的锁相环的N值，也就是确定了DDS的输出频率。图3包括如下步骤：

101、用户通过人机输入界面（包括键盘、显示屏幕等）输入需求频率值，人机转换模块将该需求频率值转换为VCO输出值f_VCO，转换方法是现有技术，不再赘述。

102、根据上述f_VCO和固定的f_CLOCK（f_CLOCK是参考时钟固有的值），计算得到初始N值，其初始值满足下式：N＝f_VCO/(f_CLOCK+f_{DDS_MAX})，N取整数，因为(f_CLOCK+f_{DDS_MAX})是取的最大值，因此此时初始值是取了N的最小值。

103、根据该N值，判断f_C＝f_VCO/N的值相对于f_CLOCK的大小，当f_C值大于所述f_CLOCK时，执行步骤106-107；或者，当f_C值小于所述f_CLOCK时，执行步骤104-105；

104-105、切换到滤波器13，并得到f_DDS=f_CLOCK-f_C。

106-107、切换到滤波器12，并得到f_DDS=f_C-f_CLOCK。

108、根据上述f_DDS来判断该f_DDS是否满足第二关系式：

-BW/2＜(nf_DDS-mf_CLOCK)-f_DDS＜BW/2；其中，m、n起始为1且小于或等于5的自然数。其中，BW1=(nf_DDS-mf_CLOCK)-f_DDS，BW1仅是一个过渡值。

具体的判断方法是首先固定m值（最小自然数开始），将n值从1开始取值，并依此增大n值，直到n取允许的最大值，当其中有n值满足上述公式时，执行步骤109。如果该m值固定的情况下，n值均不满足上述公式，则增加该m值并固定，再次从最小自然数开始依次增加n值；并判断是否满足上述公式2（第二关系式），如果满足，则进入步骤109。并将上述循环依次进行，直到所有m和n值均不满足上述公式，则进入步骤112。

步骤109、将N的取值加1。

步骤110、判断此时由f_VCO、N值、f_CLOCK确定的f_DDS值是否在DDS允许的范围内，如果是，进入步骤102重新进行循环，如果否，则进入步骤111。其中，本步骤根据如下公式进行判断：f_{DDS_MIN}＜|f_VCO/N-f_CLOCK|＜f_{DDS_MAX}。

步骤111、判断此时确定的新N值是否在N值规定的范围之内，如果满足则返回到109，继续给N值加1；否则将得到的f_DDS值直接送至步骤112；

本步骤根据如下公式进行判断：

f_VCO/(f_CLOCK+f_{DDS_MAX})＜N＜f_VCO/(f_CLOCK-f_{DDS_MAX})。

步骤112、得到符合要求的f_DDS、N值，同时也确定了f_C，确定了开关切换，此时整个流程完毕，杂散低。

举例说明：f_DDS=100MHz，f_VCO=1000.1MHz，5MHz<f_DDS<25MHz，分频比N是整数，BW=100kHz。

根据图2，首先计算锁相环的参考频率f_c，当N=9时（此例中N的范围是8-13）参考频率f_C＝f_VCO/N=111.122MHz，111.122MHz大于f_CLOCK，因此选择滤波器12，这时f_DDS=f_C-f_CLOCK=11.122MHz。考察是否落入式（1）中，当m=1、n=10时，(nf_DDS-mf_CLOCK)-f_DDS=（111.22-100）-11.122=0.098MHz，即98kHz，因98kHz>50kHz（即

）,并没有落入式（1）的范围，因此确定分频比N=9，f_DDS=11.122MHz。

假设上例仅将BW=200kHz，其它不变，则计算如下：

根据图2，首先计算锁相环的参考频率，当N=9时，参考频率f_C＝f_VCO/N=111.122MHz，111.122MHz大于f_CLOCK，因此选择滤波器12，这时f_DDS=f_C-f_CLOCK=11.122MHz。考察是否落入式（1）中。当m=1、n=10时，(nf_DDS-mf_CLOCK)-f_DDS=（111.22-100）-11.122=0.098MHz，即98kHz，因98kHz<100kHz（即

），则需要更换f_DDS频率。

当N=11时，参考频率f_C＝f_VCO/N=90.918MHz，90.918MHz小于f_CLOCK，因此选择滤波器13，这时f_DDS=f_CLOCK-f_C=9.082MHz。考察是否落入式（1）中，当m=1、n=12时，(nf_DDS-mf_CLOCK)-f_DDS=（108.984-100）-9.082=-0.098MHz，即-98kHz，因-100kHz<-98kHz（即

），则仍然需要更换f_DDS频率。

当N=12时，参考频率f_C＝f_VCO/N=83.342MHz，83.342MHz小于f_CLOCK，因此选择滤波器13，这时f_DDS=f_CLOCK-f_C=16.658MHz。考察是否落入式（1）中，当m=1、n=7时，(nf_DDS-mf_CLOCK)-f_DDS=（116.608-100）-16.658=-0.049MHz，即-49kHz，因-100kHz（即

）<-49kHz，则仍然需要更换f_DDS频率。

当N=13时，参考频率f_C＝f_VCO/N=76.931MHz，76.931MHz小于f_CLOCK，因此选择滤波器13，这时f_DDS=f_CLOCK-f_C=23.069MHz。考察是否落入式（1）中，当m=1、n=5时，(nf_DDS-mf_CLOCK)-f_DDS=（115.345-100）-23.069=-7.724MHz，因-7.724MHz<-100kHz（即

），并没有落入式（1）的范围，因此确定分频比N=13，f_DDS=23.069MHz。

上例中m、n值在实际计算时，需要从1、2、…、20内递增变化，20次谐波以上产生的杂散认为比较小，可以忽略不计。

图4为本发明实施例中控制单元的具体功能框图。相应地，本发明实施例的控制单元包括：

接收模块202，用于接收用户设置的压控振荡器的输出频率f_VCO；

分频比初值确定模块204，用于根据第一关系式确定分频比N的初始值，第一关系式为N＝f_VCO/(f_CLOCK+f_{DDS_MAX})，其中，所述f_{DDS_MAX}是所述DDS的输出频率的最高值；

参考频率确定模块206，用于根据N的当前值和f_VCO获得参考频率f_c，参考频率f_C＝f_VCO/N；

第一判断模块208，用于判断f_C是否小于f_CLOCK；

切换模块210，用于当f_C小于f_CLOCK时，切换开关单元以仅选通第二带通滤波器，并得到f_DDS，f_DDS=f_CLOCK-f_C；或者当f_c大于f_CLOCK时，切换开关单元以仅选通第一带通滤波器，并得到f_DDS，f_DDS=f_C-f_CLOCK；

第二判断模块212，用于判断当前获得的f_DDS是否满足第二关系式，第二关系式为：-BW/2＜(nf_DDS-mf_CLOCK)-f_DDS＜BW/2，m、n为自然数，BW为锁相环的环路带宽；

终值确定模块214，用于当第二判断模块212判断对于m和n在其取值范围内的任意取值，f_DDS均不满足第二关系式时，确定f_DDS的当前取值为最终符合要求的取值，N的当前取值为最终符合要求的取值；

分频比自增模块216，用于当第二判断模块212的判断结果为是时，使分频比N的取值增加1，并触发参考频率确定模块206、第一判断模块208、切换模块210、以及第二判断模块212根据自增后的N重新执行相应处理；

该切换模块210，还用于根据N的最终符合要求的取值切换开关单元，以仅选通第一带通滤波器或者第二带通滤波器。

较佳地，所述m、所述n为起始为1且小于或等于5的自然数。

较佳地，该控制单元还可进一步包括：

范围判断模块218，与分频比自增模块216连接，用于判断f_DDS的当前值是否在f_DDS允许的范围内；以及判断N的当前值是否在N的取值范围内；N的取值范围是：f_VCO/(f_CLOCK+f_{DDS_MAX})＜N＜f_VCO/(f_CLOCK-f_{DDS_MAX})；

该终值确定模块214，还用于当所范围判断模块的判断结果均为否时，以N在取值范围内的最大值作为最终符合要求的取值，并以N的最大值对应的f_DDS作为最终符合要求的f_DDS；

该范围判断模块218，还用于当判断结果为是时，触发参考频率确定模块、第一判断模块208、切换模块210、以及第二判断模块212根据自增后的N重新执行相应处理。

进一步地，该终值确定模块214，还可用于如果N在其范围内均满足第二关系式，则获取每一N值对应的满足第二关系式的m值；取最大m值对应的N值，并根据最大m值对应的N值确定f_DDS和f_C。

较佳地，如果有多个最大m值相等，则取对应的最小N值。

可选地，该开关单元包括一个开关，设置于该第一带通滤波器和该第二带通滤波器的共同的一端。或者，该开关单元包括或者两个开关，在该第一带通滤波器和该第二带通滤波器的两端各设置一个。

本发明实施例的优点在于：通过本发明实施例，射频源的非线性杂散在大部分频段通过规避而消除，极小部分可以大大降低并满足产品最终需求。

本领域技术人员还可以了解到本发明实施例列出的各种说明性逻辑块（illustrative logical block），单元，和步骤可以通过电子硬件、电脑软件，或两者的结合进行实现。为清楚展示硬件和软件的可替换性（interchangeability），上述的各种说明性部件（illustrative components），单元和步骤已经通用地描述了它们的功能。这样的功能是通过硬件还是软件来实现取决于特定的应用和整个系统的设计要求。本领域技术人员可以对于每种特定的应用，可以使用各种方法实现所述的功能，但这种实现不应被理解为超出本发明实施例保护的范围。

本发明实施例中所描述的各种说明性的逻辑块，或单元都可以通过通用处理器，数字信号处理器，专用集成电路（ASIC），现场可编程门阵列（FPGA）或其它可编程逻辑装置，离散门或晶体管逻辑，离散硬件部件，或上述任何组合的设计来实现或操作所描述的功能。通用处理器可以为微处理器，可选地，该通用处理器也可以为任何传统的处理器、控制器、微控制器或状态机。处理器也可以通过计算装置的组合来实现，例如数字信号处理器和微处理器，多个微处理器，一个或多个微处理器联合一个数字信号处理器核，或任何其它类似的配置来实现。

本发明实施例中所描述的方法或算法的步骤可以直接嵌入硬件、处理器执行的软件模块、或者这两者的结合。软件模块可以存储于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动磁盘、CD-ROM或本领域中其它任意形式的存储媒介中。示例性地，存储媒介可以与处理器连接，以使得处理器可以从存储媒介中读取信息，并可以向存储媒介存写信息。可选地，存储媒介还可以集成到处理器中。处理器和存储媒介可以设置于ASIC中，ASIC可以设置于用户终端中。可选地，处理器和存储媒介也可以设置于用户终端中的不同的部件中。

在一个或多个示例性的设计中，本发明实施例所描述的上述功能可以在硬件、软件、固件或这三者的任意组合来实现。如果在软件中实现，这些功能可以存储与电脑可读的媒介上，或以一个或多个指令或代码形式传输于电脑可读的媒介上。电脑可读媒介包括电脑存储媒介和便于使得让电脑程序从一个地方转移到其它地方的通信媒介。存储媒介可以是任何通用或特殊电脑可以接入访问的可用媒体。例如，这样的电脑可读媒体可以包括但不限于RAM、ROM、EEPROM、CD-ROM或其它光盘存储、磁盘存储或其它磁性存储装置，或其它任何可以用于承载或存储以指令或数据结构和其它可被通用或特殊电脑、或通用或特殊处理器读取形式的程序代码的媒介。此外，任何连接都可以被适当地定义为电脑可读媒介，例如，如果软件是从一个网站站点、服务器或其它远程资源通过一个同轴电缆、光纤电脑、双绞线、数字用户线（DSL）或以例如红外、无线和微波等无线方式传输的也被包含在所定义的电脑可读媒介中。所述的碟片（disk）和磁盘（disc）包括压缩磁盘、镭射盘、光盘、DVD、软盘和蓝光光盘，磁盘通常以磁性复制数据，而碟片通常以激光进行光学复制数据。上述的组合也可以包含在电脑可读媒介中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种具有降低杂散功能的射频信号源，包括参考时钟、直接数字频率合成器DDS、混频器和锁相环，所述锁相环包括鉴相器、压控振荡器和分频器；所述参考时钟的时钟频率为f_CLOCK，所述DDS的输出频率为f_DDS，其特征在于，所述信号源还包括：

第一带通滤波器，通带为f_CLOCK至f_DDS+f_CLOCK，连接于所述混频器与所述鉴相器之间；

第二带通滤波器，通带为f_CLOCK-f_DDS至f_CLOCK，连接于所述混频器与所述鉴相器之间；

开关单元，设置于所述第一带通滤波器和所述第二带通滤波器的至少一端；

控制单元，与所述开关单元连接，用于当所述f_DDS和所述f_CLOCK在所述混频器处相加时，切换所述开关单元以仅选通所述第一带通滤波器；当所述f_CLOCK和所述f_DDS在所述混频器处相减时，切换所述开关单元以仅选通所述第二带通滤波器。

2.根据权利要求1所述的信号源，其特征在于，所述控制单元，具体用于根据所述f_DDS、所述f_CLOCK、所述压控振荡器的输出频率f_VCO、所述DDS的谐波的次数m，以及所述参考时钟的谐波的次数n，确定所述锁相环的分频比N，并根据最终确定的所述锁相环的分频比N切换所述开关单元。

3.根据权利要求2所述的信号源，其特征在于，所述控制单元包括：

接收模块，用于接收用户设置的所述压控振荡器的输出频率f_VCO；

分频比初值确定模块，用于根据第一关系式确定分频比N的初始值，所述第一关系式为N＝f_VCO/(f_CLOCK+f_{DDS_MAX})，其中，所述f_{DDS_MAX}是所述DDS的输出频率的最高值；

参考频率确定模块，用于根据N的当前值和f_VCO获得参考频率f_C，所述参考频率f_C＝f_VCO/N；

第一判断模块，用于判断所述f_C是否小于所述f_CLOCK；

切换模块，用于当所述f_C小于所述f_CLOCK时，切换所述开关单元以仅选通所述第二带通滤波器，并得到f_DDS，所述f_DDS=f_CLOCK-f_C；或者当所述f_C大于所述f_CLOCK时，切换所述开关单元以仅选通所述第一带通滤波器，并得到f_DDS，所述f_DDS=f_C-f_CLOCK；

第二判断模块，用于判断当前获得的所述f_DDS是否满足第二关系式，所述第二关系式为：-BW/2＜(nf_DDS-mf_CLOCK)-f_DDS＜BW/2，所述m、所述n为自然数，所述BW为所述锁相环的环路带宽；

终值确定模块，用于当所述第二判断模块判断对于所述m和所述n在其取值范围内的任意取值，所述f_DDS均不满足所述第二关系式时，确定所述f_DDS的当前取值为最终符合要求的取值，所述N的当前取值为最终符合要求的取值；

分频比自增模块，用于当所述第二判断模块的判断结果为是时，使所述分频比N的取值增加1，并触发所述参考频率确定模块、所述第一判断模块、所述切换模块、以及所述第二判断模块根据自增后的N重新执行相应处理；

所述切换模块，还用于根据所述N的最终符合要求的取值切换所述开关单元，以仅选通所述第一带通滤波器或者所述第二带通滤波器。

4.一种具有降低杂散功能的射频信号源，包括参考时钟、直接数字频率合成器DDS、混频器和锁相环，所述锁相环包括鉴相器、压控振荡器和分频器；所述参考时钟的时钟频率为f_CLOCK，所述DDS的输出频率为f_DDS，所述压控振荡器的输出频率f_VCO，其特征在于，所述信号源还包括：

第一带通滤波器，通带为f_CLOCK至f_DDS+f_CLOCK，连接于所述混频器与所述鉴相器之间；

第二带通滤波器，通带为f_CLOCK-f_DDS至f_CLOCK，连接于所述混频器与所述鉴相器之间；

开关单元，设置于所述第一带通滤波器和所述第二带通滤波器的至少一端；

控制单元，与所述开关单元连接，用于根据所述f_DDS、所述f_CLOCK、所述f_VCO、所述DDS的谐波的次数m，以及所述参考时钟的谐波的次数n，确定所述锁相环的分频比N，并根据最终确定的所述锁相环的分频比N切换所述开关单元，以仅选通所述第一带通滤波器或者所述第二带通滤波器。

5.根据权利要求4所述的信号源，其特征在于，所述控制单元，包括：

接收模块，用于接收用户设置的所述压控振荡器的输出频率f_VCO；

分频比初值确定模块，用于根据第一关系式确定分频比N的初始值，所述第一关系式为N＝f_VCO/(f_CLOCK+f_{DDS_MAX})，其中，所述f_{DDS_MAX}是所述DDS的输出频率的最高值；

参考频率确定模块，用于根据N的当前值和f_VCO获得参考频率f_C，所述参考频率f_C＝f_VCO/N；

第一判断模块，用于判断所述f_C是否小于所述f_CLOCK；

切换模块，用于当所述f_C小于所述f_CLOCK时，切换所述开关单元以仅选通所述第二带通滤波器，并得到f_DDS，所述f_DDS=f_CLOCK-f_C；或者当所述f_C大于所述f_CLOCK时，切换所述开关单元以仅选通所述第一带通滤波器，并得到f_DDS，所述f_DDS=f_C-f_CLOCK；

第二判断模块，用于判断当前获得的所述f_DDS是否满足第二关系式，所述第二关系式为：-BW/2＜(nf_DDS-mf_CLOCK)-f_DDS＜BW/2，所述m、所述n为自然数，所述BW为所述锁相环的环路带宽；

终值确定模块，用于当所述第二判断模块判断对于所述m和所述n在其取值范围内的任意取值，所述f_DDS均不满足所述第二关系式时，确定所述f_DDS的当前取值为最终符合要求的取值，所述N的当前取值为最终符合要求的取值；

分频比自增模块，用于当所述第二判断模块的判断结果为是时，使所述分频比N的取值增加1，并触发所述参考频率确定模块、所述第一判断模块、所述切换模块、以及所述第二判断模块根据自增后的N重新执行相应处理；

所述切换模块，还用于根据所述N的最终符合要求的取值切换所述开关单元，以仅选通所述第一带通滤波器或者所述第二带通滤波器。

6.根据权利要求5所述的信号源，其特征在于，所述m、所述n为起始为1且小于或等于5的自然数。

7.根据权利要求5或6所述的信号源，其特征在于，所述控制单元还包括：

范围判断模块，与所述分频比自增模块连接，用于判断所述f_DDS的当前值是否在f_DDS允许的范围内；以及判断所述N的当前值是否在N的取值范围内；所述N的取值范围是：f_VCO/(f_CLOCK+f_{DDS_MAX})＜N＜f_VCO/(f_CLOCK-f_{DDS_MAX})；

所述终值确定模块，还用于当所范围判断模块的判断结果均为否时，以N在取值范围内的最大值作为最终符合要求的取值，并以N的最大值对应的f_DDS作为最终符合要求的f_DDS；

所述范围判断模块，还用于当判断结果为是时，触发所述参考频率确定模块、所述第一判断模块、所述切换模块、以及所述第二判断模块根据自增后的N重新执行相应处理。

8.根据权利要求5或6所述的信号源，其特征在于，所述终值确定模块，还用于如果N在其范围内均满足所述第二关系式，则获取每一N值对应的满足所述第二关系式的m值；取最大m值对应的N值，并根据最大m值对应的N值确定f_DDS和f_C。

9.根据权利要求8所述的信号源，其特征在于，如果有多个最大m值相等，则取对应的最小N值。

10.根据权利要求4所述的信号源，其特征在于，所述开关单元包括一个开关，设置于所述第一带通滤波器和所述第二带通滤波器的共同的一端。

11.根据权利要求4所述的信号源，其特征在于，所述开关单元包括两个开关，在所述第一带通滤波器和所述第二带通滤波器的两端各设置一个。

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