CN104579335A - 一种频率合成器频率设计方法 - Google Patents

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王欢
陈章
杨霖
李卫忠
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Abstract

本发明属于频率合成器技术领域，公开了一种频率合成器频率设计方法。本发明通过修正锁相环频率合成器分频比，用修正后的锁相环频率合成器分频比，确定频率合成器中直接数字频率合成器输出频率Fref，这样使直接数字频率合成器输出杂散一直在锁相环环路滤波器的阻带内，杂散得到环路滤波器抑制，从而大大降低直接数字频率合成器激励的锁相环频率合成器在全工作频带内的输出杂散。采用本发明方法简单，易于实现。

Description

一种频率合成器频率设计方法
技术领域
本发明涉及频率合成器技术领域，尤其涉及一种频率合成器频率设计方法。
背景技术
频率合成器是一种射频信号发生器，输出一定幅度和频率的正弦波信号。频率合成器广泛应用于无线设备的收发信机中，为设备内的变频器提供本振信号。频率合成器主要性能指标有输出频率范围、输出电平、相位噪声、杂散、最小频率变化步进和变频时间等。
频率合成器主要分为锁相环频率合成器(PLL)和直接数字频率合成器(DDS)。锁相环频率合成器输出频率高，整数分频模式下杂散低，但是频率变化步进大；小数模式下频率变化步进小，但杂散大。直接数字频率合成输出频率步进小，换频时间快，但是输出频率低，杂散多。由于二者具有互补性，因此一些性能指标要求高的频率合成器往往将锁相环频率合成器(PLL)和直接数字频率合成器(DDS)技术组合使用。常用的组合方式是用直接数字频率合成器(DDS)的输出作为锁相环频率合成器(PLL)的参考信号，锁相环频率合成器(PLL)将直接数字频率合成器(DDS)输出信号倍频。频率步进通过调整直接数字频率合成器(DDS)的输出实现，这样锁相环频率合成器(PLL)始终工作在整数分频模式，避免的锁相环频率合成器(PLL)的小数杂散。但是直接数字频率合成器(DDS)的输出杂散是由直接数字频率合成器(DDS)的参考时钟信号和直接数字频率合成器(DDS)输出信号的组合频率产生的，这些杂散经过锁相环频率合成器后会被增大，当杂散频率接近直接数字频率合成器(DDS)输出频率时，无法被锁相环环路滤波器抑制时，杂散较大，不能满足使用要求。
发明内容
本发明要解决技术问题是：提供一种频率合成器频率设计方法，大大降低直接数字频率合成器激励的锁相环频率合成器在全工作频带内的输出杂散。
为解决上述技术问题，本发明提出了一种频率合成器频率设计方法，用直接数字频率合成器的输出作为锁相环频率合成器的参考信号，锁相环频率合成器将直接数字频率合成器输出信号倍频，该方法包括如下步骤：
步骤一、根据公式N＝Fo/Fref计算出N的初始值，其中，Fo为频率合成器输出频率设计值，Fref为给定的直接数字频率合成器输出频率，N为锁相环频率合成器分频比，N是与Fo/Fref最接近的整数；
步骤二、修正步骤一计算出的锁相环频率合成器分频比N
判断关系式|Fclk-Fref×M|≤K×W1是否成立，如果成立，则将锁相环频率合成器分频比加1后，重新确定直接数字频率合成器输出频率Fref，即Fref＝Fo/N+1，根据重新确定的直接数字频率合成器输出频率Fref，再次判断关系式|Fclk-Fref×M|≤K×W1是否成立，重复上述过程，直到关系式不成立，则关系式|Fclk-Fref×M|≤K×W1不成立时的N值为修正后的锁相环频率合成器分频比；其中，M是与Fclk/Fref最接近的整数，W1是锁相环环路滤波器的带宽，Fclk是时钟频率，K是杂散偏移系数；
步骤三、根据修正后的锁相环频率合成器分频比N，确定频率合成器中直接数字频率合成器输出频率Fref。
进一步，所述杂散偏移系数K取值为10。
采用本发明技术有益效果：
本发明的频率合成器频率设计方法，由于采用修正锁相环频率合成器分频比，用修正后的锁相环频率合成器分频比，确定频率合成器中直接数字频率合成器输出频率Fref，这样使直接数字频率合成器输出杂散一直在锁相环环路滤波器的阻带内，杂散得到环路滤波器抑制，从而大大降低直接数字频率合成器激励的锁相环频率合成器在全工作频带内的输出杂散。而且本发明方法简单，易于实现。
附图说明
图1为本发明频率合成器频率设计方法流程图。
图2为频率合成器原理框图。
图3为本发明锁相环环路滤波器频率响应曲线图。
具体实施方式
下面结合附图对本发明做进一步说明。
如图2所示，频率合成器中直接数字频率合成器在时钟激励下，输出信号REF，REF信号频率是Fref，时钟频率是Fclk，输出的信号REF经过锁相环频率合成器倍频后，输出信号RF，RF信号频率是Fo，锁相环频率合成器分频比是N时，频率关系满足：Fo＝N*Fref。如图1所示，本发明的频率合成器频率设计方法，包括如下步骤：
步骤一、根据公式N＝Fo/Fref计算出N的初始值，其中，Fo为频率合成器输出频率设计值，Fref为给定的直接数字频率合成器输出频率，N为锁相环频率合成器分频比，N是与Fo/Fref最接近的整数。
步骤二、修正步骤一计算出的锁相环频率合成器分频比N
判断关系式|Fclk-Fref×M|≤K×W1是否成立，如果成立，频合器输出杂散落在环路滤波器通带内，或难以被滤波器抑制，杂散较大，则将锁相环频率合成器分频比加1后，重新确定直接数字频率合成器输出频率Fref，即Fref＝Fo/N+1，根据重新确定的直接数字频率合成器输出频率Fref，再次判断关系式|Fclk-Fref×M|≤K×W1是否成立，重复上述过程，直到关系式不成立，说明频合器输出杂散会被环路滤波器抑制，杂散较小，则关系式|Fclk-Fref×M|≤K×W1不成立时的N值为修正后的锁相环频率合成器分频比。其中，M是与Fclk/Fref最接近的整数，W1是锁相环环路滤波器的带宽，如图3所示。Fclk是时钟频率，K是杂散偏移系数，K越大，锁相环环路滤波器对杂散的抑制越大，杂散越小，但是K越大，判定为杂散高的频点越多，计算量越大。K的取值由系统对杂散的要求决定，使经过频率筛选后的信号杂散满足要求。一般K取10。
步骤三、根据修正后的锁相环频率合成器分频比N，确定频率合成器中直接数字频率合成器输出频率Fref。
下面以一个输出信号频率为1000MHz～1500MHz的频率合成器为例。直接数字频率合成器输出参考频率为50MHz，直接数字频率合成器时钟频率为400MHz，锁相环环路滤波器带宽为100kHz。
采用传统设计方法，输出频率1000.05MHz时，分频比N＝20，Fref＝50.0025，Fref的8次谐波与时钟产生组合频率分量是20kHz，因此直接数字频率合成器输出在偏离主音20kHz处产生杂散，经锁相环后被放大201gN倍，即26dB，20kHz的杂散位于环路滤波器通带内，滤波器对该杂散没有抑制作用，设直接数字频率合成器输出杂散是-70dBc，则频率合成器最后输出杂散是-46dBc。
采用本发明设计方法，输出频率1000.05MHz时，分频比N初始值20，Fref＝50.0025，M＝8，K取10，计算400-8*50.0025＝-0.02MHz，小于10*100kHz，判断为真，N＝21，Fref＝47.621428，M＝8，计算400-8*47.621428＝19.028576MHz，大于10*100kHz，判断为假，故取N＝21，Fref＝47.621428MHz，此时杂散距离主音19.028576MHz，位于环路滤波器带外，抑制大于23dB，设直接数字频率合成器输出杂散是-70dBc，最后频率合成器输出杂散小于-67dBc，明显优于传统方法。

Claims (2)

1.一种频率合成器频率设计方法，用直接数字频率合成器的输出作为锁相环频率合成器的参考信号，锁相环频率合成器将直接数字频率合成器输出信号倍频，其特征在于：包括如下步骤：
步骤一、根据公式N＝Fo/Fref计算出N的初始值，其中，Fo为频率合成器输出频率设计值，Fref为给定的直接数字频率合成器输出频率，N为锁相环频率合成器分频比，N是与Fo/Fref最接近的整数；
步骤二、修正步骤一计算出的锁相环频率合成器分频比N
判断关系式|Fclk-Fref×M|≤K×W1是否成立，如果成立，则将锁相环频率合成器分频比加1后，重新确定直接数字频率合成器输出频率Fref，即Fref＝Fo/N+1，根据重新确定的直接数字频率合成器输出频率Fref，再次判断关系式|Fclk-Fref×M|≤K×W1是否成立，重复上述过程，直到关系式不成立，则关系式|Fclk-Fref×M|≤K×W1不成立时的N值为修正后的锁相环频率合成器分频比；其中，M是与Fclk/Fref最接近的整数，W1是锁相环环路滤波器的带宽，Fclk是时钟频率，K是杂散偏移系数；
步骤三、根据修正后的锁相环频率合成器分频比N，确定频率合成器中直接数字频率合成器输出频率Fref。
2.根据权利要求1所述的频率合成器频率设计方法，其特征在于：所述杂散偏移系数K取信为10。
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