CN103872128A - 垂直型半导体器件及其制造方法 - Google Patents

垂直型半导体器件及其制造方法 Download PDF

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Abstract

提供了一种垂直存储器件及其制造方法。垂直型半导体器件包括形成在半导体衬底的单元区中的公共源极区。沟道区形成在公共源极区上。沟道区具有预定高度和第一直径。漏极区形成在沟道区上。漏极区具有预定高度和比第一直径大的第二直径。第一栅电极包围沟道区。

Description

垂直型半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年12月14日向韩国知识产权局提交的申请号为10-2012-0146381的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种垂直型半导体器件，更具体而言，涉及一种垂直型半导体器件及其制造方法。
背景技术
便携式数字器件的分布率已经日益增加，并且已经对被嵌入在有限的尺寸中以用高速来处理大容量的数据的超高集成、超高速率以及超低功率的存储器件有了需要。
已经对垂直存储器件进行了积极地研究以满足这些需求。近来，垂直结构被引入到了作为下一代存储器件而备受关注的电阻存储器件中。
电阻存储器件是经由存取器件来选择存储器单元、改变与存取器件电连接的数据储存材料的电阻状态、以及储存数据的一种器件。作为阻变存储器件典型地有相变随机存取存储器（PCRAM）、电阻RAM（ReRAM）、磁阻RAM（MRAM）等。
可以利用二极管或晶体管作为阻变存储器件的存取器件。具体地，晶体管的阈值电压与二极管相比被控制得较低，且因而晶体管的操作电压可以减小，并且晶体管作为阻变存储器件的存取器件因应用垂直结构而已经再次受到关注。
更确切地说，由于必须对二极管施加1.1V或更大的电压，所以在减小二极管的操作电压上存在限制。此外，当二极管形成在字线上时，字线的电阻根据在单元中的位置而变化，以引起字线跳跃。
由于相关领域中的晶体管被形成为水平结构，所以减小率受到限制。然而，垂直晶体管可以充分地保证在有限的沟道区内的电流驱动能力。另外，因外部电阻部件而引起的压降可以经由源极电阻的减小而得到改善。
然而，当形成当前的垂直结构晶体管时，垂直结构晶体管通过刻蚀单元区中的半导体衬底来形成，并且水平结构晶体管形成在外围区的半导体衬底中。因此，期望的集成度因单元区与外围区之间的台阶而无法在随后的工艺中获得。另外，需要备用项来补偿比二极管更低的晶体管的电流驱动能力。
发明内容
一种示例性垂直型半导体器件可以包括：公共源极区，所述公共源极区形成在半导体衬底的单元区中；沟道区，所述沟道区形成在公共源极区上、并且具有预定高度和第一直径；漏极区，所述漏极区形成在沟道区上、并且具有预定高度和比第一直径大的第二直径；以及第一栅电极，所述第一栅电极包围沟道区。
一种制造示例性垂直型半导体器件的方法可以包括以下步骤：提供具有单元区和外围区的半导体衬底；将单元区的半导体衬底图案化以形成柱体结构；在柱体结构中形成从柱体结构的底部至预定高度的凹陷；以及形成第一栅电极以包围凹陷。
在以下标题为“具体实施方式”的部分描述这些和其它的特点、方面以及实施例。
附图说明
从如下结合附图的详细描述中将更加清楚地理解本公开的主题的以上和其它的方面、特征以及其它的优点，其中：
图1至图18是说明一种制造一种示例性垂直型半导体器件的方法的示图。
具体实施方式
在下文中，将参照附图来更加详细地描述示例性实施。在附图中，（a）是垂直型半导体器件的沿着第一方向（X方向，每个附图中的（c）中的A1-A2方向）、例如沿着字线方向的截面图，（b）是垂直型半导体器件的沿着第二方向（Y方向，每个附图中的（c）中的B1-B2方向）、例如沿着位线方向的截面图，（c）是垂直型半导体器件的平面图，以及（p）是垂直型半导体器件的外围区的截面图。
本文参照截面图描述示例性实施例，截面图是示例性实施例（以及中间结构）的示意性图示。照此，将可以预料到例如因制造技术和/或公差而引起的图示形状的变化。因而，示例性实施不应被解释为局限于本文所说明的区域的特定形状、而是可以包括例如缘于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。附图中相同的附图标记表示相同的元件。还要理解当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或还可以存在中间层。
图1至图18是说明一种制造一种示例性垂直型半导体器件的方法的示图。
参见图1，硬掩模105形成在半导体衬底101上。单元区和外围区由器件隔离层103来限定，并且在外围区中的有源区由器件隔离层103来限定。此时，仅对单元区选择性地执行离子注入工艺，以半导体衬底101的表面为基准在半导体衬底101中顺序形成漏极区、沟道区以及公共源极区。离子注入工艺可以在随后的工艺中执行。
半导体衬底101可以包括诸如硅（Si）、硅锗（SiGe）或者砷化镓（GaAs）的半导体材料，并且可以具有单层结构或多层结构。
如图2中所示，单元区的半导体衬底101沿着第二方向（Y方向）被图案化以形成第一图案结构。图2中的附图标记101A表示公共源极区，105表示硬掩模。尽管公共源极区101A已经被描述为在前形成，但是可替选地，公共源极区101A可以在随后的工艺中形成。
如图3中所示，第一绝缘层107和第二绝缘层109顺序形成在单元区中第一图案结构之间，然后被平坦化以暴露出硬掩模105的表面。这里，第一绝缘层107和第二绝缘层109可以包括相对于彼此具有不同刻蚀选择性的材料的组合。例如，第一绝缘层107可以由氧化物形成，而第二绝缘层109可以由具有比氧化物更高的刻蚀选择性的氮化物形成。
第一绝缘层107形成区可以在随后的工艺中用栅电极区来替换。因而，第一绝缘层107的高度可以基于期望的沟道高度。
在第一图案结构之间形成第一绝缘层107和第二绝缘层109之后，沿着第一方向（X方向）在半导体衬底上执行图案化工艺，以形成如图4中所示的第二图案结构。因此，暴露出半导体衬底101的在第二图案结构之间具有空间的表面。
在形成第二图案结构之后，如图5中所示，对半导体衬底101的暴露出的表面执行氧化工艺，以形成第一栅绝缘层111。第三绝缘层113形成在来自半导体衬底101的第二图案之间达预定高度。第三绝缘层113可以在随后的工艺中用栅电极来替换。因而，第三绝缘层113的高度可以等于第一绝缘层107的高度。另外，第三绝缘层113可以由具有与第一绝缘层107相同的刻蚀特性的材料形成。例如，第三绝缘层113可以由氧化物形成。
如图6中所示，保护材料形成在包括了第三绝缘层113的半导体衬底上，然后被回蚀以在第二图案结构的侧壁上形成保护层115。保护层115可以利用例如氮化物形成，并且可以保护第二图案结构的侧壁以防止半导体衬底101在随后的工艺中被凹陷。
图6说明了形成保护层115之后的状态。半导体衬底的表面用硬掩模105来覆盖，第二图案结构的侧壁用保护层115来覆盖，以及第三绝缘层113的表面被暴露出来。因此，第三绝缘层113和第一绝缘层107可以经由第三绝缘层113的暴露出的表面来被去除。
图7说明了去除了第一绝缘层107和第三绝缘层113的状态。柱体结构通过第一绝缘层107和第三绝缘层113的去除来形成。
如图8中所示，将半导体衬底101的通过第一绝缘层107和第三绝缘层113的去除而暴露出的表面凹陷至预定的深度。半导体衬底101可以利用各向同性湿法刻蚀工艺来凹陷。半导体衬底的凹陷的部分变成栅电极形成区200-1。
通过将半导体衬底101凹陷，致使半导体衬底101的在栅电极形成区200-1周围的部分的直径S1小于半导体衬底101的上部的直径S2。半导体衬底101的具有直径S1的部分可以在随后的工艺中形成沟道区。半导体衬底101的具有直径S2的上部可以在随后的工艺中形成漏极区。由于漏极区的直径S2比沟道区的直径S1大，如图8中所示，所以可以减小外部电阻部件，并且可以更加容易地控制栅电极。
如图9中所示，第二栅绝缘层117形成在栅电极形成区200-1中的半导体衬底101的暴露出的部分上。第二栅绝缘层117可以包括利用了Si、钽（Ta）、钛（Ti）、钡钛（BaTi）、钡锆（BaZr）、锆（Zr）、铪（Hf）、镧（La）、铝（Al）、钇（Y）、或锆硅（ZrSi）的氧化物的单层或多层。可替选地，第二栅绝缘层117可以包括利用了Si、Ta、Ti、BaTi、BaZr、Zr、Hf、La、Al、Y、或ZrSi的氮化物的单层或多层。
如图10中所示，电极材料119被形成在栅电极形成区200-1的内部。电极材料119可以是金属、金属合金、金属氮氧化物或者导电碳化合物。例如，电极材料119可以是钨（W）、铜（Cu）、氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）、氮化钼（MoN）、氮化铌（NbN）、氮化钛硅（TiSiN）、氮化钛铝（TiAlN）、氮化钛硼（TiBN）、氮化锆硅（ZrSiN）、氮化钨硅（WSiN）、氮化钨硼（WBN）、氮化锆铝（ZrAlN）、氮化钼硅（MoSiN）、氮化钼铝（MoAlN）、氮化钽硅（TaSiN）、氮化钽铝（TaAlN）、钛（Ti）、钼（Mo）、钽（Ta）、硅化钛（TiSi）、硅化钽（TaSi）、钛钨（TiW）、氮氧化钛（TiON）、氮氧化钛铝（TiAlON）、氮氧化钨（WON）、或氮氧化钽（TaON）。可替选地，电极材料119可以包括诸如掺杂的Si和掺杂的SiGe等的半导体材料。
如图11中所示，掩埋的电极材料119经由在第二图案结构之间的电极材料119的暴露出的表面被选择性地去除，使得剩余的电极材料119包围半导体衬底101的在栅电极形成区200-1周围的侧壁。结果，半导体衬底101的被电极材料119包围的部分用作沟道区CH。如图8中所述，半导体衬底101被凹陷而减小了沟道区的直径。因而，在沟道区之上的漏极区D可以被形成为具有比沟道区（CH）大的直径。因而，可以减小用于漏极区的外部电阻部件。
图12说明了第四绝缘层121被掩埋在柱体结构之间以将单元隔开的状态。从图12中可以看出电极材料119包围沟道区CH。
随后，执行用于在外围区中形成晶体管的工艺。首先，如图13中所示，去除硬掩模105，并且第三栅氧化物层123和第一导电层125顺序形成在包括了单元区和外围区（图13p）的半导体衬底上。附图标记300表示通过图1至图12所示的工艺形成的单元区的底结构。
可替选地，如果图1中的器件隔离工艺之后未执行用于形成漏极区、沟道区以及公共源极区的离子注入工艺，则可以在去除单元区的硬掩模105之后对单元区的半导体衬底101执行离子注入工艺以形成公共源极区、沟道区以及漏极区。
即使以上述工艺之中的任意工艺形成公共源极区、沟道区以及漏极区，晶体管也可以基于注入到每个区的杂质的导电类型而是NMOS型、PMOS型或者碰撞-电离MOS（I-MOS）型。特别地，晶体管可以是NMOS型。
如果形成NMOS晶体管，则可以将N型离子注入到公共源极区101A和漏极区D中，并且可以将P型离子注入到沟道区CH中。如果形成PMOS晶体管，则可以将P型离子注入到公共源极区101A和漏极区D中，并且可以将N型离子注入到沟道区CH中。
另一方面，如果形成I-MOS晶体管，则可以将N+型离子注入到公共源极区101A中，可以将P+型离子注入到漏极区D中，以及可以将P-型离子、N-型离子或者它们的组合注入到沟道区CH中。可替选地，可以将P+型离子注入到公共源极区101A中，可以将N+型离子注入到漏极区D中，以及可以将P-型离子、N-型离子或者它们的组合注入到沟道区CH中。
如图14中所示，由于要形成连接至具有包围结构的垂直晶体管并且形成在单元区的底结构300中、以及用作数据储存单元的存储器单元，所以在单元区中的第一导电材料125和第三栅氧化物层123被去除。第二导电层127、阻障金属层（barrier metal layer）129、第三导电层131以及硬掩模133顺序形成在包括了单元区和外围区的半导体衬底上。
这里，第二导电层127、阻障金属层129以及第三导电层131用作单元区中的下电极。第一导电层125、第二导电层127、阻障金属层129以及第三导电层131用作外围区中的晶体管的栅电极。
第一导电层125、第二导电层127以及第三导电层131各自可以由W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN、TaAlN、Ti、Mo、Ta、TiSi、TaSi、TiW、TiON、TiAlON、WON、TaON、或者诸如掺杂的Si或掺杂的SiGe的半导体材料等形成。
如图15中所示，在单元区中，硬掩模133、第三导电层131、阻障金属层129以及第二导电层127被图案化以暴露出形成在单元区中的第四绝缘层121的上表面。因而，形成下电极层叠。第五绝缘层135形成在下电极层叠之间。
如图16中所示，外围区中的硬掩模133、第三导电层131、阻障金属层129、第二导电层127、第一导电层125以及第三栅氧化物层123被图案化以形成栅层叠G。
如图17中所示，与外围区中的半导体衬底101接触的接触部137被形成，并且在包括了接触部137的整个外围区的半导体衬底上形成第六绝缘层139。第六绝缘层139用以当单元区中的硬掩模133在后续的工艺中被去除时保护形成在外围区中的图案。
图18仅说明了单元区，说明了形成有垂直晶体管的底结构300。下电极层叠127、129以及131形成在底结构300上。数据储存材料143与下电极层叠127、129以及131电连接，并且导线层145被形成。
具体地，在执行图17中所示的工艺之后，去除在单元区中的硬掩模133，而在相邻的第五绝缘层135之间形成空间。在第五绝缘层135的侧壁上形成间隔件绝缘层141，将数据储存材料143掩埋在空间内，以及在包括了数据储存材料143的半导体衬底上形成导线层145，使得可以形成图18中所示的结构。
数据储存材料143可以包括用于PCRAM的材料、用于ReRAM的材料、用于自旋转移扭矩磁阻RAM（STTMRAM）的材料、以及用于聚合物RAM（PoRAM）的材料。例如，如果垂直存储器件是PCRAM，则数据储存材料可以是碲（Te）、硒（Se）、锗（Ge）、锑（Sb）、铋（Bi）、铅（Pb）、锡（Sn）、砷（As）、硫（S）、硅（Si）、磷（P）、氧（O）、氮（N）、它们的化合物、或者它们的合金。
图18中所示的用于形成数据储存材料的方法是说明性的，适用的各种方法中的任何一种都可以使用。
公共源极区101A经由离子注入工艺来形成的实例仅是说明性的。可替选地，线图案的导线层可以被形成为公共源极区101A。
已经说明了将垂直型半导体器件形成为单层的实例。然而，一个示例性垂直型半导体器件可以被形成为层叠的结构，诸如多层次层叠结构。可替选地，一个示例性半导体器件可以具有图18中所示的单元结构，其中，单元结构基于导线层以镜像型顺序、对称地层叠，或者单元结构基于公共源极区以镜像型对称层叠。
本发明的以上实施例是说明性的，而不是限制性的。各种替换和等同形式是可能的。本发明不受本文描述的实施例限制。本发明也不局限于任何特定类型的半导体器件。其他增加、删减或修改结合本公开是明显的，并且意在落入所附权利要求的范围内。

Claims (22)

1.一种垂直型半导体器件，包括：
公共源极区，所述公共源极区形成在半导体衬底的单元区中；
沟道区，所述沟道区形成在所述公共源极区上、并且具有预定高度和第一直径；
漏极区，所述漏极区形成在所述沟道区上、并且具有预定高度和比所述第一直径大的第二直径；以及
第一栅电极，所述第一栅电极包围所述沟道区。
2.如权利要求1所述的垂直型半导体器件，还包括：
存储器单元，所述存储器单元形成在所述漏极区上。
3.如权利要求2所述的垂直型半导体器件，其中，所述存储器单元包括：相变随机存取存储器PCRAM、阻变随机存取存储器ReRAM、自旋转移扭矩磁阻随机存取存储器STTMRAM、或者聚合物随机存取存储器PoRAM。
4.如权利要求1所述的垂直型半导体器件，还包括：
下电极，所述下电极形成在所述漏极区上。
5.如权利要求4所述的垂直型半导体器件，还包括形成在所述半导体衬底的外围区上的第二栅电极，
其中，所述第二栅电极与所述单元区的所述下电极同时形成。
6.如权利要求4所述的垂直型半导体器件，还包括：
数据储存材料，所述数据储存材料形成在所述下电极上。
7.如权利要求6所述的垂直型半导体器件，其中，所述数据储存材料包括碲Te、硒Se、锗Ge、锑Sb、铋Bi、铅Pb、锡Sn、砷As、硫S、硅Si、磷P、氧O、氮N、它们的化合物或者它们的合金。
8.一种制造垂直型半导体器件的方法，所述方法包括以下步骤：
提供具有单元区和外围区的半导体衬底；
将所述单元区的所述半导体衬底图案化以形成柱体结构；
在所述柱体结构中，形成从所述柱体结构的底部至预定高度的凹陷；以及
形成第一栅电极以包围所述凹陷。
9.如权利要求8所述的方法，其中，形成所述柱体结构的步骤包括以下步骤：
将所述单元区的所述半导体衬底图案化以形成第一图案结构；
在所述第一图案结构之间的所述半导体衬底上形成第一绝缘层达预定高度；
在所述第一图案结构之间，在所述第一绝缘层上形成第二绝缘层；
将所述单元区的所述半导体衬底图案化以形成第二图案结构；
在所述半导体衬底的暴露出的表面上形成第一栅绝缘层；
在所述第二图案结构之间形成第三绝缘层达预定高度；
在所述第二图案结构的侧壁上和所述第三绝缘层上形成保护层；以及
去除所述第一绝缘层和所述第三绝缘层。
10.如权利要求9所述的方法，其中，所述第一绝缘层包括具有与所述第二绝缘层的刻蚀选择性不同的刻蚀选择性的材料。
11.如权利要求9所述的方法，其中，所述第一绝缘层包括具有与所述第二绝缘层的刻蚀选择性相同的刻蚀选择性的材料。
12.如权利要求8所述的方法，还包括以下步骤：
在形成所述柱体结构之前，在所述半导体衬底中形成公共源极区、沟道区以及漏极区。
13.如权利要求12所述的方法，其中，形成沟道区的步骤包括以下步骤：
形成从所述柱体结构的底部至预定高度的沟道区。
14.如权利要求8所述的方法，还包括以下步骤：
在形成第一栅电极之后，在半导体衬底中形成公共源极区、沟道区以及漏极区。
15.如权利要求14所述的方法，其中，形成沟道区的步骤包括以下步骤：
形成从所述柱体结构的底部至预定高度的沟道区。
16.如权利要求8所述的方法，还包括以下步骤：
在所述凹陷中形成第一栅电极之前，在所述半导体衬底的暴露出的部分和所述凹陷上形成栅绝缘层。
17.如权利要求8所述的方法，还包括以下步骤：
在形成第一栅电极之后，在所述柱体结构之间形成绝缘层。
18.如权利要求8所述的方法，还包括以下步骤：
在形成第一栅电极之后，同时在所述单元区的所述柱体结构上形成电极层和在所述外围区的所述半导体衬底上形成第二栅电极。
19.如权利要求18所述的方法，其中，形成电极层和第二栅电极的步骤包括以下步骤：
在所述单元区和所述外围区上顺序形成栅氧化物层和第一导电层；
去除在所述单元区中的所述栅氧化物层和所述第一导电层；
在所述单元区和所述外围区上形成第二导电层；
将在所述单元区中的所述第二导电层图案化，以形成与每个所述柱体结构电连接的电极层；以及
将在所述外围区中的所述第二导电层、所述第一导电层以及所述栅氧化物层图案化，以形成第二栅电极。
20.如权利要求19所述的方法，还包括以下步骤：
在所述电极层上形成数据储存材料。
21.如权利要求8所述的方法，还包括以下步骤：
在每个所述柱体结构上形成存储器单元。
22.如权利要求21所述的方法，其中，形成存储器单元的步骤包括以下步骤：
同时在所述单元区的每个所述柱体结构上形成电极层以与每个所述柱体结构电连接、和在所述外围区的所述半导体衬底上形成第二栅电极；以及
在所述电极层上形成数据储存材料。
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