CN116056465A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。一种半导体器件可以包括：第一线；第二线，其设置在第一线之上，以与第一线间隔开；可变电阻层，其设置在第一线和第二线之间；选择器层，其插置于可变电阻层和第二线之间；第一电介质层，其包括电介质材料并且设置在第一线上和可变电阻层和选择器层的侧壁上；以及第二电介质层，其设置在第一电介质层上，其中，选择器层包括第一电介质层中所包括的电介质材料和掺杂在电介质材料中的掺杂剂。

Description

半导体器件及其制造方法
相关申请的交叉引用
本专利文件要求于2021年10月28日提交的第10-2021-0145521号韩国专利申请的优先权，其通过引用被整体合并于此。
技术领域
本专利文件公开的技术和实施方式涉及存储电路或存储器件及其在电子器件或电子系统中的应用。
背景技术
近来，随着电子设备趋于小型化、低功耗、高性能、多功能化等，在本领域已对能够在多种电子设备(诸如计算机、便携式通信设备等)中存储信息的半导体器件产生需求，并且已对该半导体器件的进行了研究。这样的半导体器件能够根据被施加的电压或电流通过在不同的电阻状态之间切换来存储数据。半导体器件可以包括电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)以及电熔丝(E-fuse)等。
发明内容
本专利文件中的公开技术包括存储电路或存储器件及其在电子器件或电子系统以及电子器件的多种实施方式中的应用，其中电子器件包括能够减小工艺难度以及确保可拓展性的半导体器件。
在一个方面，半导体器件可以包括：第一线；第二线，其设置在第一线上方，以与第一线间隔开；可变电阻层，其设置在第一线和第二线之间；选择器层，其插置于可变电阻层和第二线之间；第一电介质层，其包括电介质材料并且设置在第一线上和可变电阻层和选择器层的侧壁上；以及第二电介质层，其设置在第一电介质层上，其中，选择器层包括第一电介质层中包括的电介质材料和掺杂在电介质材料中的掺杂剂。
在另一个方面，用于制造半导体器件的方法可以包括：在衬底之上形成第一线；在第一线上形成可变电阻层；在第一线和可变电阻层上形成第一电介质层；在第一电介质层上形成第二电介质层；移除第二电介质层的一部分以暴露第一电介质层的一部分；以及通过执行离子注入工艺将掺杂剂添加到第一电介质层的暴露的部分以将第一电介质层转化成选择器层。
附图说明
图1A和图1B示出了基于本公开技术的一些实施方式的半导体器件。
图1C示出了基于本公开技术的一些实施方式的可变电阻层中所包括的磁性隧道结(MTJ)结构的示例。
图2A至图2F是示出基于本公开技术的一些实施方式的用于制造半导体器件的示例方法的剖视图。
图3示出了基于本公开技术的一些实施方式的半导体器件的另一个示例。
图4示出了基于本公开技术的一些实施方式的半导体器件的又一个示例。
具体实施方式
在下文中，将参考附图详细地描述本公开的多种实施例。
图1A和图1B示出了基于本公开技术的一些实施方式的半导体器件。图1A是立体图，以及图1B是沿图1A的A-A'线截取的剖视图。
参考图1A和图1B，半导体器件可以包括交叉点结构，该交叉点结构包括衬底100、第一线110、第二线130以及存储单元120，第一线110形成在衬底100之上并在第一方向延伸，第二线130形成在第一线110之上，以与第一线110间隔开并在与第一方向交叉的第二方向延伸，以及存储单元120设置在第一线110和第二线130之间的第一线110和第二线130的交叉处。
衬底100可以包括诸如硅的半导体材料。可以在衬底100中形成所需要的下部结构(未示出)。例如，衬底100可以包括与第一线110和/或第二线130电连接的驱动电路(未示出)以控制存储单元120的操作。
第一线110和第二线130可以分别连接到存储单元120的下端和上端，并且可以向存储单元120提供电压或电流以驱动存储单元120。当第一线110用作字线时，第二线130可以用作位线。相反地，当第一线110用作位线时，第二线130可以用作字线。第一线110和第二线130可以包括具有多种导电材料中的一个或更多个的单层结构或多层结构。导电材料的示例可以包括金属、金属氮化物、或导电碳材料、或其组合，但不限于此。例如，第一线110和第二线130可以包括钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、铝(Al)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pb)、钨氮化物(WN)、钨硅化物(WSi)、钛氮化物(TiN)、硅钛氮化物(TiSiN)、钛铝氮化物(TiAlN)、钽氮化物(TaN)、钽硅氮化物(TaSiN)、钽铝氮化物(TaAlN)、碳(C)、硅碳化物(SiC)、或硅碳氮化物(SiCN)、或其组合。
存储单元120可以布置成具有沿着第一方向和第二方向的行和列的矩阵，使得第一线110和第二线130之间的交叉区域重叠。在一个实施方式中，存储单元120中的每一个的尺寸可以与第一线110和第二线130的每一个对应对之间的交叉区域的尺寸基本相同或比其小。在另一种实施方式中，存储单元120中的每一个的尺寸可以大于第一线110和第二线130的每一个对应对之间的交叉区域的尺寸。
第一线110、第二线130与存储单元120之间的空间可以利用电介质材料来填充。
存储单元120可以包括堆叠结构，堆叠结构包括下电极层121、可变电阻层122、中间电极层123、选择器层124和上电极层125。
下电极层121可以插置于第一线110和可变电阻层122之间并且设置在存储单元120中的每一个的最下部。下电极层121可以用作第一线110中对应的一个和存储单元120中的每一个的剩余部分(例如，元件122、123、124和125)之间的承载电压或电流的电路节点。中间电极层123可以插置于可变电阻层122和选择器层124之间。中间电极层123可以在将可变电阻层122和选择器层124彼此物理地间隔开的同时，将可变电阻层122和选择器层124彼此电连接。上电极层125可以设置在存储单元120的最上部并且用作存储单元120的其余部分和第二线130中对应的一个之间的电压或电流的传输路径。
下电极层121、中间电极层123以及上电极层125可以分别包括具有多种导电材料(诸如金属、金属氮化物、导电碳材料或其组合)的单层结构或多层结构。例如，下电极层121、中间电极层123以及上电极层125可以包括钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、铝(Al)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pb)、钨氮化物(WN)、钨硅化物(WSi)、钛氮化物(TiN)、钛硅氮化物(TiSiN)、钛铝氮化物(TiAlN)、钽氮化物(TaN)、钽硅氮化物(TaSiN)、钽铝氮化物(TaAlN)、碳(C)、硅碳化物(SiC)，或硅碳氮化物(SiCN)或其组合。
下电极层121、中间电极层123以及上电极层125可以包括彼此相同的材料或彼此不同的材料。
下电极层121、中间电极层123以及上电极层125可以具有彼此相同的厚度或彼此不同的厚度。
可变电阻层122可以用于利用可变电阻层122的不同的电阻状态(例如，利用高电阻状态和低电阻状态来代表数字电平“1”和数字电平“0”)通过将可变电阻层122设置为所期望的电阻状态来存储数据，以及用于根据所施加的电压或电流通过在不同的电阻状态之间切换来改变所存储的数据比特位。可变电阻层122可以具有包括用于RRAM、PRAM、MRAM、FRAM或其他的至少一种材料的单层结构或多层结构。例如，可变电阻层122可以包括金属氧化物(诸如，过渡金属氧化物或钙钛矿基氧化物)、相变材料(诸如，硫族化物基材料)、铁磁材料、铁电材料或其他。尽管在本实施方式中描述了可变电阻层122，但其他实施方式也是可能的。例如，存储单元120可以包括能够以多种方式存储数据的其他存储层，而不限于可变电阻层122。
在一些实施方式中，可变电阻层122可以包括磁性隧道结(MTJ)结构。对此将参考图1C来进行说明。
图1C示出了可变电阻层122中所包括的磁性隧道结(MTJ)结构的示例。
可变电阻层122可以包括MTJ结构，MTJ结构包括具有可变磁化方向的自由层13、具有固定磁化方向的固定层15以及插置于自由层13和固定层15之间的隧穿势垒层14。
在MTJ结构中，自由层13可以具有不同的磁化方向中的一个或不同的电子自旋方向中的一个以切换自由层13的极性，导致了电阻值的改变。在一些实施方式中，自由层13的极性根据对MTJ结构施加电压信号或电流信号(例如，超过特定阈值的驱动电流)而被改变或被翻转。由于自由层13的极性变化，自由层13和固定层15具有不同的磁化方向或者不同的电子自旋方向，这允许可变电阻层122存储不同的数据或者代表不同的数据比特位。自由层13还可以被称为储存层。自由层13的磁化方向可以与自由层13、隧穿势垒层14和固定层15的表面基本垂直。换句话说，自由层13的磁化方向可以与自由层13、隧穿势垒层14和固定层15的堆叠方向基本平行。因此，自由层13的磁化方向可以在向下方向和向上方向之间改变。自由层13的磁化方向的变化可以是由所施加的电流或电压而生成的自旋转移力矩引起的。
自由层13可以具有包括铁磁材料的单层结构或多层结构。例如，自由层13可以包括基于Fe、Ni或Co的合金(例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Co-Fe合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金，或者Co-Fe-B合金，或其他)，或者可以包括金属堆叠(诸如Co/Pt或Co/Pd或其他)。
在数据读取操作和数据写入操作两者中，隧穿势垒层14可以允许电子的隧穿。在用于存储新数据的写入操作中，高写入电流可以被引导通过隧穿势垒层14以改变自由层13的磁化方向，并且因此改变用于写入新数据比特位的MTJ的电阻状态。在读取操作中，低读取电流可以被引导通过隧穿势垒层14而不改变自由层13的磁化方向，以在现有的自由层13的磁化方向下测量MTJ的现有的电阻状态，以读取MTJ中的所存储的数据比特位。隧穿势垒层14可以包括电介质氧化物，诸如MgO、CaO、SrO、TiO、VO或NbO或其他。
固定层15可以具有在自由层13的磁化方向改变时保持不变的固定的磁化方向。固定层15可以被称为参考层。在一些实施方式中，固定层15的磁化方向可以固定在向下的方向。在一些实施方式中，固定层15的磁化方向可以固定在向上的方向。
固定层15可以具有包括铁磁材料的单层结构或多层结构。例如，固定层15可以包括基于Fe、Ni或Co的合金(例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Co-Fe合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金，或Co-Fe-B合金)，或可以包括金属堆叠(诸如Co/Pt或Co/Pd或其他)。
如果可变电阻层122被施加电压或电流，自由层13的磁化方向可以通过自旋转移力矩而被改变。在一些实施方式中，当自由层13和固定层15的磁化方向彼此平行时，可变电阻层122可以处于低电阻状态，且这可以指示数字数据比特位“0”。相反地，当自由层13和固定层15的磁化方向彼此反平行时，可变电阻层122可以处于高电阻状态，且这可以指示数字数据比特位“1”。在一些实施方式中，可变电阻层122能够被配置为当自由层13和固定层15的磁化方向彼此平行时存储数据比特位“1”，以及当自由层13和固定层15的磁化方向彼此反平行时存储数据比特位“0”。
在一些实施方式中，可变电阻层122还可以包括执行多种功能的一个或更多个层以提高MTJ结构的特性。例如，可变电阻层122还可以包括缓冲层11、下层12、间隔层16、磁校正层17和覆盖层18中的至少一个。
下层12可以设置在自由层13下方并且用来提高自由层13的垂直磁晶各向异性。下层12可以具有包括金属、金属合金、金属氮化物或金属氧化物或其组合的单层结构或多层结构。
缓冲层11可以设置在下层12之下以促进下层12的晶体生长，因此提高自由层13的垂直磁晶各向异性。缓冲层11可以具有包括金属、金属合金、金属氮化物或金属氧化物或其组合的单层结构或多层结构。而且，缓冲层11可以由具有与底电极(未示出)的良好的相容性的材料形成或包括该材料以解决底电极和下层12之间的晶格常数不匹配。例如，缓冲层11可以包括钽(Ta)。
间隔层16可以插置于磁校正层17和固定层15之间，并且用作磁校正层17和固定层15之间的缓冲。间隔层16可以用于提高磁校正层17的特性。间隔层16可以包括诸如钌(Ru)的贵金属。
磁校正层17可以用于抵消由固定层15引起的杂散磁场的影响。在这种情况下，固定层15的杂散磁场的效应可以减小，并且因此自由层13中的偏置磁场可以减少。磁校正层17可以具有与固定层15的磁化方向反平行的磁化方向。在实施方式中，当固定层15具有向下的磁化方向时，磁校正层17可以具有向上的磁化方向。相反地，当固定层15具有向上的磁化方向时，磁校正层17可以具有向下磁化方向。磁校正层17可以通过间隔层16与固定层15交换耦合以形成合成反铁磁(SAF)结构。磁校正层17可以具有包括铁磁材料的单层结构或多层结构。
在这个实施方式中，磁校正层17位于固定层15之上，但磁校正层17可以设置在不同的位置处。例如，当磁校正层17与MTJ结构分离地被图案化时，磁校正层17可以位于MTJ结构之上、之下或与其邻近。
覆盖层18可以用于保护可变电阻层122和/或用作图案化可变电阻层122的硬掩模。在一些实施方式中，覆盖层18可以包括多种导电材料，例如金属。在一些实施方式中，覆盖层18可以包括具有几乎没有或少量针孔和对于湿刻蚀和/或干刻蚀的高耐受性的金属材料。在一些实施方式中，覆盖层18可以包括金属、氮化物或氧化物或其组合。例如，覆盖层18可以包括贵金属，例如钌(Ru)。
覆盖层18可以具有单层结构或多层结构。在一些实施方式中，覆盖层18可以具有包括氧化物或金属或其组合的多层结构。例如，覆盖层18可以具有氧化层、第一金属层和第二金属层的多层结构。
用于解决固定层15和磁校正层17之间的晶格结构差异和晶格常数不匹配的材料层(未示出)可以插置于固定层15和磁校正层17之间。例如，这种材料层可以是非晶的并且可以包括金属、金属氮化物或金属氧化物。
选择器层124可以用于控制对于可变电阻层122的访问。为此，选择器层124可以根据施加到选择器层124的电压或电流的大小来控制电流的流动。例如，选择元件124可以在所施加的电压的大小小于预先确定的阈值时，阻断或基本上限制流过存储单元120的电流，以及在所施加的电压的大小等于或大于阈值时，允许流过存储单元120的电流突然地增加。在一些实施方式中，选择器层124可以包括MIT(金属绝缘体转换)材料，例如NbO2、TiO2、VO2、WO2或其他。在一些实施方式中，选择器层124可以包括MIEC(混合离子电子导电)材料，例如ZrO2(Y2O3)、Bi2O3-BaO、(La2O3)x(CeO2)1-x或其他。在一些实施方式中，选择器层124可以包括具有硫族化物材料(诸如Ge2Sb2Te5、As2Te3、As2、As2Se3或其他)的OTS(双向阈值切换)材料。在一些实施方式中，选择器层124可以包括隧穿绝缘材料，例如硅氧化物、硅氮化物、金属氧化物或其他。隧穿绝缘层的厚度足够小以在给定的电压或给定的电流下允许电子的隧穿。选择器层124可以包括单层结构或多层结构。
在一个实施方式中，选择器层124可以被配置为执行阈值切换操作。术语“阈值切换操作”可以指示在外部电压被施加到选择器层124时导通或关断选择器层124的操作。外部电压的绝对值可以逐渐地增加或减小。当施加到选择器层124的外部电压的绝对值增加时，选择器层124可以在外部电压的绝对值大于第一阈值电压时被导通为导电以允许电流流过。一旦选择器层124被导通，外部电压的增加将引起流过其的操作电流非线性地增加。当在选择器层124被导通之后施加到选择器层124的外部电压的绝对值减小时，流过选择器层124的操作电流非线性地减小。当施加到选择器层124的外部电压的绝对值进一步减小到小于第二阈值电压的低电压值时，选择器层124变得不导电并且流过选择器层124的操作电流被切断。因此，执行阈值切换操作的选择器层124可以具有非记忆操作特性。
在一些实施方式中，选择器层124可以包括具有掺杂剂的掺杂电介质材料。选择器层124可以包括具有掺杂剂的氧化物、具有掺杂剂的氮化物或具有掺杂剂的氮氧化物或其组合，例如硅氧化物、钛氧化物、铝氧化物、钨氧化物、铪氧化物、钽氧化物、铌氧化物、硅氮化物、钛氮化物、铝氮化物、钨氮化物、铪氮化物、钽氮化物、铌氮化物、硅氮氧化物、钛氮氧化物、铝氮氧化物、钨氮氧化物、铪氮氧化物、钽氮氧化物或铌氮氧化物或其组合。掺杂到选择器层124的掺杂剂可以包括n型掺杂剂或p型掺杂剂，并且例如通过离子注入工艺被添加。掺杂剂的示例可以包括硼(B)、氮(N)、碳(C)、磷(P)、砷(As)、铝(Al)、硅(Si)和锗(Ge)中的一个或更多个。例如，选择器层124可以包括砷(As)掺杂硅氧化物或锗(Ge)掺杂硅氧化物。
为形成高密度交叉点阵列，可变电阻层122和选择器层124已通常形成在相同元件的上部和下部上。可变电阻层122和选择器层124可以通过沉积用于形成可变电阻层122和选择器层124的材料层和通过执行图案化工艺来对材料层进行刻蚀而形成。在这种情况下，可变电阻层122可以通过IBE(离子束刻蚀)来刻蚀，而选择器层124可以通过RIE(反应离子刻蚀)来刻蚀。由于用于可变电阻层122和选择器层124的刻蚀方法彼此不同，在可变电阻层122和选择器层124中的一个被刻蚀时，需要单独的钝化工艺以保护可变电阻层122和选择器层124中的另一个。然而，选择适合于可变电阻层122和选择器层124两者的材料和工艺很难。因此，集成工艺需要大量资源且工艺变得复杂。尽管集成工艺复杂，对于每一个器件却积累了更多的集成损坏且工艺裕度变小。因此，很难扩大为大阵列和按比例缩小。
为了克服这些问题，在本公开技术的实施方式中，在对存储单元120的上部进行图案化期间，选择器层124可以通过执行离子注入工艺经由自对准方法来形成，而不是执行单独的图案化工艺。根据实施方式，由于在形成选择器层124之前，可以只对可变电阻层122执行图案化工艺，并且没有用于选择器层124的图案化工艺，因此当对可变电阻层122进行图案化时能够避免对于选择器层124的损坏，并且在形成选择器层124期间，可以防止对于可变电阻层122的损坏。此外，由于只对可变电阻层122执行图案化工艺，因此能够只考虑可变电阻层122的而无需考虑选择器层124来通过选择适当的材料和工艺执行钝化工艺。
用于形成选择器层124的工艺可以稍后在本专利文件中参考图2A至图2F来详细地描述。
在一些实施方式中，选择器层124可以通过在用于选择器层124的材料层中形成的掺杂区执行阈值切换操作。因此，阈值切换操作区的尺寸可以通过掺杂剂的分布面积来控制。掺杂剂可以在用于选择器层124的材料层中形成用于电荷载流子的陷阱位点。陷阱位点可以基于施加到选择器层124的外部电压来捕获在选择器层124中移动的电荷载流子。陷阱位点因此提供阈值切换特性并且用于执行阈值切换操作。
选择元素矩阵层124A可以设置在第一线110、下电极层121、可变电阻层122、中间电极层123和选择器层124以及层间电介质层140之间。因此，选择元素矩阵层124A可以形成在第一线110的暴露的上表面上和下电极层121、可变电阻层122、中间电极层123和选择器层124的侧壁上。
选择元素矩阵层124A可以包括电介质层。例如，选择元素矩阵层124A可以包括氧化物、氮化物、氮氧化物或其组合。氧化物、氮化物和/或氮氧化物的示例可以包括硅氧化物、钨氧化物、钛氧化物、钒氧化物、铬氧化物、铂氧化物、铝氧化物、铜氧化物、锌氧化物、镍氧化物、钴氧化物、铅氧化物、锰氧化物、铌氧化物、铪氧化物、硅氮化物、钨氮化物、钛氮化物、钒氮化物、铬氮化物、铂氮化物、铝氮化物、铜氮化物、锌氮化物、镍氮化物、钴氮化物、铅氮化物、锰氮化物、铌氮化物、铪氮化物、硅氮氧化物、钨氮氧化物、钛氮氧化物、钒氮氧化物、铬氮氧化物、铂氮氧化物、铝氮氧化物、铜氮氧化物、锌氮氧化物、镍氮氧化物、钴氮氧化物、铅氮氧化物、锰氮氧化物、铌氮氧化物，或铪氮氧化物，或其组合。
在一些实施方式中，存储单元120中的每一个可以包括顺序地堆叠的下电极层121、可变电阻层122、中间电极层123、选择器层124和上电极层125。然而，存储单元120可以具有不同的结构。在一些实施方式中，可以省略下电极层121、中间电极层123和上电极层125中的至少一个。在一些实施方式中，除图1B所示的层121至125之外，存储单元120还可以包括用于提高存储单元120的特性或改善制造工艺的一个或更多个层(未示出)。
在一些实施方式中，多个存储单元120中的邻近存储单元可以按照预先确定的间隔彼此间隔开，并且多个存储单元120之间可以存在沟槽。邻近存储单元120之间的沟槽可以具有如下范围内的高度对宽度的比率(即，高宽比)：从1：1至40：1、从10：1至40：1、从10：1至20：1、从5：1至10：1、从10：1至15：1、从1：1至25：1、从1：1至30：1、从1：1至35：1或从1：1至45：1。
在一些实施方式中，沟槽可以具有与衬底100的上表面基本垂直的侧壁。在一些实施方式中，邻近沟槽可以彼此间隔开相同或类似的距离。
在一些实施方式中，半导体器件可以还包括除第一线110、存储单元120和第二线130之外的其他的层。例如，在第一线110和下电极层121之间还可以形成下电极接触，以及在第二线130和上电极层125之间还可以形成上电极接触。
尽管已经描述了一个交叉点结构，两个或更多个交叉点结构可以在与衬底100的顶表面垂直的垂直方向上堆叠。
存储单元120可以包括通过单独的图案化工艺形成的可变电阻层122以及通过自对准方法而不是执行单独的图案化工艺来形成的选择器层124。选择器层124可以包括具有掺杂剂的电介质层。
将参考图2A至2F来说明用于制造半导体器件的方法。
参考图2A，第一线210可以形成在其中形成有预先确定的结构的衬底200之上。第一线210可以通过如下来形成：在衬底200之上形成具有用于形成第一线210的沟槽的第一层间电介质层301；形成用于第一线210的导电层；以及使用在第一方向上延伸的线形掩模图案刻蚀导电层。
然后，下电极层221、可变电阻层222和中间电极层223可以形成在第一线210之上。下电极层221、可变电阻层222和中间电极层223可以通过形成用于形成下电极层221、可变电阻层222、中间电极层223的材料层和通过使用硬掩模图案刻蚀材料层来形成。
根据实施方式，由于用于形成可变电阻层222的图案化工艺在形成选择器层(参见图2E的附图标记224)之前执行，因此能够避免对于在后续工艺中形成的选择器层224的集成损坏。此外，当对可变电阻层222进行图案化时，由于无需考虑选择器层224，因此可以通过只考虑可变电阻层222的特性来选择用于可变电阻层222的更适当的工艺。
参考图2B，用于形成选择器层224的选择元素矩阵层224A可以在图2A的结构上形成。
选择元素矩阵层224A可以是能够通过离子注入工艺将掺杂剂添加到选择元素矩阵层224A来形成选择器层224的层。
选择元素矩阵层224A可以共形地在图2A的结构上形成，使得选择元素矩阵层224A可以形成以覆盖暴露的第一线210、下电极层221、可变电阻层222和中间电极层223。
选择元素矩阵层224A可以包括电介质层。例如，选择元素矩阵层224A可以包括氧化物、氮化物、氮氧化物或其组合。氧化物、氮化物和/或氮氧化物的示例可以包括硅氧化物、钨氧化物、钛氧化物、钒氧化物、铬氧化物、铂氧化物、铝氧化物、铜氧化物、锌氧化物、镍氧化物、钴氧化物、铅氧化物、锰氧化物、铌氧化物、铪氧化物、硅氮化物、钨氮化物、钛氮化物、钒氮化物、铬氮化物、铂氮化物、铝氮化物、铜氮化物、锌氮化物、镍氮化物、钴氮化物、铅氮化物、锰氮化物、铌氮化物、铪氮化物、硅氮氧化物、钨氮氧化物、钛氮氧化物、钒氮氧化物、铬氮氧化物、铂氮氧化物、铝氮氧化物、铜氮氧化物、锌氮氧化物、镍氮氧化物、钴氮氧化物、铅氮氧化物、锰氮氧化物、铌氮氧化物或铪氮氧化物或其组合。
设置在中间电极层223之上的选择元素矩阵层224A的部分可以是能够通过离子注入工艺而以自对准方法形成选择器层224的部分。因此，选择元素矩阵层224A的该部分厚度可以被确定为与选择器层224的厚度相对应。
参考图2C，层间电介质层240可以在选择元素矩阵层224A之上形成。
在中间电极层223之上的选择元素矩阵层224A之上的层间电介质层240的部分的厚度可以被确定为与在后续工艺中形成在孔(参见图2D的附图标记H)中的第二线(参见图2F的附图标记230)的厚度相对应。尽管被描述为孔，其他的实施方式也是可能的。例如，具有多种形状的空的空间能够通过移除层间电介质层的一部分来代替孔而被提供。对于与孔有关的结构的描述能够类似地适用于在层间电介质层中提供的空的空间。
层间电介质层240和选择元素矩阵层224A可以由彼此相同或彼此不同的的材料形成。
参考图2D，孔H可以在层间电介质层240中形成。
参考图2E，可以对图2D的结构执行离子注入工艺。通过离子注入工艺，掺杂剂可以被添加到层间电介质层240在孔H的两侧的上部分和选择元素矩阵层224A设置在孔H之下的一部分上。设置在孔H之下的选择元素矩阵层224A的一部分可以通过自对准方法来转化为包括电介质材料和掺杂剂的选择器层224。
由于选择器层224可以通过离子注入和自对准来形成而不用额外的图案化工艺，选择器层224和选择元素矩阵层224A之间的界面可以是根据掺杂剂的存在与否而间隔开的界面，而不是通过刻蚀而被物理地间隔开的界面。
通过离子注入工艺而被添加的掺杂剂可以包括硼(B)、氮(N)、碳(C)、磷(P)、砷(As)、铝(Al)、硅(Si)或锗(Ge)中的一个或更多个。
根据本公开技术的实施方式，由于选择器层224没有通过使用单独的掩模的图案化工艺形成，因此可以防止对可变电阻层222损坏。
参考图2F，可以在孔H中形成用于上电极层225的导电层和用于第二线230的导电层。
然后，可以执行诸如CMP(化学机械平坦化)工艺的平坦化工艺，以移除层间电介质层240的掺杂的上部分。
通过如上所述的工艺，可以形成图2F示出的半导体器件。半导体器件可以包括在衬底200之上顺序地堆叠的第一线210、下电极层221、可变电阻层222、中间电极层223、选择器层224、上电极层225和第二线230。可变电阻层222可以通过使用单独的掩模的图案化工艺来形成，选择器层224可以通过自对准方法而不执行单独的图案化工艺来形成。第二线230可以在选择器层224之上的层间电介质层240中的孔中形成。选择元素矩阵层224A可以保留在第一线210的暴露的上部分上以及下电极层221、可变电阻层222、中间电极层223和选择器层224的侧壁上。
如上所述的半导体器件可以包括下电极层221、中间电极层223和上电极层225。在一些实施方式中，可以省略下电极层221、中间电极层223和上电极层225中的至少一个。
图2F中示出的衬底200、第一线210、下电极层221、可变电阻层222、中间电极层223、选择器层224、上电极层225、第二线230、选择元素矩阵层224A和层间电介质层240可以分别与图1B中示出的衬底100、第一线110、下电极层121、可变电阻层122、中间电极层123、选择器层124、上电极层125、第二线130、选择元素矩阵层124A和层间电介质层140相对应。
图3示出了基于本公开技术的一些实施方式的半导体器件的另一个示例。
除了侧壁间隔件层350被进一步地包括在电极层321、可变电阻层322和中间电极层323的侧壁上之外，图3中示出的半导体器件与图2A至图2F中示出的半导体器件类似。将重点描述图3中示出的实施方式与图2A至图2F中示出的上述的实施方式的差别。
半导体器件可以包括第一线310、下电极层321、可变电阻层322、中间电极层323、选择器层324、上电极层325、第二线330、选择元素矩阵层324A、层间电介质层340和侧壁间隔件层350。
以下将描述图3中示出的用于制造半导体器件的方法。
在与图2A中示出的工艺类似的工艺中，可以在衬底300之上形成第一线310、下电极层321、可变电阻层322和中间电极层323。
然后，侧壁间隔件层350可以在下电极层321、可变电阻层322和中间电极层323的侧壁上形成。侧壁间隔件层350可以用于在后续工艺中保护下电极层321、可变电阻层322和中间电极层323。
侧壁间隔件层350可以根据用于形成可变电阻层322的材料层而由适当的材料形成。例如，侧壁间隔件层350可以包括氧化物、氮化物或其组合。
其后，后续工艺可以与图2A至2F中示出的工艺类似。
图3中示出的衬底300、第一线310、下电极层321、可变电阻层322、中间电极层323、选择器层324、上电极层325、第二线330、选择元素矩阵层324A和层间电介质层340可以分别与图1B中示出的衬底100、第一线110、下电极层121、可变电阻层122、中间电极层123、选择器层124、上电极层125、第二线130、选择元素矩阵层124A和层间电介质层140，以及图2F中示出的衬底200、第一线210、下电极层221、可变电阻层222、中间电极层223、选择器层224、上电极层225、第二线230、选择元素矩阵层224A和层间电介质层240相对应。
根据实施方式，由于可变电阻层322可以通过用于可变电阻层322的图案化工艺来形成，并且然后选择器层324可以通过自对准方法而不是使用图案化工艺来形成，用于形成侧壁间隔件层350的材料和工艺可以基于可变电阻层322的特性，而不考虑选择器层324来更适当地选择。因此，可以增强针对可变电阻层322的保护效果以及提高工艺效率。
图4示出了基于本公开技术的一些实施方式的半导体器件的又一个示例。
除了上电极425和接触层460可以在层间电介质层440中的孔中形成以及第二线430可以在接触层460之上形成之外，图4中示出的半导体器件与图2A至图2F中示出的半导体器件类似。将重点描述图4中示出的实施方式与图2A至图2F中示出的上述的实施方式的差别。
半导体器件可以包括第一线410、下电极层421、可变电阻层422、中间电极层423、选择器层424、上电极层425、接触层460、第二线430、选择元素矩阵层424A和层间电介质层440。
以下将描述用于制造图4中示出的半导体器件的方法。
在与图2A至图2E中示出的工艺类似的工艺中，第一线410、下电极层421、可变电阻层422、中间电极层423和选择器层424可以在衬底400之上形成。
上电极层425和接触层460可以在层间电介质层440中的孔中形成。
然后，可以对层间电介质层440执行诸如CMP工艺的平坦化工艺，以移除添加有掺杂剂的层间电介质层440的上部分。
例如，接触层460可以包括金属。例如，接触层460可以包括钨(W)、钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、铜(Cu)、铌(Nb)、钛氮化物(TiN)或钽氮化物(TaN)或其组合中的至少一个。
第二线430可以在接触层460之上形成。
图4中示出的衬底400、第一线410、下电极层421、可变电阻层422、中间电极层423、选择器层424、上电极层425、第二线430、选择元素矩阵层424A和层间电介质层440可以分别与图1B中示出的衬底100、第一线110、下电极层121、可变电阻层122、中间电极层123、选择器层124、上电极层125、第二线130、选择元素矩阵层124A和层间电介质层140，图2F中示出的衬底200、第一线210、下电极层221、可变电阻层222、中间电极层223、选择器层224、上电极层225、第二线230、选择元素矩阵层224A和层间电介质层240，以及图3中示出的衬底300、第一线310、下电极层321、可变电阻层322、中间电极层323、选择器层324、上电极层325、第二线330、选择元素矩阵层324A和层间电介质层340相对应。
尽管本专利文件包含许多特征，但这些特性不应该被理解为是对任何公开或可能请求的范围的限制，而应该被解释为是对特定公开的特定实施方式的具体特征的描述。本专利文件所描述的在单独的实施方式的上下文中的某些特征也能够以单个实施方式中的组合来实施。相反地，在单个实施方式的上下文中所描述的多种特征还能够单独地在多个实施方式中或者在任何适当的子组合中实施。此外，尽管特征可以被如上描述为在具体组合中起作用并且甚至在最初请求中也是如此，但是来自所要求保护的组合中的一个或更多个特征在一些情况下能够从该组合中去除，并且所要求保护的组合可以涉及子组合或子组合的改变。
类似的，尽管在附图中以特定的顺序描述了操作，但这不应该被理解为要求操作以所示的特定顺序或以连续的顺序执行，或者要求执行所有示出的操作以实现理想的结果。此外，在本专利文件中描述的实施方式中的多种系统组件的隔离不应该被理解为在所有的实施方式中要求这样的隔离。
仅描述了一些的实施方式和示例。可以基于本专利文件所描述和所示对所公开的实施方式和其他实施方式进行改进和改变。

Claims (17)

1.一种半导体器件，包括：
第一线；
第二线，其设置在所述第一线之上，以与所述第一线间隔开；
可变电阻层，其设置在所述第一线和所述第二线之间；
选择器层，其插置于所述可变电阻层和所述第二线之间；
第一电介质层，其包括电介质材料并且设置在所述第一线上及所述可变电阻层和所述选择器层的侧壁上；以及
第二电介质层，其设置在所述第一电介质层上，
其中，所述选择器层包括所述第一电介质层中包括的所述电介质材料和掺杂在所述电介质材料中的掺杂剂。
2.根据权利要求1所述的半导体器件，其中，所述第二线设置在所述选择器层上。
3.根据权利要求1所述的半导体器件，其中，所述电介质材料包括氧化物、氮化物、氮氧化物或其组合。
4.根据权利要求1所述的半导体器件，其中，所述掺杂剂包括硼B、氮N、碳C、磷P、砷As、铝Al、硅Si和锗Ge中的一个或更多个。
5.根据权利要求1所述的半导体器件，其中，所述掺杂剂在所述选择器层中自对准。
6.根据权利要求1所述的半导体器件，还包括：
下电极层，其设置在所述第一线和所述可变电阻层之间；
中间电极层，其设置在所述可变电阻层和所述选择器层之间；以及
上电极层，其设置在所述选择器层和所述第二线之间。
7.根据权利要求1所述的半导体器件，还包括侧壁间隔件层，其设置在所述可变电阻层的侧壁上。
8.根据权利要求1所述的半导体器件，还包括接触层，其设置在所述选择器层之上。
9.根据权利要求8所述的半导体器件，其中，所述第二线设置在所述接触层上。
10.一种用于制造半导体器件的方法，包括：
在衬底之上形成第一线；
在所述第一线上形成可变电阻层；
在所述第一线和所述可变电阻层上形成第一电介质层；
在所述第一电介质层上形成第二电介质层；
移除所述第二电介质层的一部分以暴露所述第一电介质层的一部分；以及
通过执行离子注入工艺将掺杂剂添加到所述第一电介质层的暴露的部分以将所述第一电介质层的所述部分转化成选择器层。
11.根据权利要求10所述的方法，其中，所述第一电介质层包括氧化物、氮化物、氮氧化物或其组合。
12.根据权利要求10所述的方法，其中，通过所述离子注入工艺添加的掺杂剂包括硼B、氮N、碳C、磷P、砷As、铝Al、硅Si和锗Ge中的一个或更多个。
13.根据权利要求10所述的方法，还包括形成设置在所述选择器层之上的第二线。
14.根据权利要求13述的方法，还包括在形成所述第二线之后，执行平坦化工艺以移除位于通孔两侧的所述第二电介质层的掺杂的部分。
15.根据权利要求10所述的方法，还包括：
形成将被设置在所述第二线之下的接触层；
执行平坦化工艺以移除位于通孔两侧的所述第二电介质层的掺杂的部分；以及
在所述接触层上形成第二线。
16.根据权利要求10所述的方法，还包括在所述可变电阻层的侧壁上形成侧壁间隔件层。
17.根据权利要求10所述的方法，还包括：
在所述第一线和所述可变电阻层之间形成下电极层；
在所述可变电阻层和所述选择器层之间形成中间电极层；以及
在所述选择器层上形成上电极层。
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